TW201624660A - 封裝基板及其製造方法 - Google Patents

封裝基板及其製造方法 Download PDF

Info

Publication number
TW201624660A
TW201624660A TW103145205A TW103145205A TW201624660A TW 201624660 A TW201624660 A TW 201624660A TW 103145205 A TW103145205 A TW 103145205A TW 103145205 A TW103145205 A TW 103145205A TW 201624660 A TW201624660 A TW 201624660A
Authority
TW
Taiwan
Prior art keywords
wafer
metal layer
layer
core layer
package substrate
Prior art date
Application number
TW103145205A
Other languages
English (en)
Other versions
TWI576979B (zh
Inventor
周建瑋
蘇庭鋒
Original Assignee
力成科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力成科技股份有限公司 filed Critical 力成科技股份有限公司
Priority to TW103145205A priority Critical patent/TWI576979B/zh
Publication of TW201624660A publication Critical patent/TW201624660A/zh
Application granted granted Critical
Publication of TWI576979B publication Critical patent/TWI576979B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

揭示一種封裝基板及其製造方法。封裝基板包含核心層與埋設於核心層中之晶片堆疊體。核心層下上表面各形成有一第一金屬層與一第二金屬層。晶片堆疊體界定核心層之厚度並且晶片堆疊體之晶片為背對背貼合而使其主動面外露於核心層之上下表面，複數個矽穿孔貫穿晶片堆疊體。第一金屬層貼附於下晶片之主動面之百分之五十以上面積，並連接有複數個第一接墊。第二金屬層貼附於上晶片之主動面，並連接有複數個第二接墊。複數個導通孔貫穿核心層並電性連接第一接墊與第二接墊。因此，封裝基板係能達到降低多晶片封裝構造之整體尺寸並維持良好的導熱效率之功效。

Description

封裝基板及其製造方法
本發明係有關於半導體封裝構造之基板，特別係有關於一種封裝基板及其製造方法。
隨著時程演進，電子裝置變成更薄更小。半導體封裝元件也變得越小尺寸與越高密度化，以適用於微小化電子裝置。特別是多晶片封裝構造中，導散熱效率不佳首要面臨的問題。
早期的多晶片封裝構造是將多個晶片堆疊在一基板上，其封裝尺寸與封裝厚度受限於晶片堆疊高度無法降低。本國專利發明專利編號I328865號「晶片堆疊構裝結構、內埋式晶片構裝結構及其製造方法」教示一種基板內嵌埋有晶片之封裝構造，一種內埋式晶片構裝結構，此結構包括基板、半導體結構、封合材料層以及多個導通孔。其中，基板包括至少一介電層與配置於介電層上之至少一圖案化線路層。半導體結構配置於基板上，此半導體結構上具有多個電氣接墊，且這些電氣接墊與介電層接觸。封合材料層配置於半導體結構周圍的基板上。另外，多個導通孔配置於基板中，以使圖案化線路層電性連接這些電氣接墊。該習知結構中較佳的狀態是基板內嵌埋有一個晶片，晶片主動面上覆蓋有一散熱差之介電層。當嵌埋的晶片數量是兩個或兩個以上時，導散熱效率將會降低。
為了解決上述之問題，本發明之主要目的係在於提供一種封裝基板及其製造方法，用以降低多晶片封裝構造之整體尺寸並維持良好的導熱效率。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種封裝基板，包含一核心層、一晶片堆疊體、一第一金屬層、一第二金屬層以及複數個導通孔。該核心層係具有一下表面以及一上表面。該晶片堆疊體係埋設於該核心層中，用以界定該核心層之厚度，該晶片堆疊體係包含一下晶片與一上晶片，該下晶片與該上晶片係為背對背貼合而使該下晶片具有外露於該下表面之一第一主動面，該上晶片具有外露於該上表面之一第二主動面，複數個矽穿孔係貫穿該晶片堆疊體並電性連接該下晶片與該上晶片。該第一金屬層係形成於該核心層之該下表面並貼附於該下晶片之該第一主動面，該第一金屬層係至少貼附該下晶片之第一主動面之百分之五十以上面積，該第一金屬層係連接有複數個外露於該下表面之第一接墊。該第二金屬層係形成於該核心層之該上表面並貼附於該上晶片之該第二主動面，該第二金屬層係連接有複數個外露於該上表面之第二接墊。該些導通孔係貫穿該核心層並電性連接該些第一接墊與該些第二接墊。本發明另揭示上述封裝基板之製造方法。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述封裝基板中，該第二金屬層係較佳為至少貼附該上晶片之第二主動面之百分之五十以上面積。
在前述封裝基板中，該第一金屬層係更具體地至少貼附該下晶片之第一主動面之百分之八十以上面積。
在前述封裝基板中，該些導通孔之兩端係可外露於該第一金屬層與該第二金屬層，而該些矽穿孔係可不外露於該第一金屬層與該第二金屬層。
在前述封裝基板中，可另包含一下防銲層與一上防銲層，係分別覆蓋該第一金屬層與該第二金屬層。
在前述封裝基板中，可另包含一外晶片，係設置於該上表面並電性連接至該些第一接墊。
在前述封裝基板中，可另包含複數個外接端子，係設置於該下表面並電性連接至該些第二接墊。
藉由上述的技術手段，本發明可以達成以下功效：
一、藉由該晶片堆疊體係埋設於該核心層中並以晶片嵌埋數量界定該核心層之厚度，該封裝基板之外部晶片設置數量可減少，以降低多晶片封裝構造之封裝尺寸。同時，晶片堆疊體之晶片主動面外露於核心層，其一半以上的面積係被金屬層覆蓋，並配合矽穿孔與導通孔，達到維持良好的導熱效率之功效。
二、封裝基板能取代POP的可堆疊封裝件，可整合一個記憶體晶片(如DRAM)與一個邏輯IC晶片在一基板之核心層內。
三、基板核心層的雙面金屬層可覆蓋於晶片主動面，不需要遠離晶片，使得金屬層的佈線設計可更為便利與自由。
四、封裝基板之核心層可為多層結構，以構成一個多層線路結構並嵌埋多晶片的電路基板。
100‧‧‧封裝基板
110‧‧‧核心層
111‧‧‧下表面
112‧‧‧上表面
120‧‧‧晶片堆疊體
121‧‧‧下晶片
122‧‧‧上晶片
123‧‧‧第一主動面
124‧‧‧第二主動面
125‧‧‧矽穿孔
130‧‧‧第一金屬層
131‧‧‧第一接墊
140‧‧‧第二金屬層
141‧‧‧第二接墊
150‧‧‧導通孔
160‧‧‧下防銲層
170‧‧‧上防銲層
180‧‧‧外晶片
190‧‧‧外接端子
210‧‧‧暫時載板
211‧‧‧黏著層
第1圖：依據本發明之一具體實施例，一種封裝基板之 截面示意圖。
第2圖：依據本發明之一具體實施例，繪示使用該封裝基板之一多晶片封裝構造之截面示意圖。
第3A至3G圖：依據本發明之一具體實施例，繪示該封裝基板在製作過程中之元件截面示意圖。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之一具體實施例，一種封裝基板及其製造方法舉例說明於第1圖之截面示意圖以及第2圖應用於一多晶片封裝構造之截面示意圖，一種封裝基板之製造方法舉例說明於第3A至3G圖在製作過程中之元件截面示意圖。一種封裝基板100係包含一核心層110、一晶片堆疊體120、一第一金屬層130、一第二金屬層140以及複數個導通孔150。
該核心層110係具有一下表面111以及一上表面112。該核心層110係為不導電的介電材料，例如聚亞醯胺(PI)，以作為該封裝基板100之主體結構。該晶片堆疊體120係埋設於該核心層110中，用以界定該核心層110之厚度，該晶片堆疊體120係包含一下晶片121與一上晶片122。該下晶片121與該上晶片122係為具有積體電路之半導體元件。該下晶片121與該上晶片122係為背對背貼合 而使該下晶片121具有外露於該下表面111之一第一主動面123，該上晶片122具有外露於該上表面112之一第二主動面124。積體電路係形成於該第一主動面123與該第二主動面124，作為該晶片堆疊體120之運算發熱源。該下晶片121與該上晶片122之尺寸係可為相同或不相同；在本實施例中，該下晶片121之尺寸係大於該上晶片122之尺寸，該下晶片121係可為DRAM記憶體晶片，該上晶片122係可為邏輯控制晶片。複數個矽穿孔125係貫穿該晶片堆疊體120並電性連接該下晶片121與該上晶片122。該些矽穿孔125內係填埋有導熱性佳之導電材料，例如銅。
該第一金屬層130係形成於該核心層110之該下表面111並貼附於該下晶片121之該第一主動面123，該第一金屬層130係至少貼附該下晶片121之第一主動面123之百分之五十以上面積。該第一金屬層130係可包含在該下表面111上之連接線路與在該第一主動面123上之散熱島塊。較佳地，該第一金屬層130係更具體地至少貼附該下晶片121之第一主動面123之百分之八十以上面積。該第一金屬層130係連接有複數個外露於該下表面111之第一接墊131。該些第一接墊131係可矩陣排列，部分之該些第一接墊131係可位於該下晶片121之第一主動面123之下方。該第一金屬層130係可利用PVD沉積與電鍍方式形成，在該第一金屬層130與該第一主動面123之間可不需要有黏膠層，使得該第一金屬層130直接貼附於該第一主動面123。
該第二金屬層140係形成於該核心層110之該上表面112並貼附於該上晶片122之該第二主動面124，該第二金屬層140係連接有複數個外露於該上表面112之第二接墊141。較佳地，該第二金屬層140係較佳為至少 貼附該上晶片122之第二主動面124之百分之五十以上面積。同樣地，該第二金屬層140係可包含在該上表面112上之連接線路與在該第二主動面124上之散熱島塊。該些第二接墊141係可周邊排列，該些第二接墊141係可不位於該上晶片122之第二主動面124之上方
該些導通孔150係貫穿該核心層110並電性連接該些第一接墊131與該些第二接墊141。該些導通孔150之兩端係可外露於該第一金屬層130與該第二金屬層140，而該些矽穿孔125係可不外露於該第一金屬層130與該第二金屬層140。
該封裝基板100係可另包含一下防銲層160與一上防銲層170，係分別覆蓋該第一金屬層130與該第二金屬層140，但該下防銲層160設有開孔，以不覆蓋該些第一接墊131；該上防銲層170設有開孔，以不覆蓋該些第二接墊141。
如第2圖所示，該封裝基板100係可另包含一外晶片180，係設置於該上表面112上並可利用凸塊或銲線電性連接至該些第一接墊131。另可利用一封膠體密封該外晶片180。此外，該封裝基板100係可另包含複數個外接端子190，係設置於該下表面111並電性連接至該些第二接墊141。該些外接端子190係可為銲球。
上述封裝基板100之製造方法係舉例說明於第3A至3G圖。如第3A圖所示，提供一暫時載板210，該暫時載板210之一表面上係形成有一黏著層211，在受熱或曝光之下可失去黏性。該暫時載板210係可為一晶圓切割膠帶或是具有UV黏膠層之透光片。
如第3B圖所示，利用該黏著層211黏貼一晶片堆疊體120在該暫時載板210上，該晶片堆疊體120係 包含一下晶片121與一上晶片122，該下晶片121與該上晶片122係為背對背貼合，其中複數個矽穿孔125係貫穿該晶片堆疊體120並電性連接該下晶片121與該上晶片122。
如第3C圖所示，以液態塗佈方式形成一核心層110於該暫時載板210上，該核心層110係具有一下表面111以及一上表面112，並使該晶片堆疊體120係埋設於該核心層110中，用以界定該核心層110之厚度，並使該下晶片121具有外露於該下表面111之一第一主動面123，該上晶片122具有外露於該上表面112之一第二主動面124。在該核心層110形成之後，以烘烤方式使其固化成片。之後，先使該黏著層211失去黏性，如第3D圖所示，移除該暫時載板210。
如第3E圖所示，利用物理氣相沉積、電鍍或/與蝕刻技術形成一第一金屬層130係形成於該核心層110之該下表面111並貼附於該下晶片121之該第一主動面123，該第一金屬層130係至少貼附該下晶片121之第一主動面123之百分之五十以上面積。再如第3E圖所示，形成一第二金屬層140於該核心層110之該上表面112並貼附於該上晶片122之該第二主動面124。
如第3F圖所示，利用鑽孔與孔電鍍技術形成複數個導通孔150，該些導通孔150係貫穿該核心層110。如第3G圖所示，分別形成一下防銲層160與一上防銲層170於該下表面111與該上表面112，該下防銲層160與該上防銲層170係分別覆蓋該第一金屬層130與該第二金屬層140。
最後，如第1圖所示，在該下防銲層160與該上防銲層170之開孔設置複數個第一接墊131與複數個第 二接墊141，該些第一接墊131係連接至該第一金屬層130並外露於該下表面111，該第二接墊141係連接至該第二金屬層140並外露於該上表面112，並且該些導通孔150係電性連接該些第一接墊131與該些第二接墊141。
因此，本發明提供之一種封裝基板100及其製造方法係能用以降低多晶片封裝構造之整體尺寸並維持良好的導熱效率。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
100‧‧‧封裝基板
110‧‧‧核心層
111‧‧‧下表面
112‧‧‧上表面
120‧‧‧晶片堆疊體
121‧‧‧下晶片
122‧‧‧上晶片
123‧‧‧第一主動面
124‧‧‧第二主動面
125‧‧‧矽穿孔
130‧‧‧第一金屬層
131‧‧‧第一接墊
140‧‧‧第二金屬層
141‧‧‧第二接墊
150‧‧‧導通孔
160‧‧‧下防銲層
170‧‧‧上防銲層

Claims (10)

  1. 一種封裝基板，包含：一核心層，係具有一下表面以及一上表面；一晶片堆疊體，係埋設於該核心層中，用以界定該核心層之厚度，該晶片堆疊體係包含一下晶片與一上晶片，該下晶片與該上晶片係為背對背貼合而使該下晶片具有外露於該下表面之一第一主動面，該上晶片具有外露於該上表面之一第二主動面，複數個矽穿孔係貫穿該晶片堆疊體並電性連接該下晶片與該上晶片；一第一金屬層，係形成於該核心層之該下表面並貼附於該下晶片之該第一主動面，該第一金屬層係至少貼附該下晶片之第一主動面之百分之五十以上面積，該第一金屬層係連接有複數個外露於該下表面之第一接墊；一第二金屬層，係形成於該核心層之該上表面並貼附於該上晶片之該第二主動面，該第二金屬層係連接有複數個外露於該上表面之第二接墊；以及複數個導通孔，係貫穿該核心層並電性連接該些第一接墊與該些第二接墊。
  2. 依據申請專利範圍第1項所述之封裝基板，其中該第二金屬層係至少貼附該上晶片之第二主動面之百分之五十以上面積。
  3. 依據申請專利範圍第1項所述之封裝基板，其中該第一金屬層係至少貼附該下晶片之第一主動面之百分之八十以上面積。
  4. 依據申請專利範圍第1、2或3項所述之封裝基板，其中該些導通孔之兩端係外露於該第一金屬層與該第二 金屬層，而該些矽穿孔係不外露於該第一金屬層與該第二金屬層。
  5. 依據申請專利範圍第1項所述之封裝基板，另包含一下防銲層與一上防銲層，係分別覆蓋該第一金屬層與該第二金屬層。
  6. 依據申請專利範圍第1項所述之封裝基板，另包含一外晶片，係設置於該上表面並電性連接至該些第一接墊。
  7. 依據申請專利範圍第6項所述之封裝基板，另包含複數個外接端子，係設置於該下表面並電性連接至該些第二接墊。
  8. 一種封裝基板之製造方法，包含：提供一暫時載板；黏貼一晶片堆疊體在該暫時載板上，該晶片堆疊體係包含一下晶片與一上晶片，該下晶片與該上晶片係為背對背貼合，其中複數個矽穿孔係貫穿該晶片堆疊體並電性連接該下晶片與該上晶片；形成一核心層於該暫時載板上，該核心層係具有一下表面以及一上表面，並使該晶片堆疊體係埋設於該核心層中，用以界定該核心層之厚度，並使該下晶片具有外露於該下表面之一第一主動面，該上晶片具有外露於該上表面之一第二主動面；移除該暫時載板；形成一第一金屬層係形成於該核心層之該下表面並貼附於該下晶片之該第一主動面，該第一金屬層係至少貼附該下晶片之第一主動面之百分之五十以上面積；形成一第二金屬層於該核心層之該上表面並貼附於該 上晶片之該第二主動面；形成複數個導通孔，該些導通孔係貫穿該核心層；以及設置複數個第一接墊與複數個第二接墊，該些第一接墊係連接至該第一金屬層並外露於該下表面，該第二接墊係連接至該第二金屬層並外露於該上表面，並且該些導通孔係電性連接該些第一接墊與該些第二接墊。
  9. 依據申請專利範圍第8項所述之封裝基板之製造方法，另包含之步驟為：分別形成一下防銲層與一上防銲層於該下表面與該上表面，該下防銲層與該上防銲層係分別覆蓋該第一金屬層與該第二金屬層。
  10. 依據申請專利範圍第8或9項所述之封裝基板之製造方法，其中該第一金屬層係至少貼附該下晶片之第一主動面之百分之八十以上面積。
TW103145205A 2014-12-24 2014-12-24 封裝基板及其製造方法 TWI576979B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW103145205A TWI576979B (zh) 2014-12-24 2014-12-24 封裝基板及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103145205A TWI576979B (zh) 2014-12-24 2014-12-24 封裝基板及其製造方法

Publications (2)

Publication Number Publication Date
TW201624660A true TW201624660A (zh) 2016-07-01
TWI576979B TWI576979B (zh) 2017-04-01

Family

ID=56984846

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103145205A TWI576979B (zh) 2014-12-24 2014-12-24 封裝基板及其製造方法

Country Status (1)

Country Link
TW (1) TWI576979B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112071810A (zh) * 2020-06-16 2020-12-11 广东省科学院半导体研究所 芯片封装结构及方法
CN112505102A (zh) * 2019-09-16 2021-03-16 力成科技股份有限公司 封装基板之电阻测量方法及其封装基板

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI491008B (zh) * 2012-12-10 2015-07-01 Chipmos Technologies Inc 晶片結構及多晶片堆疊封裝
TWI496270B (zh) * 2013-03-12 2015-08-11 矽品精密工業股份有限公司 半導體封裝件及其製法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112505102A (zh) * 2019-09-16 2021-03-16 力成科技股份有限公司 封装基板之电阻测量方法及其封装基板
CN112071810A (zh) * 2020-06-16 2020-12-11 广东省科学院半导体研究所 芯片封装结构及方法

Also Published As

Publication number Publication date
TWI576979B (zh) 2017-04-01

Similar Documents

Publication Publication Date Title
TWI460834B (zh) 嵌埋穿孔晶片之封裝結構及其製法
TWI418003B (zh) 嵌埋電子元件之封裝結構及其製法
TWI557868B (zh) 半導體裝置及其製造方法
TWI555166B (zh) 層疊式封裝件及其製法
TWI402954B (zh) Assembly board and semiconductor module
TW201312713A (zh) 半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法
TW201436130A (zh) 具有內建散熱座及增層電路之散熱增益型線路板
JP2013537365A (ja) ポリマー充填剤溝を有する半導体チップデバイス
TW201208022A (en) Flip chip package assembly and process for making same
JP6242231B2 (ja) 半導体装置及びその製造方法
TWI594382B (zh) 電子封裝件及其製法
US9324633B2 (en) Multi-level package assembly having conductive vias coupled to chip carrier for each level and method for manufacturing the same
TWI582919B (zh) 無基板扇出型多晶片封裝構造及其製造方法
TWI446508B (zh) 無核心式封裝基板及其製法
TW201528469A (zh) 多晶片疊合封裝結構及其製作方法
US9425066B2 (en) Circuit substrate
TWI531283B (zh) 連接基板及層疊封裝結構
TW201448139A (zh) 嵌埋式基板封裝構造及其製造方法
TWI574333B (zh) 電子封裝件及其製法
TWI611523B (zh) 半導體封裝件之製法
TWI491017B (zh) 半導體封裝件及其製法
TWI611546B (zh) 封裝基板
TW202025419A (zh) 低翹曲扇出型封裝結構
KR101095055B1 (ko) 반도체 소자의 제조 방법
TWI576979B (zh) 封裝基板及其製造方法