TW201616651A - 半導體裝置結構及其形成方法 - Google Patents

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Abstract

本發明實施例提供一種半導體裝置結構。上述半導體裝置結構包括一半導體基底。上述半導體裝置結構包括位於半導體基底上方的一第一介電層。上述半導體裝置結構包括嵌入於上述第一介電層中的一第一導線。上述半導體裝置結構包括位於上述第一介電層和上述第一導線上方的一第二介電層。上述半導體裝置結構包括位於上述第二介電層上方的一第二導線。上述第二介電層位於上述第一導線和上述第二導線之間。上述半導體裝置結構包括穿過上述第二介電層以將上述第一導線電連接至上述第二導線的複數個導電柱。上述導電柱彼此間隔開。

Description

半導體裝置結構及其形成方法
本發明是關於半導體裝置結構及其形成方法。
半導體積體電路(IC)工業已經歷了迅速的發展。IC材料和設計中的技術進步已產生數個世代的積體電路。每一個世代IC都比前一個世代的積體電路具有更小且更複雜的電路。然而，這些進步卻增加了加工和製造積體電路的複雜性。
在積體電路的發展過程中，通常增大了功能密度(即，每單位晶片面積上互連裝置的數量)，卻減小了幾何尺寸(即，使用製造製程可以產生的最小構件(或線)的尺寸)。這種尺寸縮小的過程通常通過提高生產效率並且降低相關成本而帶來益處。
然而，由於構件尺寸持續減小，製程會變得越來越難以進行。因此，在形成越來越小尺寸、且可靠度的半導體裝置方面存在挑戰。
有鑑於此，本發明的一實施例是提供一種半導體裝置結構，包含：一半導體基底、一第一介電層、一第一導線、一第二介電層、一第二導線以及複數個導電柱。上述第一介電層是位於上述半導體基底上方，上述第一導線是嵌入於上述第 一介電層中，上述第二介電層是位於上述第一介電層和上述第一導線上方，上述第二導線是位於該第二介電層上方，上述第二介電層是位於上述第一導線和上述第二導線之間，上述導電柱是穿過上述第二介電層以將上述第一導線電性連接至上述第二導線，其中，上述些導電柱是彼此間隔開。
在一實施例中，上述的半導體裝置結構中的上述導電柱是以一實質上相同的間隔彼此間隔開。
在一實施例中，上述的半導體裝置結構中的上述導電柱之間的上述間隔是在0.2nm至30nm的範圍內。
在一實施例中，上述的半導體裝置結構中的每個上述導電柱均具有第一寬度，並且上述第一寬度與相鄰的導電柱之間的間隔的比值在1至5的範圍內。
在一實施例中，上述的半導體裝置結構中的每個上述導電柱均具有在1nm至30nm範圍內的第一寬度。
在一實施例中，上述的半導體裝置結構更包含：一導電層，位於上述第一導線和上述第二導線之間，其中，上述導電柱穿過該導電層，並且一導電通孔結構包含上述導電層和上述導電柱。
在一實施例中，上述的半導體裝置結構更包含：一絕緣層，設置在上述導電通孔結構的二個相對側上並且嵌入於上述第二介電層中。
在一實施例中，上述的半導體裝置結構中的上述導電柱為部分地插入至上述第一導線內。
在一實施例中，上述的半導體裝置結構更包含： 至少一個絕緣柱，穿過上述第二介電層並且鄰近上述導電柱。
在上述的半導體裝置結構中，上述導電柱和上述絕緣柱是以實質上相同的間隔彼此間隔開。
本發明的另一實施例是提供一種半導體裝置結構，包含：一半導體基底、一閘極堆疊結構、一介電層、複數個第一導電柱以及複數個第二導電柱。上述半導體基底包含一源極區和一汲極區，上述閘極堆疊結構是位於上述半導體基底上方並且位於上述源極區和上述汲極區之間，上述介電層是位於上述半導體基底上方並且覆蓋上述源極區和上述汲極區，上述第一導電柱是位於上述源極區上方並且穿過上述介電層，上述第二導電柱是位於上述汲極區上方並且穿過上述介電層。
在一實施例中，上述的半導體裝置結構中的上述第一導電柱是以一實質上相同的間隔彼此間隔開。
在一實施例中，上述的半導體裝置結構中的每個上述第一導電柱均具有第一寬度，並且上述第一寬度與相鄰的第一導電柱之間的間隔的比值在1至5的範圍內。
在一實施例中，上述的半導體裝置結構更包含：一導電層，位於上述源極區上方，其中，上述第一導電柱的至少一個穿過上述導電層，並且一接觸結構包含上述導電層和上述第一導電柱。
在一實施例中，上述的半導體裝置結構更包含：一絕緣層，設置在上述接觸結構的二個相對側上並且嵌入於上述介電層中。
本發明的又另一實施例是提供一種形成半導體裝 置結構的方法。在此方法中，首先在一基底上方形成一導電結構。然後，在上述基底上方形成一介電層以覆蓋上述導電結構。接下來，在上述介電層上方形成一第一罩幕層，其中，上述第一罩幕層包含氧化鋁或氧化鈦，並且上述第一罩幕層具有複數個孔。接下來，形成覆蓋上述孔的一第二罩幕層，其中，上述第二罩幕層具有一第一開口，上述第一開口曝露位於上述導電結構的一部分上方的該些孔。再來，移除被上述第一開口曝露的上述孔下方的上述介電層以在上述介電層中形成複數個第一通孔，從而曝露出上述導電結構。然後，在上述第一通孔中形成複數個導電柱。
在一實施例中，在上述的形成半導體裝置結構的方法中，上述第一罩幕層的形成是包含：在上述介電層上方形成一金屬層；對上述金屬層實施一第一陽極氧化製程以氧化上述金屬層的一部分；移除上述金屬層的上述部分；以及對上述金屬層實施一第二陽極氧化製程以氧化上述金屬層。
在一實施例中，在上述的形成半導體裝置結構的方法中，形成上述導電柱的製程是包含化學氣相沉積製程、原子層沉積製程、或非電化學鍍製程。
在一實施例中，在上述的形成半導體裝置結構的方法中，更包含：在形成上述第一罩幕層之前，在上述介電層上方形成一轉移層，其中，將上述第一罩幕層形成在上述轉移層上方；在形成上述第二罩幕層之後，移除被上述第一開口曝露的上述孔下方的上述轉移層以在上述轉移層中形成複數個第二通孔；以及移除上述第一罩幕層和上述第二罩幕層，其 中，上述第一通孔的形成包含移除上述第二通孔下方的上述介電層。
在一實施例中，在上述的用於形成半導體裝置結構的方法中，更包含：在形成上述導電柱之後，在上述介電層上方形成一第三罩幕層，其中，上述第三罩幕層具有一第二開口，上述第二開口位於上述導電柱上方並位於上述導電結構上方的上述介電層的一部分上方；通過上述第二開口移除上述介電層的上述部分以在上述介電層中形成一凹槽，其中，上述凹槽曝露出上述導電結構；移除上述第三罩幕層；在上述導電結構上方和上述導電柱之間形成一導電層；以及以一絕緣層填充上述凹槽。
100‧‧‧半導體裝置結構
110‧‧‧半導體基底
112、114‧‧‧摻雜區
112a、114a‧‧‧金屬矽化物區
120‧‧‧介電層
122、124‧‧‧溝槽
130‧‧‧罩幕層
132、134‧‧‧溝槽
140‧‧‧導電層
142、144‧‧‧導線
150‧‧‧介電層
152、154‧‧‧通孔
156‧‧‧凹槽
160‧‧‧轉移層
162‧‧‧通孔
170‧‧‧金屬層
170a‧‧‧罩幕層
172‧‧‧部分
174‧‧‧凹槽
176a‧‧‧孔
180‧‧‧罩幕層
182‧‧‧開口
190‧‧‧導電柱
190a、190b‧‧‧導電柱
210‧‧‧絕緣層
212‧‧‧絕緣柱
212a、212b‧‧‧絕緣柱
220‧‧‧介電層
230‧‧‧溝槽
240‧‧‧導電層
242‧‧‧導線
310‧‧‧罩幕層
312‧‧‧開口
320‧‧‧導電層
330‧‧‧絕緣層
500‧‧‧半導體裝置結構
510‧‧‧隔離結構
520‧‧‧閘極介電層
530、530a‧‧‧閘極
532a‧‧‧金屬矽化物區
540‧‧‧功函數金屬層
550‧‧‧間隔物
560a、560b‧‧‧應力源
562a、562b‧‧‧金屬矽化物區
570‧‧‧接觸蝕刻停止層
580‧‧‧介電層
590‧‧‧停止層
600、700、800‧‧‧半導體裝置結構
610、620‧‧‧導電層
630、640‧‧‧絕緣層
C1、C2、C3、C4‧‧‧接觸結構
G‧‧‧閘極堆疊結構
G1‧‧‧多晶閘極堆疊結構
S1~S6‧‧‧間隔
V、V1‧‧‧導電通孔結構
W1~W9‧‧‧寬度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A至1O圖是一系列的剖面圖，繪示根據某些實施例之形成半導體裝置結構的製程的各個階段的截面。
第2A圖是根據某些實施例的第1G圖的結構的俯視圖。
第2B圖是根據某些實施例的第1H圖的結構的俯視圖。
第2C圖是根據某些實施例的第1K圖的結構的俯視圖。
第2D圖是根據某些實施例的第1O圖的結構的俯視圖。
第3A至3F圖是一系列的剖面圖，繪示根據某些實施例之形成半導體裝置結構的製程的各個階段的截面。
第4A圖是根據某些實施例的第3D圖的結構的俯視圖。
第4B圖是根據某些實施例的第3F圖的結構的俯視圖。
第5圖是一剖面圖，繪示根據某些實施例的半導體裝置結構的截面。
第6圖是一剖面圖，繪示根據某些實施例的半導體裝置結構的截面。
第7圖是一剖面圖，繪示根據某些實施例的半導體裝置結構的截面。
第8圖是一剖面圖，繪示根據某些實施例的半導體裝置結構的截面。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之 間有特定的關係。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。應理解的是，可以在上述方法之前、期間和之後提供其他操作，並且對於上述方法的其他實施例而言所述操作中的某些可以被替換或移除。
另外，在本案專利說明書中，在數值相關敘述後接「以上」、「以下」之詞來敘述數值範圍的情況中，除非另有加註，相關的數值範圍是包含上述「以上」、「以下」之詞前接的數值。
第1A至1O圖是一系列的剖面圖，繪示根據某些實施例的形成半導體裝置結構100的製程的各個階段的截面。如第1A圖中所示，根據某些實施例，提供了一半導體基底110。根據某些實施例，半導體基底110是半導體晶圓(諸如，矽晶圓)或半導體晶圓的一部分。
在某些實施例中，半導體基底110是由元素半導體材料製成，這些元素半導體材料包括單晶、多晶、或非晶結構的矽或鍺。在某些其他實施例中，半導體基底110是由諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦的化合物半導體、諸如SiGe或GaAsP的合金半導體或上述之組合製成。半導體基底 110還可以包括多層半導體，絕緣體上覆半導體(SOI)(諸如，絕緣體上覆矽或絕緣體上覆鍺)或上述之組合。
如第1A圖中所示，根據某些實施例，在半導體基底110上方沉積一介電層120。根據某些實施例，介電層120是由任意適合的介電材料製成，諸如，氫化碳氧化矽(SiCO：H)、氮氧化矽、氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、低介電常數材料、多孔介電材料、或上述之組合。
根據某些實施例，通過諸如，化學氣相沉積(CVD)製程、高密度電漿化學氣相沉積(HDPCVD)製程、旋轉塗佈製程、濺鍍製程或上述之組合的任意適合的製程，來沉積介電層120。如第1A圖中所示，根據某些實施例，在介電層120上方形成一罩幕層130。根據某些實施例，罩幕層130具有曝露出介電層120的溝槽132和134。
如第1B圖中所示，根據某些實施例，通過溝槽132和134移除介電層120的一部分以在介電層120中形成溝槽122和124。根據某些實施例，通過蝕刻製程移除介電層120的一部分。隨後，根據某些實施例，移除罩幕層130。
在某些實施例中，在溝槽122和124的側壁和底面上方形成一阻障層(未繪示)。根據某些實施例，阻障層被配置成阻擋金屬原子擴散到介電層120內。在某些實施例中，阻障層包括鈦、氮化鈦、鉭、氮化鉭或其他適合的材料。在某些實施例中，通過物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、非電化學鍍製程、或其他適合的製程，以形成 上述阻障層。
在某些實施例中，在阻障層上方形成一晶種層(未繪示)。根據某些實施例，上述晶種層包括銅、銅合金、鈷(Co)、釕(Ru)或其他適合的導電材料。在某些實施例中，通過物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、非電化學鍍製程、或其他適合的製程形成上述晶種層。
此後，如第1C圖中所示，根據某些實施例，在介電層120上方沉積一導電層140以填充溝槽122和124。在某些實施例中，導電層140是由諸如銅、銅合金、銀、金或上述之組合的任意適合的導電材料製成。通過諸如電化學鍍製程的任意適合的製程沉積導電層140。
如第1D圖中所示，根據某些實施例，移除溝槽122和124外面的導電層140。在某些實施例中，通過平坦化製程(例如，化學機械研磨製程)移除溝槽122和124外面的導電層140。根據某些實施例，在平坦化製程之後，留在溝槽122和124中的導電層140形成導線142和144。根據某些實施例，導線142和144被稱為導電結構。
如第1D圖中所示，根據某些實施例，在介電層120和導線142和144上方沉積一介電層150。根據某些實施例，介電層150是由任意適合的介電材料製成，諸如，氫化碳氧化矽(SiCO：H)、氮氧化矽、氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、低介電常數材料、多孔介電材料、或上述之組合。根據某些實施例，通過諸如化學氣相沉積(CVD)製程、高 密度電漿化學氣相沉積(HDPCVD)製程、旋轉塗佈製程、濺鍍製程或上述之組合的任意適合的製程，來沉積介電層150。
如第1E圖中所示，根據某些實施例，在介電層150上方沉積一轉移層160。在某些實施例中，轉移層160具有在約50Å至約200Å範圍內的一厚度T1。轉移層160包括氮化鈦、氮化矽、氧化鈦、或其他適合的材料。通過化學氣相沉積製程、物理氣相沉積製程或其他適合的沉積製程，來沉積轉移層160。在某些實施例中，則未形成轉移層160。
如第1E圖中所示，根據某些實施例，在轉移層160上方形成一金屬層170。根據某些實施例，金屬層170包括鋁或鈦。在某些實施例中，金屬層170具有在約5nm到約200nm的範圍內的一厚度T2。根據某些實施例，厚度T2是大於厚度T1。在某些實施例中，金屬層170是由包括鋁或鈦的元素金屬材料製成。通過物理氣相沉積製程、化學氣相沉積製程、或其他適合的沉積製程來形成金屬層170。
如第1F圖中所示，根據某些實施例，對金屬層170實施一第一陽極氧化製程以氧化金屬層170的一部分172。根據某些實施例，在第一陽極氧化製程之後，在金屬層170中形成一凹槽174。
根據某些實施例，在施加約20伏特至約60伏特的電壓下實施一第一陽極氧化製程。根據某些實施例，在約0℃至約30℃下實施第一陽極氧化製程。根據某些實施例，在第一陽極氧化製程中所使用的溶液包括草酸。
如第1G圖中所示，根據某些實施例，移除被氧化 的部分172。在某些實施例中，是通過濕蝕刻製程移除被氧化的部分172。在某些實施例中，在濕蝕刻製程中所使用的蝕刻溶液包括重量百分比為約5至約10的磷酸(H3PO4)和重量百分比為約0.5至約2的氧化鉻(CrO3)。
如第1G圖中所示，根據某些實施例，對金屬層170實施一第二陽極氧化製程以將金屬層170氧化成罩幕層170a。根據某些實施例，在施加約0.1伏特至約10伏特的電壓下實施第二陽極氧化製程。根據某些實施例，在約0℃至約30℃下實施第二陽極氧化製程。根據某些實施例，在第二陽極氧化製程中所使用的溶液包括草酸。
在某些實施例中，罩幕層170a包括氧化鋁或氧化鈦。在某些實施例中，罩幕層170a具有未氧化部分，並且因此罩幕層170a包括元素金屬材料，上述元素金屬材料包括鋁或鈦。
根據某些實施例，在第二陽極氧化製程之後，在罩幕層170a中形成複數個孔176a。根據某些實施例，孔176a比凹槽174更深(如第1F圖中所示)。根據某些實施例，孔176a未穿過罩幕層170a。也就是說，孔176a是盲孔。
第2A圖是根據某些實施例的第1G圖的結構的俯視圖。第1G圖是一剖面圖，繪示根據某些實施例的沿著第2A圖中剖面線G-G’截取的結構。
如第1G圖和第2A圖中所示，根據某些實施例，孔176a是被佈置成陣列。根據某些實施例，孔176a是以實質上相同的間隔彼此間隔開。在某些其他實施例中，孔176a是以不同 的間隔彼此間隔開。
根據某些實施例，孔176a中的相鄰孔之間的間隔S1在約0.2nm至約30nm的範圍內。根據某些實施例，孔176a具有在約1nm至約30nm範圍內的寬度W1。可根據要求調整寬度W1。可以通過調整在第二陽極氧化製程期間施加的電壓來調整寬度W1。施加的電壓越小，寬度W1越小。施加的電壓越大，寬度W1越大。
第2B圖是根據某些實施例的第1H圖的結構的俯視圖。第1H圖是一剖面圖，繪示根據某些實施例的沿著第2B圖中的剖面線H-H’截取的結構。
如第1H圖和第2B圖中所示，根據某些實施例，在罩幕層170a上方形成罩幕層180以覆蓋孔176a。根據某些實施例，罩幕層180具有一開口182，開口182曝露出導線142上方的孔176a。根據某些實施例，開口182是位於導線142的一部分之上。
根據某些實施例，開口182具有寬度W2。在某些實施例中，寬度W2大於導線142的寬度W3。因此，根據某些實施例，開口182進一步曝露出與導線142相鄰但並不位於導線142正上方的孔176a。
在某些實施例中，寬度W2與寬度W3的比值在約1.1至約2的範圍內。在某些實施例中，寬度W2與寬度W3的比值在約1.5至約2的範圍內。罩幕層180包括光阻材料或其他適合的材料。罩幕層180是通過一微影製程或其他適合的製程形成。
如圖1I中所示，根據某些實施例，移除通過開口182曝露出的罩幕層170a之位於孔176a下面的一部分。根據某些實施例，通過孔176a移除由開口182曝露之位於孔176a下面的轉移層160。
在相同的步驟或不同的步驟中移除由開口182曝露的罩幕層170a和轉移層160的位於孔176a下面的部分。在移除製程之後，根據某些實施例，在轉移層160中形成通孔162以曝露出介電層150。上述移除製程包括一乾蝕刻製程或其他適合的製程。
如第1J圖中所示，根據某些實施例，移除罩幕層170a和180。移除製程包括一濕蝕刻製程、一乾蝕刻製程、或其他適合的製程。此後，根據某些實施例，通過通孔162移除通孔162下面的介電層150。根據某些實施例，在移除通孔162下面的介電層150之後，在介電層150中形成通孔152和154。
在某些實施例，通孔152曝露出導線142或同時曝露出導線142和介電層120。在某些實施例中，通孔154僅曝露出介電層120。根據某些實施例，通孔154是設置在導線142的二個相對側上。根據某些實施例，是通過一乾蝕刻製程移除通孔162下面的介電層150。
第2C圖是根據某些實施例的第1K圖的結構的俯視圖。第1K圖是一剖面圖，繪示根據某些實施例的沿著第2C圖中的剖面線K-K’截取的結構。
如第1K圖和第2C圖中所示，根據某些實施例，移除轉移層160。根據某些實施例，是通過一濕蝕刻製程或一乾 蝕刻製程移除轉移層160。如第1K圖和第2C圖中所示，根據某些實施例，在通孔152中形成複數個導電柱190。
在某些實施例中，導電柱190是部分地填充通孔152。在某些其他實施例中(未繪示)，導電柱是190完全填充通孔152。根據某些實施例，導電柱190包括鎢(W)、鈦(Ti)、鈷(Co)和/或銅。
根據某些實施例，通過一選擇性沉積製程形成導電柱190。根據某些實施例，上述選擇性沉積製程包括化學氣相沉積製程、原子層沉積製程、或非電化學鍍製程。
根據某些實施例，選擇性沉積製程只在導電結構而不在介電結構上沉積導電材料。因此，根據某些實施例，選擇性沉積製程只在導線142而不在介電層120上沉積導電柱190。導電柱190與導線142是實質上自對準。其結果，根據某些實施例，導電柱190未形成在通孔154中。因此，根據某些實施例，通孔154是空的。
根據以上敘述，即使罩幕層180的開口182的寬度W2(如第1H圖中所示)大於導線142的寬度W3，但是由於選擇性沉積製程，導電柱190與導線142是實質上自對準。因此，根據某些實施例，選擇性沉積製程可以防止導線142和144之間的任何短路。
因此，增大了罩幕層180的開口182和導線142之間的重疊位移裕度(公差)。根據某些實施例，毋需形成優質罩幕層，這樣有效地降低了罩幕層180的製造難度和製造成本。
根據某些實施例，通孔152(或154)具有一寬度 W4。根據某些實施例，寬度W4是在約1nm至約30nm的範圍內。根據某些實施例，是以一選擇性沉積製程從導線142的表面形成導電柱190。只要上述選擇性沉積製程中所使用的沉積氣體或電解液能夠流入通孔152中，就能夠在通孔152中形成導電柱190。
其結果，可以在通孔152中形成具有高的高寬比的導電柱190。在某些實施例中，通孔152的高寬比是在約10至約15的範圍內。在某些實施例中，寬度W4大於3nm，並且通孔152的高寬比是在約10至約15的範圍內。
如圖1L中所示，根據某些實施例，在介電層150上方沉積一絕緣層210。根據某些實施例，絕緣層210是配置成填充通孔152和154。絕緣層210包括氧化矽或其他適合的絕緣材料。絕緣層210是通過一旋轉塗覆製程或其他適合的製程而形成。
如第1M圖中所示，根據某些實施例，移除位於通孔152和154外部的絕緣層210。在某些實施例中，通過一平坦化製程移除位於通孔152和154外部的絕緣層210。根據某些實施例，上述平坦化製程包括化學機械研磨(CMP)製程。
根據某些實施例，在上述平坦化製程之後，是以保留在通孔154中的絕緣層210，來形成絕緣柱212。根據某些實施例，絕緣柱212是穿過介電層150並且與導電柱190相鄰。
如第1M圖中所示，根據某些實施例，將一介電層220沉積在介電層150、導電柱190、以及絕緣柱212上方。根據某些實施例，介電層220是由任何適合的介電材料製成，諸如， 氫化碳氧化矽(SiCO：H)、氮氧化矽、氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、低介電常數材料、多孔介電材料、或上述之組合。根據某些實施例，是通過諸如化學氣相沉積(CVD)製程、高密度電漿化學氣相沉積(HDPCVD)製程、旋轉塗佈製程、濺鍍製程或上述之組合的任意適合的製程，來沉積介電層220。
如圖1N中所示，根據某些實施例，在介電層220中形成一溝槽230。根據某些實施例，溝槽230穿過介電層220和保留在通孔152中的絕緣層210。根據某些實施例，溝槽230曝露出導電柱190。根據某些實施例，是通過一微影製程和一蝕刻製程，來形成溝槽230。
如圖1N中所示，根據某些實施例，在介電層220上方沉積導電層240以填充溝槽230。在某些實施例中，導電層240是由諸如銅、銅合金、銀、金或上述之組合的任何適合的導電材料製成。通過諸如電化學鍍製程的任意適合製程，來沉積導電層240。
第2D圖是根據某些實施例的第1O圖的結構的俯視圖。第1O圖是一剖面圖，繪示根據某些實施例的沿著第2D圖中的剖面線O-O’截取的結構。
如第1O圖和第2D圖所示，根據某些實施例，移除位於溝槽230外部的導電層240。在某些實施例中，是通過一平坦化製程(例如，化學機械研磨製程)移除位於溝槽230外部的導電層240。根據某些實施例，在平坦化製程之後，保留在 溝槽230中的導電層240形成導線242。根據某些實施例，導線242也被稱為導電結構。
根據某些實施例，導電柱190穿過介電層150。根據某些實施例，導線242是與導電柱190電性連接。根據某些實施例，導電柱190是將導線242電性連接至導線142。根據某些實施例，複數個導電柱190共同形成導電通孔結構V。
如第1O圖和第2D圖中所示，根據某些實施例，在本步驟中，實質上形成半導體裝置結構100。根據某些實施例，導線142和144嵌入於介電層120中。每一個導電柱190均具有在約1nm至約30nm範圍內的寬度W5。
根據某些實施例，導電柱190是彼此間隔開。在某些實施例中，導電柱190是以實質上相同的間隔彼此間隔開。根據某些實施例，導電柱190之間的間隔S2是在約0.2nm至約30nm的範圍內。間隔S2可以保持在適合的範圍內。如果間隔S2過大，則導電通孔結構V和導線142(或導線242)之間的接觸面積會過小，而會有增大接觸電阻之虞。根據某些實施例，寬度W5與相鄰的導電柱190之間的間隔S2的比值是在約1至約5的範圍內。
根據某些實施例，通孔152進一步穿入到導線142中，並且由此導電柱190部分地插入到導線142中。根據某些實施例，通孔154進一步穿入介電層120中，並且因此絕緣柱212部分地插入到介電層120中。
根據某些實施例，將絕緣柱212設置在導線142的二個相對側上。根據某些實施例，導電柱190和絕緣柱212是以 實質上相同的間隔彼此間隔開。根據某些實施例，導電柱190和絕緣柱212之間的間隔S3是在約0.2nm至約30nm的範圍內。
根據某些實施例，絕緣柱212具有在約1nm至約30nm的範圍內的寬度W6。根據某些實施例，導線142和144之間的間隔S4在約4nm至約50nm的範圍內。
第3A至3F圖是一系列的剖面圖，繪示根據某些實施例的形成半導體裝置結構300的製程的各個階段的截面。如第3A圖中所示，根據某些實施例，在第1A至1L圖的步驟之後，在絕緣層210上方形成一罩幕層310。根據某些實施例，罩幕層310具有一開口312並且設置在導電柱190上方，開口312曝露出絕緣層210。
在某些實施例中，開口312是進一步設置在通孔154上方。在某些實施例中，開口312是設置在導線142上方。罩幕層310包括光阻材料或其他適合的材料。根據某些實施例，是通過微影製程形成罩幕層310。
如第3B圖中所示，根據某些實施例，通過開口312移除開口312下面的絕緣層210和介電層150。根據某些實施例，是通過一蝕刻製程移除開口312下面的絕緣層210和介電層150。
根據某些實施例，上述蝕刻製程包括一乾蝕刻製程。根據某些實施例，在蝕刻製程之後，在介電層150中形成一凹槽156以曝露出導線142和導電柱190。根據某些實施例，凹槽156進一步曝露出與導線142相鄰的介電層120。
根據某些實施例，凹槽156具有一寬度W7。根據某 些實施例，寬度W7是大於導線142的寬度W3。根據某些實施例，寬度W7與寬度W3的比值是在約1.3至約1.5的範圍內。此後，根據某些實施例，移除罩幕層310。
如第3C圖中所示，根據某些實施例，將一導電層320形成在導線142上方。導電層320是通過一選擇性沉積製程而形成。根據某些實施例，上述選擇性沉積製程包括化學氣相沉積製程、原子層沉積製程、或非電化學鍍製程。
根據某些實施例，選擇性沉積製程只在導電結構而不在介電結構上沉積導電材料。因此，根據某些實施例，上述選擇性沉積製程僅在導線142而不在介電層120上沉積導電層320。因此，導電層320與導線142實質上自對準。根據某些實施例，導電層320是設置在導電柱190之間。
如第3C圖中所示，根據某些實施例，是在介電層150上方形成一絕緣層330以填充凹槽156。絕緣層330包括氧化矽或其他適合的絕緣材料。絕緣層330是通過旋轉塗覆製程或其他適合的製程而形成。
第4A圖是根據某些實施例的第3D圖的結構的俯視圖。第3D圖是一剖面圖，繪示根據某些實施例的沿著第4A圖的剖面線D-D’截取的結構。
如第3D圖和第4A圖中所示，根據某些實施例，移除凹槽156外部的絕緣層210和330。在某些實施例中，是通過平坦化製程(例如，化學機械研磨製程)來移除凹槽156外部的絕緣層210和330。在某些實施例中，在平坦化製程之後，保留在凹槽156中的絕緣層330，是設置在導線142的二個相對側 上。在某些其他實施例(未繪示)中，絕緣層330的一部分仍留在導電柱190和導電層320上方。
如第3E圖中所示，根據某些實施例，在介電層150、導電柱190、以及絕緣層330上方沉積一介電層220。如第3E圖中所示，根據某些實施例，在介電層220中形成一溝槽230。
根據某些實施例，溝槽230穿過介電層220以曝露出導電柱190和導電層320。如第3E圖中所示，根據某些實施例，是將一導電層240沉積在介電層220上方以填充溝槽230。
第4B圖是根據某些實施例的第3F圖的結構的俯視圖。第3F圖是一剖面圖，繪示根據某些實施例的沿著第4B圖中的剖面線F-F’截取的結構。
如第3F圖和第4B圖中所示，根據某些實施例，移除溝槽230外部的導電層240。在某些實施例中，是通過平坦化製程(例如，化學機械研磨製程)來移除溝槽230外部的導電層240。根據某些實施例，在平坦化製程之後，是以留在溝槽230中的導電層240來形成導線242。根據某些實施例，在本步驟中，實質上形成半導體裝置結構300。
根據某些實施例，在半導體裝置結構300中，導電柱190穿過導電層320。根據某些實施例，導電柱190和導電層320共同形成導電通孔結構V1。根據某些實施例，導電通孔結構V1將導線242電性連接至導線142。
根據某些實施例，一間隔S5位於導電通孔結構V1和溝槽156的內壁之間。根據某些實施例，間隔S5與導電通孔結構V1的寬度W8的比值是在約0.3至約0.5的範圍內。根據某些 實施例，間隔S5與導線142和144之間的間隔S4的比值是在約0.3至約0.7的範圍內。
根據某些實施例，導電層320的形成可以增大導電通孔結構V1和導線142之間以及導電通孔結構V1和導線242之間的接觸面積。因此，減小導電通孔結構V1和導線142之間以及導電通孔結構V1和導線242之間的接觸電阻。
儘管上述方法用來形成與導線142和242電連接的導電通孔結構V和V1，但本發明並不侷限於此。上述方法可以用來在其他導電結構上方形成導電柱(和導電層)。例如，將上述方法用於在電晶體的源極區和汲極區上方形成接觸結構。
第5圖是一剖面圖，繪示根據某些實施例的半導體裝置結構500的截面。如第5圖中所示，根據某些實施例，提供了一半導體基底110。如第5圖中所示，將複數個隔離結構510形成在半導體基底110中以在半導體基底110中限定多個主動區，並且將相鄰的裝置(例如，電晶體)彼此電性隔離。
隔離結構510可以由諸如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、低介電常數介電材料、其他適合的材料、或上述之組合的介電材料製成。隔離結構510可以通過使用諸如半導體的局部氧化(LOCOS)、淺溝槽隔離(STI)等的隔離技術形成。
在某些實施例中，隔離結構510的形成包括通過微影製程來圖案化半導體基底110、在半導體基底110中蝕刻出溝槽(例如，通過使用乾蝕刻、濕蝕刻、電漿蝕刻製程、或上述之組合)、以及利用介電材料填充溝槽(例如，通過使用化學 氣相沉積製程)。
如第5圖中所示，根據某些實施例，在半導體基底110上方形成一閘極介電層520和一閘極530。閘極介電層520可以由諸如高介電常數(高k)材料的介電材料製成。
高介電常數材料可以由氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、其他適合的高介電常數介電材料或上述之組合製成。閘極介電層520可以通過原子層沉積(ALD)製程、化學氣相沉積(CVD)製程或其他適合的製程形成。
閘極530是形成在閘極介電層520上方。閘極530(也稱為金屬閘極)通過一後閘極方法(gate-last approach)或一替代閘極(replacement-gate；RPG)方法形成。閘極530可以由諸如鋁、鎢、金、鉑、鈷、其他適合的金屬、上述之合金或上述之組合的適合金屬材料製成。閘極530可以通過使用物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、鍍製程等或上述之組合形成。
如第5圖中所示，閘極530是形成在間隔物550之間，間隔物550是已在之前形成。間隔物550可以由諸如氮化矽、氮氧化矽或上述之組合的介電材料製成。第5圖中所示的間隔物550的結構僅僅是一例。間隔物550的其他配置也是可能的。例如，在間隔物550和閘極530之間形成一密封層(未繪示)。
在某些實施例中，在間隔物550和閘極530之間以 及在閘極530和閘極介電層520之間形成一功函數金屬層540。功函數金屬層540是為電晶體提供期望的功函數數以增強裝置性能，包括提高閾值電壓。在形成一N型金屬-氧化物-半導體(NMOS)電晶體的實施例中，功函數金屬層540可以是一n型金屬。上述n型金屬可以由鉭、氮化鉭或上述之組合製成。
另一方面，在形成P型金屬-氧化物-半導體(PMOS)電晶體的實施例中，功函數金屬層540可以是一p型金屬。上述p型金屬可以由鈦、氮化鈦、其他適合的材料、或上述之組合製成。
功函數金屬層540也可以由鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如，碳化鉿或碳化鋯)、鋁化合物、釕或上述之組合製成。可以使用物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、鍍製程、其他適合的方法或上述之組合，來形成功函數金屬層540。
可以使用諸如離子注入製程的適合製程，在半導體基底110中形成摻雜區112和114。根據某些實施例，摻雜區112可以包括輕摻雜區和重摻雜源極區。根據某些實施例，摻雜區114可以包括輕摻雜的區和重摻雜的汲極區。摻雜區112和114可以被稱為導電結構。
可以通過使用適合的製程在摻雜區112和114中形成應力源560a和560b。適合的製程包括例如用於移除半導體基底110的一部分的蝕刻製程和選擇性磊晶生長(selective epitaxial；SEG)製程。取決於生成的金屬-氧化物-半導體(MOS)裝置的期望類型，形成對通道區施加壓縮應力的應力源 (諸如SiGe應力源)或對通道區施加拉伸應力的應力源(諸如SiC應力源)。
如第5圖中所示，根據某些實施例，分別在應力源560a和560b中形成金屬矽化物區562a和562b。在某些實施例中，金屬矽化物區562a和562b是由適合的金屬材料的矽化物材料製成。適合的金屬材料可以包括鈷(Co)、鎳(Ni)、鉑(Pt)、鈦(Ti)、鐿(Yb)、鉬(Mo)、鉺(Er)或上述之組合。
根據某些實施例，在半導體基底110和間隔物550的側壁上方形成一接觸蝕刻停止層570。接觸蝕刻停止層570可以由諸如氮化矽的一介電材料製成。接觸蝕刻停止層570可以共形(順應性)地形成在間隔物550的側壁和半導體基底110上。然而，在某些實施例中，則未形成接觸蝕刻停止層570。
如第5圖中所示，根據某些實施例，隨後在半導體基底110上方沉積一介電層580。閘極530、功函數金屬層540、以及閘極介電層520共同形成閘極堆疊結構G(即，金屬閘極堆疊結構)，閘極堆疊結構G嵌入於介電層580中。根據某些實施例，閘極堆疊結構G設置在摻雜區112和114之間。
介電層580可以由任意的絕緣材料製成，諸如，氧化矽、氮氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、低介電常數材料、多孔介電材料、或上述之組合。可以通過任意適合的製程諸如化學氣相沉積(CVD)製程、高密度電漿化學氣相沉積(HDPCVD)製程、旋轉塗佈製程、濺鍍製程或上述之組合來沉積介電層580。
根據某些實施例，在介電層580、接觸蝕刻停止層570、功函數金屬層540、以及閘極530上方沉積一停止層590(也被稱為絕緣層或介電層)。停止層590可以由氮化矽或其他適合的材料製成。
隨後，根據某些實施例，形成導電柱190a和190b以及絕緣柱212a和212b。在本步驟中，實質上形成半導體裝置結構500。除了第5圖的實施例形成了第一組導電柱190a和絕緣柱212a以及第二組導電柱190b和絕緣柱212b以外，通過實施與第1E至1M圖中所示的那些步驟類似的步驟來形成導電柱190a和190b以及絕緣柱212a和212b。
因此，第5圖的導電柱190a和190b以及絕緣柱212a和212b的材料和形成方法類似於第1M圖的導電柱190和絕緣柱212的材料和形成方法。另外，與第1M圖的導電柱190相比，第5圖的實施例沒有形成絕緣層210和介電層220。
根據某些實施例，導電柱190a穿過停止層590、介電層580、和接觸蝕刻停止層570，以與金屬矽化物區562a、應力源560a、以及摻雜區112電性連接。複數個導電柱190a共同形成接觸結構C1。
根據某些實施例，絕緣柱212a穿過停止層590、介電層580、以及接觸蝕刻停止層570。根據某些實施例，絕緣柱212a是設置在金屬矽化物區的二個相對側上。根據某些實施例，某些絕緣柱212a是設置在間隔物550上方，而某些絕緣柱212a則設置在隔離結構510上方。
每個導電柱190a具有在約1nm至約30nm範圍內的 一寬度W9。根據某些實施例，導電柱190a彼此相互間隔開。在某些實施例中，導電柱190a以實質上相同的間隔彼此間隔開。
根據某些實施例，導電柱190a之間的間隔S6在約0.2nm至約30nm範圍內。根據某些實施例，寬度W9與導電柱190a中的相鄰導電柱之間的間隔S6的比值在約1至約5的範圍內。
根據某些實施例，導電柱190b穿過停止層590、介電層580、以及接觸蝕刻停止層570，以電性連接金屬矽化物區562b、應力源560b、以及摻雜區114。複數個導電柱190b共同形成接觸結構C2。
根據某些實施例，絕緣柱212b穿過停止層590、介電層580、以及接觸蝕刻停止層570。根據某些實施例，絕緣柱212b是設置在金屬矽化物區562b的二個相對側上。根據某些實施例，某些絕緣柱212b是設置在間隔物550上方，而某些絕緣柱212b則設置在隔離結構510上方。
第6圖是一剖面圖，繪示根據某些實施例的半導體裝置結構600的截面。如第6圖中所示，根據某些實施例，半導體裝置結構600與第5圖的半導體裝置結構500類似，不同之處在於半導體裝置結構600還具有導電層610和620以及絕緣層630和640但不具有絕緣柱212a和212b。
根據某些實施例，在金屬矽化物區562a上方且在導電柱190a之間形成導電層610。根據某些實施例，導電層610和導電柱190a共同形成接觸結構C3。根據某些實施例，接觸結 構C3與金屬矽化物區562a、應力源560a、以及摻雜區112電性連接。
根據某些實施例，在金屬矽化物區562b上方且在導電柱190b之間形成導電層620。根據某些實施例，導電層620和導電柱190b共同形成接觸結構C4。根據某些實施例，接觸結構C4與金屬矽化物區562b、應力源560b、以及摻雜區114電性連接。
根據某些實施例，絕緣層630穿過停止層590、介電層580以及接觸蝕刻停止層570。根據某些實施例，絕緣層630是設置在金屬矽化物區562a的二個相對側上。根據某些實施例，絕緣層630的一部分是設置在間隔物550上方，而絕緣層630的另一部分則設置在隔離結構510上方。
根據某些實施例，絕緣層640穿過停止層590、介電層580、以及接觸蝕刻停止層570。絕緣層640是設置在金屬矽化物區562b的二個相對側上。根據某些實施例，絕緣層640的一部分是設置在間隔物550上方，而絕緣層640的另一部分則設置在隔離結構510上方。
第7圖是一剖面圖，繪示根據某些實施例的半導體裝置結構700的截面。如第7圖中所示，除了半導體裝置結構700的閘極530a是多晶閘極以外，半導體裝置結構700與第5圖的半導體裝置結構500類似。
閘極530a和閘極介電層520共同形成多晶閘極堆疊結構G1。另外，金屬矽化物區112a和114a分別形成在摻雜區112和114中。根據某些實施例，金屬矽化物區532a是形成在閘 極530a中。
第8圖是一剖面圖，繪示根據某些實施例的半導體裝置結構800的截面。半導體裝置結構800類似於半導體裝置結構600和700的組合。根據某些實施例，半導體裝置結構800包括多晶閘極堆疊結構G1以及接觸結構C3和C4。
根據某些實施例，提供了一種半導體裝置結構及其形成方法。用於形成上述半導體裝置結構的方法通過下列步驟形成自對準通孔結構(和/或自對準接觸結構)：對金屬層實施一第一陽極氧化製程和一第二陽極氧化製程以形成具有孔的一罩幕層，並且執行一次(或兩次)選擇性沉積製程。因此，防止了兩條相鄰的導線之間的短路。上述方法可以提高半導體裝置結構的產率。
根據某些實施例，提供了一種半導體裝置結構。上述半導體裝置結構包括一半導體基底。上述半導體裝置結構包括位於上述半導體基底上方的一第一介電層。上述半導體裝置結構包括嵌入於上述第一介電層中的一第一導線。上述半導體裝置結構包括位於上述第一介電層和上述第一導線上方的一第二介電層。上述半導體裝置結構包括位於上述第二介電層上方的一第二導線。上述第二介電層位於上述第一導線和第二導線之間。上述半導體裝置結構包括穿過上述第二介電層以將上述第一導線電連接至上述第二導線的複數個導電柱。這些導電柱彼此間隔開。
根據某些實施例，提供了一種半導體裝置結構。上述半導體裝置結構包括具有一源極區和一汲極區的一半導 體基底。上述半導體裝置結構包括位於上述半導體基底上方以及位於上述源極區和上述汲極區之間的一閘極堆疊結構。上述半導體裝置結構包括位於上述半導體基底上方且覆蓋上述源極區和上述汲極區的一介電層。上述半導體裝置結構包括位於上述源極區上方且穿過上述介電層的複數個第一導電柱。上述半導體裝置結構包括位於上述汲極區上方和穿過上述介電層的複數個第二導電柱。
根據某些實施例，提供了一種用於形成半導體裝置結構的方法。上述方法包括在一基底上方或中形成一導電結構。上述方法包括在上述基底上方形成一介電層以覆蓋上述導電結構。上述方法包括在上述介電層上方形成一第一罩幕層。上述第一罩幕層包括氧化鋁或氧化鈦，並且上述第一罩幕層具有複數個孔。上述方法包括形成覆蓋這些孔的一第二罩幕層。上述第二罩幕層具有曝露上述導電結構上方的上述孔的一第一開口。上述方法包括移除被上述第一開口曝露的上述孔下方的上述介電層以在上述介電層中形成複數個第一通孔，從而曝露出上述導電結構。上述方法包括在上述第一通孔中形成複數個導電柱。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明 精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體裝置結構
110‧‧‧半導體基底
120‧‧‧介電層
142、144‧‧‧導線
150‧‧‧介電層
152、154‧‧‧通孔
190‧‧‧導電柱
212‧‧‧絕緣柱
220‧‧‧介電層
230‧‧‧溝槽
240‧‧‧導電層
242‧‧‧導線
S2、S3、S4‧‧‧間隔
V‧‧‧導電通孔結構
W5、W6‧‧‧寬度

Claims (10)

  1. 一種半導體裝置結構，包含：一半導體基底；一第一介電層，位於該半導體基底上方；一第一導線，嵌入於該第一介電層中；一第二介電層，位於該第一介電層和該第一導線上方；一第二導線，位於該第二介電層上方，其中，該第二介電層位於該第一導線和該第二導線之間；以及複數個導電柱，穿過該第二介電層以將該第一導線電性連接至該第二導線，其中，該些導電柱彼此間隔開。
  2. 如申請專利範圍第1項所述的半導體裝置結構，其中，該些導電柱以一實質上相同的間隔彼此間隔開。
  3. 如申請專利範圍第1項所述的半導體裝置結構，其中，每個該些導電柱均具有第一寬度，並且該第一寬度與相鄰的導電柱之間的間隔的比值在1至5的範圍內。
  4. 如申請專利範圍第1項所述的半導體裝置結構，更包含：一導電層，位於該第一導線和該第二導線之間，其中，該些導電柱穿過該導電層，並且一導電通孔結構包含該導電層和該些導電柱；以及一絕緣層，設置在該導電通孔結構的二個相對側上並且嵌入於該第二介電層中。
  5. 如申請專利範圍第1項所述的半導體裝置結構，其中，該些導電柱部分地插入至該第一導線內。
  6. 如申請專利範圍第1項所述的半導體裝置結構，更包含： 至少一個絕緣柱，穿過該第二介電層並且鄰近該些導電柱；其中，該些導電柱和該絕緣柱以實質上相同的間隔彼此間隔開。
  7. 一種半導體裝置結構，包含：一半導體基底，包含一源極區和一汲極區；一閘極堆疊結構，位於該半導體基底上方並且位於該源極區和該汲極區之間；一介電層，位於該半導體基底上方並且覆蓋該源極區和該汲極區；複數個第一導電柱，位於該源極區上方並且穿過該介電層；以及複數個第二導電柱，位於該汲極區上方並且穿過該介電層。
  8. 如申請專利範圍第7項所述的半導體裝置結構，其中，該些第一導電柱以一實質上相同的間隔彼此間隔開。
  9. 如申請專利範圍第7項所述的半導體裝置結構，更包含：一導電層，位於該源極區上方，其中，該些第一導電柱的至少一個穿過該導電層，並且一接觸結構包含該導電層和該些第一導電柱；以及一絕緣層，設置在該接觸結構的二個相對側上並且嵌入於該介電層中。
  10. 一種形成半導體裝置結構的方法，包含：在一基底上方形成一導電結構；在該基底上方形成一介電層以覆蓋該導電結構；在該介電層上方形成一第一罩幕層，其中，該第一罩幕層 包含氧化鋁或氧化鈦，並且該第一罩幕層具有複數個孔；形成覆蓋該些孔的一第二罩幕層，其中，該第二罩幕層具有一第一開口，該第一開口曝露位於該導電結構的一部分上方的該些孔；移除被該第一開口曝露的該些孔下方的該介電層以在該介電層中形成複數個第一通孔，從而曝露出該導電結構；以及在該些第一通孔中形成複數個導電柱。
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