TW201608569A - 半導體記憶體裝置及其操作方法 - Google Patents

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Abstract

一種操作一半導體記憶體裝置的方法包含執行一第一編程操作以同時增高具有不同目標位準的記憶胞的臨界電壓至低於所述不同的目標位準的子位準；藉由分別利用不同的驗證電壓以驗證所述記憶胞；執行一第二編程操作以分開所述記憶胞的臨界電壓；以及執行一第三編程操作以分別增高所述記憶胞的臨界電壓至所述不同的目標位準。

Description

半導體記憶體裝置及其操作方法
各種的範例實施例是大致有關於一種半導體記憶體裝置及其操作方法，並且更具體而言是有關於一種半導體記憶體裝置的編程方法。
相關申請案的交互參照
本申請案主張2014年8月18日申請的韓國專利申請案號10-2014-0107220的優先權，所述專利申請案的整個揭露內容是以其整體被納入在此作為參考。
一種半導體裝置可包含一其中儲存資料的記憶胞陣列。所述記憶胞陣列可包含複數個記憶體區塊。所述記憶體區塊的每一個可包含複數個記憶胞。
其中一位元的資訊被儲存在單一記憶胞中的單一位準胞(SLC)模式已經被使用。然而，已經在用於單一記憶胞中儲存超過一位元的資訊的技術上進行研究，以便於增加資料容量並且降低製造成本。例如，在一種多位準胞(MLC)模式中，兩個位元的資訊被儲存在單一記憶胞中；並且在一種三位準胞(TLC)模式中，三個位元的資訊被儲存在單一記憶胞中。近來，已經在一種四位準胞(QLC)模式上主動地進行研究，其中四個位元的 資訊被儲存在單一記憶胞中。
然而，當資料儲存方法從SLC模式進步到MLC、TLC及QLC 模式時，所述半導體記憶體裝置可能需要執行更複雜的操作。因此，操作時間可能會增長，並且所述半導體記憶體裝置的壽命可能會縮短。
一實施例是針對於一種能夠縮短一編程操作時間並且縮減 臨界電壓分布寬度的半導體記憶體裝置及其操作方法。
根據一實施例的一種操作一半導體記憶體裝置的方法包含 執行一第一編程操作以同時增高具有不同目標位準的記憶胞的臨界電壓至低於所述不同的目標位準的子位準；藉由分別利用不同的驗證電壓以驗證所述記憶胞；執行一第二編程操作以分開所述記憶胞的臨界電壓；以及執行一第三編程操作以分別增高所述記憶胞的臨界電壓至所述不同的目標位準。
根據一實施例的一種操作一半導體記憶體裝置的方法包含 執行一第一編程操作以分別增高具有彼此不同的第一、第二及第三目標位準的第一、第二及第三記憶胞的臨界電壓至低於所述不同的目標位準的子位準；執行一第一驗證操作以藉由利用一第一驗證電壓來驗證所述第一記憶胞；執行一第二驗證操作以藉由利用一第二驗證電壓來驗證所述第二記憶胞；執行一第三驗證操作以藉由利用一第三驗證電壓來驗證所述第三記憶胞；執行一第二編程操作以分開所述第一至第三記憶胞的臨界電壓；以及執行一第三編程操作以編程所述第一、第二及第三記憶胞，其中所述第一、第二及第三記憶胞的臨界電壓分別是大於所述第一、第二及第三目標 位準。
根據一實施例的一種操作一半導體記憶體裝置的方法包含 界定複數個記憶胞群組，每個記憶胞群組包含具有不同目標位準的記憶胞；在所述複數個記憶胞群組上執行一第一編程操作以具有不同的臨界電壓分布；藉由利用不同的驗證電壓以驗證具有所述不同的目標位準的所述記憶胞；執行一第二編程操作以分開所述記憶胞成為不同的臨界電壓分布；以及執行一第三編程操作以分別增高所述記憶胞的臨界電壓至所述不同的目標位準。
根據一實施例的一種半導體記憶體裝置包含一記憶胞陣 列，其包含複數個儲存資料的記憶胞；一週邊電路，其適合用於在所述複數個記憶胞上執行編程、讀取及抹除操作；以及一控制電路，其適合用於控制所述週邊電路以執行一第一編程操作以同時增高在所述記憶胞中的具有不同目標位準的第一記憶胞的臨界電壓至低於所述不同的目標位準的子位準；藉由分別利用不同的驗證電壓來驗證所述第一記憶胞；執行一第二編程操作以分開所述第一記憶胞的所述臨界電壓；以及執行一第三編程操作以增高所述記憶胞的所述臨界電壓為分別大於所述不同的目標位準。
根據一實施例的一種操作一半導體記憶體裝置的方法包含 藉由利用一第一編程脈衝來編程具有一第一編程目標位準的第一記憶胞以及具有一不同於所述第一編程目標位準的第二編程目標位準的第二記憶胞，以具有一第一臨界電壓分布；藉由分別利用彼此不同的第一及第二驗證電壓來驗證所述第一記憶胞以及所述第二記憶胞；藉由利用一第二編程脈衝來編程所述第一記憶胞以及所述第二記憶胞以分別具有彼此不同的第 二及第三臨界電壓分布；以及編程所述第一記憶胞以及所述第二記憶胞以分別增高其臨界電壓至所述第一及第二編程目標位準。
21‧‧‧電壓產生器
22‧‧‧列解碼器
23‧‧‧頁緩衝器
24‧‧‧行解碼器
25‧‧‧輸入/輸出電路
110‧‧‧記憶胞陣列
120‧‧‧週邊電路
130‧‧‧控制電路
1100‧‧‧半導體記憶體裝置
圖1是描繪根據本發明的一實施例的一種記憶體裝置的概要圖；圖2是描繪根據各種的編程方法的臨界電壓分布的圖；圖3是描繪根據本發明的一實施例的一種編程方法的流程圖；圖4是描繪根據本發明的一第一實施例的一種編程方法的圖；圖5是描繪根據本發明的一第二實施例的一種編程方法的圖；圖6是描繪根據本發明的一第三實施例的一種編程方法的圖；圖7是描繪根據本發明的一第四實施例的一種編程方法的圖；圖8是描繪根據本發明的一第一實施例的一種三位準胞模式的圖；圖9是描繪一種設定一編程脈衝以及一驗證電壓的方法的圖；圖10是描繪根據本發明的一第二實施例的一種三位準胞模式的圖；圖11是描繪根據本發明的一實施例的一種利用一種四位準胞模式的編程方法的圖；圖12是描繪一種包含根據本發明的一實施例的一半導體記憶體裝置的固態硬碟的方塊圖；圖13是描繪一種包含根據本發明的一實施例的一半導體記憶體裝置的記憶體系統的方塊圖；以及圖14是一種包含根據本發明的一實施例的一半導體記憶體裝置的計算系統的概要配置。
在以下，各種的範例實施例將會參考所附的圖式來加以詳細地描述。在圖式中，構件的厚度及長度可能會為了說明的方便而被誇大。在以下的說明中，相關的功能及構造的詳細解說可能會為了簡化及簡潔起見而被省略。相同的元件符號是指整個說明書及圖式中的相似的元件。
所述圖式是被提供以容許在此項技術中具有普通技能者能夠實現及理解本發明的範疇。然而，本發明可以用不同的形式來加以體現，並且不應該被解釋為受限於所闡述的實施例。而是，這些實施例是被提供以使得此揭露內容將會是徹底且完整的。此外，所述實施例是被提供以完整傳達本發明的範疇給熟習此項技術者。
圖1是描繪根據本發明的一實施例的一種半導體記憶體裝置的概要圖。
參照圖1，一種半導體記憶體裝置1100可包含一儲存資料的記憶胞陣列110、一在所述記憶胞陣列110上執行編程、讀取及抹除操作的週邊電路120、以及一控制所述週邊電路120的控制電路130。
所述記憶胞陣列110可包含複數個記憶體區塊。所述記憶體區塊可以具有一種二維或是三維的結構。例如，二維的記憶體區塊可包含複數個被水平地配置在半導體基板上的串。三維的記憶體區塊可包含複數個被水平地配置且堆疊在半導體基板上的串。所述串的每一個可包含串聯耦接在位元線BL以及一共同的源極線之間的一汲極選擇電晶體、記憶胞以及一源極選擇電晶體。
所述週邊電路120可包含一電壓產生器21、一列解碼器22、 一頁緩衝器23、一行解碼器24以及一輸入/輸出電路25。
所述電壓產生器21可以響應於一操作命令信號OP_CMD來 產生具有各種位準的操作電壓。所述操作命令信號OP_CMD可包含一編程命令信號、一讀取命令信號以及一抹除命令信號。例如，所述電壓產生器21可以產生具有各種位準的一抹除電壓Vera、一編程電壓Vpgm、一讀取電壓Vread、一通過電壓Vpass以及其它電壓。所述抹除電壓Vera可被傳輸到一所選的記憶體區塊，並且包含所述編程電壓Vpgm、讀取電壓Vread以及通過電壓Vpass的其它電壓可被傳輸至所述列解碼器22。
所述列解碼器22可以響應於一列位址RADD來選擇內含在 所述記憶胞陣列110內的記憶體區塊中的一個，並且傳輸所述操作電壓至耦接到所選的記憶體區塊的字線WL、汲極選擇線DSL以及源極選擇線SSL。
所述頁緩衝器23可以透過位元線BL來耦接至所述記憶體 區塊，在編程、讀取及抹除操作期間和所選的記憶體區塊交換資料，並且暫時儲存所傳輸的資料。
所述行解碼器24可以響應於一行位址CADD以和所述頁緩 衝器23交換資料。
所述輸入/輸出電路25可以傳輸一命令信號CMD以及一位 址ADD(其是傳輸自一外部的裝置)至所述控制電路130，傳輸外部所傳輸的資料DATA至所述行解碼器24，並且輸出或傳輸從行解碼器24所傳輸的資料DATA至一外部的裝置或是所述控制電路130。
所述控制電路130可以響應於命令信號CMD以及位址ADD 來控制所述週邊電路120。例如，所述控制電路130可以響應於命令信號 CMD以及位址ADD來控制所述週邊電路120以執行編程操作、讀取操作或是抹除操作。
圖2是描繪根據各種編程方法的臨界電壓分布的圖。
參照圖2，一種半導體記憶體裝置可包含複數個其中儲存資 料的記憶胞。一種編程方法可以根據將被儲存在每個記憶胞中的位元數目而變化。
在其中一位元的資訊被儲存在單一記憶胞中的單一位準胞 (SLC)模式中，記憶胞可以根據其臨界電壓分布而被分成一抹除狀態Se以及一編程狀態Sp。
在一種其中兩個位元的資訊被儲存在單一記憶胞中的多位 準胞(MLC)模式中，記憶胞可以根據其臨界電壓分布而被分成一抹除狀態Me以及三個編程狀態Mp。
在一種其中三個位元的資訊被儲存在單一記憶胞中的三位 準胞(TLC)模式中，記憶胞可以根據其臨界電壓分布而被分成一抹除狀態Ce以及七個編程狀態Cp。
在一種其中四個位元的資訊被儲存在單一記憶胞中的四位 準胞(QLC)模式中，記憶胞可以根據其臨界電壓分布而被分成一抹除狀態Qe以及十五個編程狀態Qp。
隨著編程方法從所述SLC模式進步到所述QLC模式，臨界 電壓分布的數目可以增加。因此，編程操作時間可能會增長，並且在所述臨界電壓分布之間的距離MA1、MA2、MA3及MA4可能會被縮短。
一種用於縮短一編程操作時間以及一臨界電壓分布寬度的 編程方法是在以下加以描述。
圖3是描繪根據本發明的一實施例的一種編程方法的流程 圖。
參照圖3，當一編程命令被輸入至圖1中所示的控制電路130 時，所述控制電路130可以控制在圖1中所示的週邊電路120。因此，所述週邊電路120可以執行一第一編程操作，因而記憶胞可藉由其臨界電壓而被分成一預設數目的胞群組、驗證所述記憶胞、執行一第二編程操作以使得所述記憶胞的臨界電壓可以根據一驗證結果而被分成一目標數目個電壓分布、以及執行一第三編程操作以使得所述記憶胞的臨界電壓分別可以是大於目標位準。
以上的編程操作可包含一第一編程操作31、一驗證操作 32、一第二編程操作33以及一第三編程操作34。所述操作的每一個是在以下詳細地加以描述。
1)第一編程操作31
當所述編程操作開始時，第一編程操作可以藉由施加一編程 脈衝至一所選的字線來加以執行，以增高所選的記憶胞的臨界電壓。在一TLC或是QLC模式中，亦即，當有許多臨界電壓的最終的目標位準時，所述第一編程操作可加以執行，使得具有不同目標位準的記憶胞可被分組，並且經分組的記憶胞的臨界電壓可以同時被增高至低於最終的目標位準的子位準。例如，複數個包含具有不同目標位準的記憶胞的記憶胞群組可加以界定，並且所述記憶胞群組的臨界電壓可被增高至不同的子位準。為了縮短編程操作時間，所述第一編程操作可以藉由施加一編程脈衝至所選的 字線，以在所述記憶胞群組的每一個上加以執行。換言之，所述第一編程操作可以藉由依序地施加不同的編程脈衝至所選的字線來加以執行，因而內含在不同的群組中的記憶胞的臨界電壓分布可以與彼此區別開。所述編程脈衝的每一個可被施加至所選的字線一次。此外，一具有例如是0V的編程允許電壓可被施加至耦接到一所選的記憶胞群組的位元線，並且一例如是VCC的編程禁止電壓可被施加至耦接到其餘的記憶胞群組的位元線。
2)驗證操作32
當經分組的記憶胞被驗證時，所述記憶胞可以利用不同的驗 證位準來加以驗證，所述驗證位準是根據目標位準的數目而被決定出。例如，當內含在一第一記憶胞群組中的記憶胞有兩個目標位準時，兩個不同的驗證位準可被使用。當有三個目標位準時，三個不同的驗證位準可被使用。
用在所述驗證操作32的驗證位準可以藉由待被驗證的記憶 胞的臨界電壓分布來加以決定。一驗證電壓可被設定為大於在所述臨界電壓分布中的最低臨界電壓。因此，當一驗證操作被執行時，所述驗證操作的一結果可能會因為記憶胞具有低於所述驗證位準的臨界電壓，而被判斷為一失敗。
3)第二編程操作33
根據所述驗證操作的結果，所述第二編程操作可加以執行， 使得所述記憶胞的臨界電壓可以依照目標位準的數目而被分開。所述第二編程操作可以在失敗的記憶胞上加以執行。例如，藉由施加一編程脈衝至一耦接到所述失敗的記憶胞的所選的字線，所述失敗的記憶胞可以同時被 增高，而不論目標位準為何。所述編程脈衝可被施加至所選的字線一次，以便於縮短操作時間。由於不同的驗證操作被執行在記憶胞上，因此所述記憶胞在被編程之後具有不同的臨界電壓分布，即使是利用相同的編程脈衝也是如此。例如，當在所述驗證操作32期間，一比用於第一記憶胞高的驗證位準是被使用於第二記憶胞，並且所述第二編程操作被執行時，所述第二記憶胞的臨界電壓可被增高為大於所述第一記憶胞的臨界電壓。因此，具有不同目標位準的記憶胞可被分開成不同的臨界電壓分布。
4)第三編程操作34
當所述記憶胞的臨界電壓分布是根據目標位準的數目來加 以分開時，所述第二編程操作可加以執行，使得所述記憶胞的臨界電壓可以分別到達所述目標位準。所述第三編程操作可以藉由一種增量步階脈衝編程(ISPP)設計來加以執行。
根據上述的編程方法的各種實施例是在以下加以描述。
圖4是描繪根據本發明的一第一實施例的一種編程方法的圖。
參照圖4，當一編程操作在具有一抹除狀態ER的記憶胞上執行時，一第一編程操作41可加以執行，使得待被編程至一第一目標位準VT1的第一記憶胞A1以及待被編程至一第二目標位準VT2的第二記憶胞A2的臨界電壓可以同時被增高。所述第一編程操作41可以藉由施加一編程脈衝至一耦接到第一記憶胞A1及第二記憶胞A2的所選的字線來加以執行。換言之，所述第一及第二記憶胞A1及A2的臨界電壓可以藉由施加所述編程脈衝至所選的字線一次，而同時被增高。由於只藉由執行所述第一編程 操作41是難以增高第一及第二記憶胞A1及A2的臨界電壓至所述第一及第二目標位準VT1及VT2，因此以下的操作可加以執行。
一利用一第一驗證電壓VS1的第一驗證操作42可加以執 行，以便於驗證其上所述執行第一編程操作41的第一記憶胞A1的臨界電壓。例如，所述第一驗證電壓VS1可被設定為一對應於其上執行第一編程操作41的第一記憶胞A1的臨界電壓分布的中心的電壓。因此，當所述第一驗證操作42被執行時，第一驗證操作42可能會因為所述記憶胞具有低於第一驗證電壓VS1的臨界電壓而被判斷為一失敗。
當所述第一驗證操作42結束時，一利用一第二驗證電壓VS2 的第二驗證操作43可加以執行，以驗證其上執行所述第一編程操作41的第二記憶胞A2的臨界電壓。所述第二驗證電壓VS2可被設定為大於第一驗證電壓VS1，並且低於其上執行所述第一編程操作41的第二記憶胞A2的臨界電壓中的最高電壓(VR)。因此，當所述第二驗證操作43被執行時，第二驗證操作43可能會因為所述記憶胞具有低於第二驗證電壓VS2的臨界電壓而被判斷為一失敗。
當所述第二驗證操作43結束時，一第二編程操作44可加以 執行，以分開所述第一及第二記憶胞A1及A2的因為第一編程操作41而分佈在相同區間上的臨界電壓。所述第二編程操作44可以同時在所述第一及第二驗證操作42及43的失敗的記憶胞上加以執行。例如，所述第二編程操作44可以藉由施加所述編程脈衝至所選的字線一次來加以執行。當所述編程脈衝被施加至所選的字線時，所述第一及第二記憶胞A1及A2的失敗的記憶胞的臨界電壓可以同時被增高。然而，所述第一及第二記憶胞A1及 A2的臨界電壓分布可以由於先前所執行的第一及第二驗證操作42及43而為彼此不同的。即使當相同的編程脈衝被施加至所選的字線時，一使用比用於其它記憶胞更高的驗證電壓的記憶胞的臨界電壓可被增高較多。換言之，即使當相同的編程脈衝被使用在後續的第二編程操作44期間，在所述第一及第二驗證操作42及43所用的第一及第二驗證電壓VS1及VS2之間的差異可以造成一在所述第一及第二記憶胞A1及A2之間的臨界電壓分布上的差異。
當所述第一及第二記憶胞A1及A2的臨界電壓分布藉由第 二編程操作44分開時，所述第三編程操作45可加以執行，使得所述第一及第二記憶胞A1及A2的臨界電壓可以分別到達所述目標位準VT1以及VT2。 例如，所述第三編程操作可包含一在所述第一記憶胞A1上執行的編程操作以及一在所述第二記憶胞A2上執行的編程操作。所述編程操作可藉由一種增量步階脈衝編程(ISPP)設計，而在所述第一及第二記憶胞A1及A2上加以執行。當藉由執行所述第三編程操作以使得所述第一記憶胞A1的臨界電壓大於第一目標位準VT1，並且所述第二記憶胞A2的臨界電壓大於第二目標位準VT2時，一包含所述第一及第二記憶胞A1及A2的頁的編程操作可被終止。
圖5是描繪根據本發明的一第二實施例的一種編程方法的 圖。
參照圖5，當一編程操作開始在具有抹除狀態ER的記憶胞 上執行時，一第一編程操作51可加以執行，以同時增高待被編程至第一目標位準VT1的第一記憶胞A1、待被編程至第二目標位準VT2的第二記憶胞 A2、以及待被編程至一第三目標位準VT3的第三記憶胞A3的臨界電壓。所述第一編程操作51可以藉由施加一編程脈衝至耦接到所述第一至第三記憶胞A1至A3的一所選的字線來加以執行。例如，所述第一至第三記憶胞A1至A3的臨界電壓可以藉由施加所述編程脈衝至所選的字線一次，而同時被增高。由於只藉由執行所述第一編程操作51是難以分別增高所述第一、第二及第三記憶胞A1、A2及A3的臨界電壓至所述第一、第二及第三目標位準VT1、VT2及VT3，因此以下的操作可加以執行。
為了驗證其上執行所述第一編程操作51的第一至第三記憶 胞A1至A3中的第一記憶胞A1的臨界電壓，一利用第一驗證電壓VS1的第一驗證操作52可加以執行。所述第一驗證電壓VS1可被設定為介於一對應於其上執行所述第一編程操作51的第一記憶胞A1的臨界電壓分布的中心的電壓以及所述臨界電壓分布中的最低電壓之間。因此，當所述第一驗證操作52被執行時，第一驗證操作52可能會由於記憶胞具有低於所述第一驗證電壓VS1的臨界電壓而被判斷為一失敗。
當所述第一驗證操作52結束時，一利用第二驗證電壓VS2 的第二驗證操作53可加以執行，以驗證其上執行所述第一編程操作51的第一至第三記憶胞A1至A3中的第二記憶胞A2的臨界電壓。所述第二驗證電壓VS2可被設定為一對應於其上執行所述第一編程操作51的第二記憶胞A2的臨界電壓分布的中心的電壓。因此，當所述第二驗證操作53被執行時，第二驗證操作53可能會由於記憶胞具有低於所述第二驗證電壓VS2的臨界電壓而被判斷為一失敗。
當所述第二驗證操作53結束時，一利用一第三驗證電壓VS3 的第三驗證操作54可加以執行，以驗證其上執行所述第一編程操作51的第一至第三記憶胞A1至A3中的第三記憶胞A3的臨界電壓。所述第三驗證電壓VS3可以是大於所述第二驗證電壓VS2，並且低於其上執行第一編程操作51的第三記憶胞A3的臨界電壓中的最高電壓(VR)。因此，當所述第三驗證操作54被執行時，所述第三驗證操作54可能會由於記憶胞具有低於所述第三驗證電壓VS3的臨界電壓而被判斷為一失敗。
當所述第三驗證操作54結束時，一第二編程操作55可加以 執行，以分開所述第一至第三記憶胞A1至A3的因為所述第一編程操作51而分佈在相同區間上的臨界電壓。所述第二編程操作55可以藉由施加所述編程脈衝至所選的字線一次或兩次來加以執行。例如，藉由施加一具有例如是0V的編程允許電壓至耦接到所述第一至第三記憶胞A1至A3的位元線並且施加所述編程脈衝至所選的字線一次，所述第一至第三記憶胞A1至A3的臨界電壓分布可加以分開。然而，當所述編程脈衝被使用一次時，在所述第一至第三記憶胞A1至A3之間的臨界電壓分布上的差異可能是不顯著的。因此，所述編程脈衝可被使用兩次。
當所述編程脈衝被使用兩次時，藉由施加一編程允許電壓至 耦接到所述第一至第三記憶胞A1至A3的位元線並且施加所述編程脈衝至所選的字線一次，所述第一至第三記憶胞A1至A3的臨界電壓分布可加以分開。接著，所述第二及第三記憶胞A2及A3的臨界電壓分布可以進一步藉由施加具有例如是VCC的編程禁止電壓至耦接到所述第一記憶胞A1的位元線、施加所述編程允許電壓至耦接到所述第二及第三記憶胞A2及A3的位元線、並且再一次施加所述編程脈衝至所選的字線來加以分開。首先 用在所述第二編程操作55的編程脈衝可以具有一低於接著使用的第二編程脈衝的位準。圖5描繪在所述編程操作55期間，當所述編程脈衝被使用兩次時的臨界電壓分布。
當所述編程脈衝被施加至所選的字線時，所述第一至第三記 憶胞A1至A3的失敗的記憶胞的臨界電壓可以同時被增高。然而，所述第一至第三記憶胞A1至A3的臨界電壓分布可以藉由先前所執行的第一至第三驗證操作52至54而為彼此不同的。即使當相同的編程脈衝被施加至所選的字線，一使用較高的驗證電壓的記憶胞的臨界電壓仍然可以是大於其它記憶胞的臨界電壓。換言之，即使當相同的編程脈衝被使用在所述後續的第二編程操作55中，分別用在所述第一、第二及第三驗證操作52、53及54中的第一、第二及第三驗證電壓VS1、VS2及VS3之間的差異仍然可以導致在所述第一、第二及第三記憶胞A1、A2及A3之間的臨界電壓分布上的差異。
當所述第一至第三記憶胞A1至A3的臨界電壓分布是藉由 所述第二編程操作55加以分開時，一第三編程操作56可加以執行，使得所述第一、第二及第三記憶胞A1、A2及A3的臨界電壓可以分別到達所述目標位準VT1、VT2及VT3。例如，所述第三編程操作56可包含一在所述第一記憶胞A1上執行的編程操作、一在所述第二記憶胞A2上執行的編程操作、以及一在所述第三記憶胞A3上執行的編程操作。所述編程操作可藉由一種增量步階脈衝編程(ISPP)設計而在所述第一至第三記憶胞A1至A3上加以執行。藉由執行所述第三編程操作56，所述第一記憶胞A1的臨界電壓可以是大於所述第一目標位準VT1，並且所述第二記憶胞A2的臨界電壓可以是大 於所述第二目標位準VT2，並且所述第三記憶胞A3的臨界電壓可以是大於所述第三目標位準VT3。於是，在一包含所述第一至第三記憶胞A1至A3的頁上的編程操作可被終止。
圖6是描繪根據本發明的一第三實施例的一種編程方法的 圖。
參照圖6，當一編程操作開始在具有抹除狀態ER的記憶胞 上執行時，一第一編程操作61可加以執行，以使得待被編程至第一目標位準VT1的第一記憶胞A1、待被編程至第二目標位準VT2的第二記憶胞A2、以及待被編程至第三目標位準VT3的第三記憶胞A3的臨界電壓可以同時被增高。所述第一編程操作61可以藉由施加編程脈衝至耦接到所述第一至第三記憶胞A1至A3的所選的字線來加以執行。例如，藉由施加所述編程脈衝至所選的字線一次，所述第一至第三記憶胞A1至A3的臨界電壓可以同時被增高。然而，由於只藉由執行所述第一編程操作61是難以增高所述第一至第三記憶胞A1至A3的臨界電壓至所述第一、第二或第三目標位準VT1、VT2及VT3，因此以下的操作可加以執行。
一利用所述第一驗證電壓VS1的第一驗證操作62可加以執 行，以驗證其上執行所述第一編程操作61的第一至第三記憶胞A1至A3中的第一記憶胞A1的臨界電壓。所述第一驗證電壓VS1可被設定為介於一對應於其上執行所述第一編程操作61的第一記憶胞A1的臨界電壓分布的中心的電壓以及所述臨界電壓分布中的最高電壓之間。因此，當所述第一驗證操作62被執行時，所述第一驗證操作62可能會由於記憶胞具有低於所述第一驗證電壓VS1的臨界電壓而被判斷為一失敗。
當所述第一驗證操作62結束時，一利用第二驗證電壓VS2 的第二驗證操作63可加以執行，以驗證其上執行所述第一編程操作61的第一至第三記憶胞A1至A3中的第二記憶胞A2的臨界電壓。所述第二驗證電壓VS2可被設定為一介於所述第二目標位準VT2以及其上執行所述第一編程操作61的第二記憶胞A2的臨界電壓分布中的最高電壓之間的電壓。因此，當所述第二驗證操作63被執行時，所述第二驗證操作63可能會由於記憶胞具有低於所述驗證電壓VS2的臨界電壓而被判斷為一失敗。
當所述第二驗證操作63結束時，一利用第三驗證電壓VS3 的第三驗證操作64可加以執行，以驗證其上執行所述第一編程操作61的第一至第三記憶胞A1至A3中的第三記憶胞A3的臨界電壓。所述第三驗證電壓VS3可被設定為一介於所述第二驗證電壓VS2以及所述第三目標位準VT3之間的電壓。因此，所述第三驗證操作64可能會由於記憶胞具有低於所述第三驗證電壓VS3的臨界電壓而被判斷為一失敗。
當所述第三驗證操作64結束時，一第二編程操作65可加以 執行，以分開所述第一至第三記憶胞A1至A3的因為所述第一編程操作61而被分佈在相同區間上的臨界電壓。所述第二編程操作65可以藉由施加所述編程脈衝至所選的字線三次來加以執行。例如，所述第一至第三記憶胞A1至A3的臨界電壓分布可藉由施加所述編程允許電壓至耦接到所述第一至第三記憶胞A1至A3的位元線並且施加所述第一編程脈衝至所選的字線，而被分開成不同的分布。接著，所述第一記憶胞A1的臨界電壓分布以及所述第二及第三記憶胞A2及A3的臨界電壓分布可以藉由施加具有例如是VCC的編程禁止電壓至耦接到所述第一記憶胞A1的位元線、施加所述 編程允許電壓至耦接到所述第二及第三記憶胞A2及A3的位元線、並且施加所述第二編程脈衝至所選的字線來加以分開。接著，藉由施加所述編程禁止電壓至耦接到所述第一及第二記憶胞A1及A2的位元線、施加所述編程允許電壓至耦接到所述第三記憶胞A3的位元線、並且施加所述第三編程脈衝至所選的字線，所述第一及第二記憶胞A1及A2的臨界電壓分布以及所述第三記憶胞A3的臨界電壓分布可加以分開。所述第二編程脈衝可以具有一大於所述第一編程脈衝的位準。所述第三編程脈衝可以具有一大於所述第二編程脈衝的位準。
當所述編程脈衝被施加至所選的字線時，所述第一至第三記 憶胞A1至A3的失敗的記憶胞的臨界電壓可以同時被增高。所述第一至第三記憶胞A1至A3的臨界電壓分布可以藉由先前所執行的第一至第三驗證操作62至64而為彼此不同的。即使當相同的編程脈衝被施加至所選的字線，一使用較高的驗證電壓的記憶胞的臨界電壓仍然可以是大於其它記憶胞的臨界電壓。換言之，即使當相同的編程脈衝在所述第二編程操作65的期間被使用，用在所述第一、第二及第三驗證操作62、63及64中的第一、第二及第三驗證電壓VS1、VS2及VS3之間的差異仍然可以導致在所述第一、第二及第三記憶胞A1、A2及A3之間的臨界電壓分布上的差異。
當所述第一至第三記憶胞A1至A3藉由所述第二編程操作 65而被分開成不同的臨界電壓分布時，所述第三編程操作66可加以執行，使得所述第一、第二及第三記憶胞A1、A2及A3的臨界電壓分別可以到達所述目標位準(VT1、VT2及VT3)。例如，所述第三編程操作66可包含一在所述第一記憶胞A1上執行的編程操作、一在所述第二記憶胞A2上執行的編 程操作、以及一在所述第三記憶胞A3上執行的編程操作。所述編程操作可藉由一種增量步階脈衝編程(ISPP)設計而被執行在所述第一至第三記憶胞A1至A3上。藉由執行所述第三編程操作66，所述第一記憶胞A1的臨界電壓可以是大於所述第一目標位準VT1，並且所述第二記憶胞A2的臨界電壓可以是大於所述第二目標位準VT2，並且所述第三記憶胞A3的臨界電壓可以是大於所述第三目標位準VT3。於是，在一包含所述第一至第三記憶胞A1至A3的頁上的編程操作可被終止。
圖7是描繪根據本發明的一第四實施例的一種編程方法的圖。
參照圖7，當一編程操作開始在具有抹除狀態ER的記憶胞上執行時，一第一編程操作71可加以執行，以同時增高第一至第四記憶胞A1至A4的臨界電壓。所述第一記憶胞A1可被編程，使得其臨界電壓可以增高至第一目標位準VT1。所述第二記憶胞A2可被編程，使得其臨界電壓可以增高至大於所述第一目標位準VT1的第二目標位準VT2。所述第三記憶胞A3可被編程，使得其臨界電壓可以增高至大於所述第二目標位準VT2的第三目標位準VT3。所述第四記憶胞A4可被編程，使得其臨界電壓可以增高至一大於第三目標位準VT3的第四目標位準VT4。
所述第一編程操作71可以藉由施加一編程脈衝至一耦接到所述第一至第四記憶胞A1至A4的所選的字線來加以執行。換言之，藉由施加所述編程脈衝至所選的字線一次，所述第一至第四記憶胞A1至A4的臨界電壓可以同時被增高。然而，由於只藉由執行所述第一編程操作71是難以充分地增高所述第一至第四記憶胞A1至A4的臨界電壓，因此以下的 操作可加以執行。
一利用第一驗證電壓VS1的第一驗證操作72可加以執行，以 驗證其上執行所述第一編程操作71的第一至第四記憶胞A1至A4中的第一記憶胞A1的臨界電壓。所述第一驗證電壓VS1可被設定為其上執行所述第一編程操作71的第一記憶胞A1的臨界電壓分布的中心。因此，當所述第一驗證操作72被執行時，所述第一驗證操作72可能會由於總是存在具有低於所述第一驗證電壓VS1的臨界電壓的記憶胞而被判斷為一失敗。
當所述第一驗證操作72結束時，一利用所述第二驗證電壓 VS2的第二驗證操作73可加以執行，以驗證其上執行所述第一編程操作71的第一至第四記憶胞A1至A4中的第二記憶胞A2的臨界電壓。所述第二驗證電壓VS2可被設定為一介於所述第一驗證電壓VS1以及其上執行所述第一編程操作71的第二記憶胞A2的臨界電壓分布中的最高電壓之間的電壓。因此，所述第二驗證操作73可能會由於記憶胞具有低於所述第二驗證電壓VS2的臨界電壓而總是被判斷為一失敗。
當所述第二驗證操作73結束時，一利用所述第三驗證電壓 VS3的第三驗證操作74可加以執行，以驗證其上執行所述第一編程操作71的第一至第四記憶胞A1至A4中的第三記憶胞A3的臨界電壓。所述第三驗證電壓VS3可被設定為一介於所述第二驗證電壓VS2以及所述第三目標位準VT3之間的電壓。因此，所述第三驗證操作74可能會由於記憶胞具有低於所述第三驗證電壓VS3的臨界電壓而總是被判斷為一失敗。
當所述第三驗證操作74結束時，一利用一第四驗證電壓VS4 的第四驗證操作75可加以執行，以驗證其上執行所述第一編程操作71的第 一至第四記憶胞A1至A4中的第四記憶胞A4的臨界電壓。所述第四驗證電壓VS4可被設定為一介於所述第三驗證電壓VS3以及所述第四目標位準VT4之間的電壓。因此，所述第四驗證操作75可能會由於記憶胞具有低於所述第四驗證電壓VS4的臨界電壓而總是被判斷為一失敗。
當所述第四驗證操作75結束時，一第二編程操作76可加以 執行，以分開所述第一至第四記憶胞A1至A4的因為所述第一編程操作71而分佈在相同區間上的臨界電壓。所述第二編程操作76可以同時在所述第一至第四記憶胞A1至A4的失敗的記憶胞上加以執行。例如，所述第二編程操作76可以藉由施加所述編程脈衝至所選的字線一次來加以執行。當所述編程脈衝被施加至所選的字線時，所述第一至第四記憶胞A1至A4的失敗的記憶胞的臨界電壓可以同時被增高。所述第一至第四記憶胞A1至A4的臨界電壓分布可以藉由先前所執行的第一至第四驗證操作72至75而為彼此不同的。即使當相同的編程脈衝被施加至所選的字線，一使用較高的驗證電壓的記憶胞的臨界電壓仍然可以是大於其它記憶胞的臨界電壓。換言之，即使當相同的編程脈衝在所述第二編程操作76期間被使用，用在所述第一至第四驗證操作72至75的第一至第四驗證電壓VS1至VS4上的差異仍然可以導致在所述第一至第四記憶胞A1至A4之間的臨界電壓分布上的差異。
在所述第二編程操作76結束之後，一第三編程操作77可加以執行，以進一步增高所述第三及第四記憶胞A3及A4的臨界電壓分布。在所述第三編程操作77期間，所述第一及第二記憶胞A1及A2可能未被選擇，並且所述第三及第四記憶胞A3及A4可被選擇。例如，所述第三及第 四記憶胞A3及A4的臨界電壓可藉由施加所述編程禁止電壓至耦接到所述第一及第二記憶胞A1及A2的位元線、施加所述編程允許電壓至耦接到所述第三及第四記憶胞A3及A4的位元線、並且施加所述編程脈衝至所選的字線而被增高。所述第三編程操作77可以藉由施加一具有一大於所述第二編程操作76的位準的編程脈衝至所選的字線一次來加以執行。
當所述第一至第四記憶胞A1至A4藉由所述第三編程操作 77而被分開成不同的臨界電壓分布時，一第四編程操作78可加以執行，使得所述第一至第四記憶胞A1至A4的臨界電壓可以分別到達所述目標位準VT1至VT4。例如，所述第四編程操作78可以藉由一種增量步階脈衝編程(ISPP)設計來加以執行。當所述第一至第四記憶胞A1至A4的臨界電壓藉由執行所述第四編程操作78而為大於所述第一至第四目標位準VT1至VT4時，在一包含所述第一至第四記憶胞A1至A4的頁上的編程操作可被終止。
在圖4至7中的上述實施例被應用到的各種編程方法是在以下加以描述。
圖8是描繪根據本發明的一第一實施例的一種三位準胞模式的圖。
參照圖8，一第一編程操作81可加以執行，使得在具有所述抹除狀態ER的第一至第七記憶胞A1至A7中，第二及第三記憶胞A2及A3的臨界電壓可以同時被增高，並且第四及第五記憶胞A4及A5的臨界電壓可以同時被增高，並且第六記憶胞A6的臨界電壓可以同時被增高，並且第七記憶胞A7的臨界電壓可被增高。所述第一編程操作81是在以下詳細地加以描述。
當一命令被施加至所述控制電路以在一所選的記憶體區塊 上執行一編程操作時，所述控制電路可以控制週邊電路以首先在所選的記憶體區塊上執行一抹除操作。在所述抹除操作完成之後，只有具有所述抹除狀態ER的記憶胞可以存在於所選的記憶體區塊中。在具有所述抹除狀態ER的記憶胞中，具有不同目標位準的記憶胞可被界定為所述第一記憶胞A1、第二記憶胞A2、第三記憶胞A3、第四記憶胞A4、第五記憶胞A5、第六記憶胞A6以及第七記憶胞A7。所述第一記憶胞A1可以是具有所述第一目標位準VT1的編程目標胞。所述第二記憶胞A2可以是具有高於所述第一目標位準VT1的第二目標位準VT2的編程目標胞。所述第三記憶胞A3可以是具有大於所述第二目標位準VT2的第三目標位準VT3的編程目標胞。所述第四記憶胞A4可以是具有大於所述第三目標位準VT3的第四目標位準VT4的編程目標胞。所述第五記憶胞A5可以是具有一大於所述第四目標位準VT4的第五目標位準VT5的編程目標胞。所述第六記憶胞A6可以是具有一大於所述第五目標位準VT5的第六目標位準VT6的編程目標胞。所述第七記憶胞A7可以是具有一大於所述第六目標位準VT6的第七目標位準VT7的編程目標胞。所述第一編程操作81可以如下地加以執行。
當一編程允許電壓被施加至耦接到所述第二及第三記憶胞 A2及A3的位元線並且一編程禁止電壓被施加至其餘的位元線時，一第一編程脈衝可被施加至一所選的字線，以增高所述第二及第三記憶胞A2及A3的臨界電壓。接著，當所述編程允許電壓被施加至耦接到所述第四及第五記憶胞A4及A5的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第一編程脈衝的位準的第二編程脈衝可被施加至所 選的字線，以增高所述第四及第五記憶胞A4及A5的臨界電壓。接著，當所述編程允許電壓被施加至耦接到所述第六記憶胞A6的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第二編程脈衝的位準的第三編程脈衝可被施加至所選的字線，以增高所述第六記憶胞A6的臨界電壓。接著，當所述編程允許電壓被施加至耦接到所述第七記憶胞A7的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第三編程脈衝的位準的第四編程脈衝可被施加至所選的字線，以增高所述第七記憶胞A7的臨界電壓。當所述第一至第四編程脈衝被施加至所選的字線時，所述第一至第四編程脈衝的每一個可被施加至所選的字線一次，以便於縮短編程操作時間。
藉由在上述的第一編程操作81期間施加所述編程脈衝至所 選的字線四次，內含在所選的記憶體區塊中的記憶胞的臨界電壓可被分成五個臨界電壓分布，亦即，所述抹除狀態ER以及第一記憶胞A1的一臨界電壓分布、所述第二及第三記憶胞A2及A3的一臨界電壓分布、所述第四及第五記憶胞A4及A5的一臨界電壓分布、所述第六記憶胞A6的一臨界電壓分布、以及所述第七記憶胞A7的一臨界電壓分布。
當所述第一編程操作81完成時，如上參考圖4至7所述， 一利用不同驗證電壓的驗證操作可以在所述第一至第七記憶胞A1至A7上加以執行。當所述驗證操作完成時，一第二編程操作82可加以執行，以分開所述五個臨界電壓分布成為對應於最終的臨界電壓的數目的八個電壓分布。
所述第二編程操作82可以如下地加以執行。
當所述編程允許電壓被施加至耦接到所述第一記憶胞A1的 位元線並且所述編程禁止電壓被施加至其餘的位元線時，一第五編程脈衝可被施加至所選的字線，以增高所述第一記憶胞A1的臨界電壓成為大於所述抹除狀態ER。接著，當所述編程允許電壓被施加至耦接到所述第二及第三記憶胞A2及A3的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第五編程脈衝的位準的第六編程脈衝可被施加至所選的字線，以增高所述第二及第三記憶胞A2及A3的臨界電壓。儘管所述第二及第三記憶胞A2及A3同時藉由所述第六編程脈衝來加以編程，但是所述第三記憶胞A3的臨界電壓分布可以因為先前所執行的驗證操作而大於所述第二記憶胞A2的臨界電壓分布。接著，當所述編程允許電壓被施加至耦接到所述第四及第五記憶胞A4及A5的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第六編程脈衝的位準的第七編程脈衝可被施加至所選的字線，以增高所述第四及第五記憶胞A4及A5的臨界電壓。儘管所述第四及第五記憶胞A4及A5同時藉由所述第七編程脈衝來加以編程，但是所述第五記憶胞A5的臨界電壓分布可以因為先前所執行的驗證操作而高於所述第四記憶胞A4的臨界電壓分布。接著，當所述編程允許電壓被施加至耦接到所述第六記憶胞A6的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第七編程脈衝的位準的第八編程脈衝可被施加至所選的字線，以增高所述第六記憶胞A6的臨界電壓。接著，當所述編程允許電壓被施加至耦接到所述第七記憶胞A7的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第八編程脈衝的位準的第九編程脈衝可被施加至所選的字線，以增高所 述第七記憶胞A7的臨界電壓。
如同上述的第二編程操作82，藉由施加所述編程脈衝至所 選的字線五次，內含在所選的記憶體區塊中的記憶胞的臨界電壓可被分成八個臨界電壓分布，亦即，所述抹除狀態ER的一臨界電壓分布、所述第一記憶胞A1的一臨界電壓分布、所述第二記憶胞A2的一臨界電壓分布、一第三記憶胞A3的一臨界電壓分布、所述第四記憶胞A4的一臨界電壓分布、所述第五記憶胞A5的一臨界電壓分布、所述第六記憶胞A6的一臨界電壓分布、以及所述第七記憶胞A7的一臨界電壓分布。
當在所述第二編程操作82被終止後有八個臨界電壓分布 時，編程操作(83至85)可以藉由一種增量步階脈衝(ISPP)設計來加以執行，直到所述第一至第七記憶胞A1至A7的臨界電壓分別到達所述第一至第七目標位準VT1至VT7為止。
由於編程脈衝的數目是藉由利用所述TLC模式來執行所述 編程操作而被降低，因此編程操作時間可被縮短。
圖9是描繪一種設定用在圖8中所示的編程操作的一編程脈 衝以及一驗證電壓的方法的圖。
一種在記憶胞的臨界電壓被增高時設定一編程脈衝的方法 以及一種在一臨界電壓分布的一寬度被縮減時設定一編程脈衝以及一驗證電壓的方法是在以下參考圖9來加以描述。
1)一種在臨界電壓被增高時設定一編程脈衝的方法
一被施加以增高具有抹除狀態的記憶胞的臨界電壓的開始編程脈衝首先可以具有一預設的位準。換言之，對於所述開始編程脈衝而 言，所述半導體記憶體裝置的預設的位準可被使用。所述開始編程脈衝的位準可被界定為'VB1'(以伏特計)。在圖9中，參考字元H1是表示被施加所述開始編程脈衝VB1的記憶胞的一臨界電壓分布。換言之，在圖8中所示的第一編程操作81在具有所述抹除狀態的記憶胞上執行之後，所述記憶胞可以具有一臨界電壓分布H1。例如，所述第一至第四編程脈衝可被使用在圖8中所示的第一編程操作81。所述第一至第四編程脈衝的每一個可以具有一預設的位準。為了簡化解說，被表示為H1的臨界電壓分布是被稱為一第一臨界電壓分布H1，並且在所述第一臨界電壓分布H1中的最低電壓位準是被界定為0V，並且最高電壓位準可被界定為'R1'(以伏特計)。因此，所述第一臨界電壓分布H1的一寬度可以是'R1'。
在所述第一編程脈衝被施加至記憶胞以具有所述第一臨界 電壓分布H1之後，所述第二編程脈衝的一位準VB2可以根據方程式1來加以設定。
[方程式1]VB2=VB1+(R2-R1)
參照方程式1，'VB2'可以是下一個編程脈衝的位準(以伏特計)，並且'R2'可以是指一在藉由所述下一個編程脈衝加以編程的記憶胞的臨界電壓中的預期為最高的電壓(以伏特計)。換言之，'R2'可以是所述半導體記憶體裝置的一預設的值，並且所述下一個編程脈衝的位準VB2可以根據方程式1，藉由利用所述第一編程脈衝的位準VB1、'R1'以及'R2'而被計算出。
當所述記憶胞利用其位準是藉由方程式1而被決定的第二編程脈衝加以編程時，所述記憶胞的臨界電壓可被增高，以具有一如同在 圖9中所示的臨界電壓分布H2。在圖9中，所述臨界電壓分布H2可被界定為一第二臨界電壓分布H2，並且所述第二臨界電壓分布H2可以對應於一藉由在圖8中的第二編程操作82所形成的臨界電壓分布。例如，對應於所述第一至第七記憶胞的'R2'及'R1'以及所述第一編程脈衝的位準VB1可被用來計算第五至第九編程脈衝，並且所述第二編程操作82可以藉由利用計算出的第五至第九編程脈衝來加以執行。
2)一種在臨界電壓分布的一寬度被縮減時設定一編程脈衝以及一驗證電壓的方法
當所述記憶胞藉由第二編程脈衝而具有所述第二臨界電壓分布H2時，一編程操作可加以執行，以縮減所述第二臨界電壓分布H2的一寬度，其可以對應於圖8中所示的第三編程操作83。所述第二臨界電壓分布H2的寬度可藉由一種利用所述ISPP設計的編程方法來加以縮減。利用所述ISPP設計的編程方法可包含藉由施加所述編程脈衝至所選的字線並且驗證所述記憶胞，以增高所述記憶胞的臨界電壓。當所述記憶胞的臨界電壓被增高時，所述編程脈衝的一位準VB3可以根據方程式2來加以設定。
參照方程式2，'W'可以是指所述第二臨界電壓分布H2的寬度(以伏特計)。在利用所述ISPP設計的編程操作中，所述編程脈衝的一位準VB3可藉由利用先前的編程脈衝的位準VR2以及所述臨界電壓分布的寬度W而被計算出。在所述記憶胞的臨界電壓藉由利用所計算出的編程脈衝 而被增高之後，所述記憶胞可被驗證。
當所述記憶胞被驗證時，一驗證電壓Vf可以根據方程式3 而被設定。
參照方程式3，所述驗證電壓Vf可以利用在第二臨界電壓 分布H2中的最高電壓R2以及所述第二臨界電壓分布H2的寬度W而被計算出。為了縮減所述第二臨界電壓分布H2的寬度W一半，具有低於一在所述第二臨界電壓分布H2的中心的值(其被使用作為一參考)的臨界電壓的記憶胞可藉由利用一後續的編程脈衝而被編程。因此，所述臨界電壓分布H3的一寬度可被縮減。
圖10是描繪根據本發明的一第二實施例的一種三位準胞模 式的圖。
參照圖10，一第一編程操作101可加以執行，使得在具有 所述抹除狀態ER的第一至第七記憶胞A1至A7中，所述第二及第三記憶胞A2及A3的臨界電壓可以同時被增高，並且所述第四及第五記憶胞A4及A5的臨界電壓可以同時被增高，並且所述第六及第七記憶胞A6及A7的臨界電壓可被增高。所述第一編程操作101是如下地被描述。
當一命令被施加至所述控制電路以在一所選的記憶體區塊 上執行一編程操作時，所述控制電路可以控制週邊電路以先在所選的記憶體區塊上執行一抹除操作。在所述抹除操作完成之後，只有具有所述抹除 狀態ER的記憶胞可以存在於所選的記憶體區塊中。在具有所述抹除狀態ER的記憶胞中，具有不同目標位準的記憶胞可被界定為所述第一記憶胞A1、第二記憶胞A2、第三記憶胞A3、第四記憶胞A4、第五記憶胞A5、第六記憶胞A6以及第七記憶胞A7。所述第一記憶胞A1可以是具有所述第一目標位準VT1的編程目標胞。所述第二記憶胞A2可以是具有高於所述第一目標位準VT1的第二目標位準VT2的編程目標胞。所述第三記憶胞A3可以是具有大於所述第二目標位準VT2的第三目標位準VT3的編程目標胞。所述第四記憶胞A4可以是具有大於所述第三目標位準VT3的第四目標位準VT4的編程目標胞。所述第五記憶胞A5可以是具有大於所述第四目標位準VT4的第五目標位準VT5的編程目標胞。所述第六記憶胞A6可以是具有大於所述第五目標位準VT5的第六目標位準VT6的編程目標胞。所述第七記憶胞A7可以是具有大於所述第六目標位準VT6的第七目標位準VT7的編程目標胞。
所述第一編程操作101可以如下地加以執行。
當一編程允許電壓被施加至耦接到所述第二及第三記憶胞 A2及A3的位元線並且一編程禁止電壓被施加至其餘的位元線時，一第一編程脈衝可被施加至一所選的字線，以增高所述第二及第三記憶胞A2及A3的臨界電壓。接著，當所述編程允許電壓被施加至耦接到所述第四及第五記憶胞A4及A5的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第一編程脈衝的位準的第二編程脈衝可被施加至所選的字線，以增高所述第四及第五記憶胞A4及A5的臨界電壓。接著，當所述編程允許電壓被施加至耦接到所述第六及第七記憶胞A6及A7的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第 二編程脈衝的位準的第三編程脈衝可被施加至所選的字線，以增高所述第六及第七記憶胞A6及A7的臨界電壓。當所述第一至第三編程脈衝被施加至所選的字線時，所述第一至第三編程脈衝的每一個可被施加至所選的字線一次，以便於縮短編程操作時間。
藉由在上述的第一編程操作101期間施加所述編程脈衝至 所選的字線三次，內含在所選的記憶體區塊中的記憶胞的臨界電壓可被分成四個臨界電壓分布，亦即，所述抹除狀態ER以及第一記憶胞A1的一臨界電壓分布、第二及第三記憶胞A2及A3的一臨界電壓分布、所述第四及第五記憶胞A4及A5的一臨界電壓分布、以及所述第六記憶體及第七記憶胞A6及A7的一臨界電壓分布。
當所述第一編程操作101完成時，一利用不同的驗證電壓的 驗證操作可以如上參考圖4至7所述地被執行在所述第一至第七記憶胞A1至A7上。當所述驗證操作完成時，一第二編程操作102可加以執行，以分開所述四個臨界電壓分布成為對應於最終的臨界電壓的數目的八個電壓分布。
所述第二編程操作102可以如下地加以執行。
當所述編程允許電壓被施加至耦接到所述第一記憶胞A1的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一第四編程脈衝可被施加至所選的字線，以增高所述第一記憶胞A1的臨界電壓而為大於所述抹除狀態ER。接著，當所述編程允許電壓被施加至耦接到所述第二及第三記憶胞A2及A3的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第四編程脈衝的位準的第五編程脈衝可被施加至所 選的字線，以增高所述第二及第三記憶胞A2及A3的臨界電壓。儘管所述第二及第三記憶胞A2及A3同時藉由所述第五編程脈衝而被編程，但是所述第三記憶胞A3的臨界電壓分布可以因為先前所執行的驗證操作而高於所述第二記憶胞A2的臨界電壓分布。接著，當所述編程允許電壓被施加至耦接到所述第四及第五記憶胞A4及A5的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第五編程脈衝的位準的第六編程脈衝可被施加至所選的字線，以增高所述第四及第五記憶胞A4及A5的臨界電壓。儘管所述第四及第五記憶胞A4及A5同時藉由所述第六編程脈衝而被編程，但是所述第五記憶胞A5的臨界電壓分布可以因為先前所執行的驗證操作而高於所述第四記憶胞A4的臨界電壓分布。接著，當所述編程允許電壓被施加至耦接到所述第六及第七記憶胞A6及A7的位元線並且所述編程禁止電壓被施加至其餘的位元線時，一具有一高於所述第六編程脈衝的位準的第七編程脈衝可被施加至所選的字線，以增高所述第六及第七記憶胞A6及A7的臨界電壓。儘管所述第六及第七記憶胞A6及A7同時藉由所述第七編程脈衝而被編程，但是所述第七記憶胞A7的臨界電壓分布可以因為先前所執行的驗證操作而高於所述第六記憶胞A6的臨界電壓分布。
如同上述的第二編程操作102，藉由施加所述編程脈衝至所 選的字線四次，內含在所選的記憶體區塊中的記憶胞的臨界電壓可被分成八個臨界電壓分布，亦即，所述抹除狀態ER的一臨界電壓分布、所述第一記憶胞A1的一臨界電壓分布、所述第二記憶胞A2的一臨界電壓分布、所述第三記憶胞A3的一臨界電壓分布、所述第四記憶胞A4的一臨界電壓分布、所述第五記憶胞A5的一臨界電壓分布、所述第六記憶胞A6的一臨界 電壓分布、以及所述第七記憶胞A7的一臨界電壓分布。
當在所述第二編程操作102終止後有八個臨界電壓分布 時，編程操作(103至105)可以藉由一種增量步階脈衝(ISPP)設計來加以執行，直到所述第一至第七記憶胞A1至A7的臨界電壓分別到達所述第一至第七目標位準VT1至VT7為止。
如上所述，由於所用的編程脈衝的數目是藉由利用所述TLC 模式來執行所述編程操作而被降低，因此編程操作時間可被縮短。此外，由於所述臨界電壓分布的寬度被縮減，因此所述編程操作的可靠度可加以改善。
圖11是描繪根據本發明的一實施例的一種利用四位準胞 (QLC)模式的編程方法的圖。
參照圖11，所述利用QLC模式的編程方法亦可藉由利用上 述利用TLC模式的編程方法來加以執行。例如，藉由執行所述第一編程操作111，在具有所述抹除狀態ER的第一至第十五記憶胞A1至A15中，所述第一至第三記憶胞A1至A3的臨界電壓可以同時被增高，並且所述第四至第六記憶胞A4至A6的臨界電壓可以同時被增高，並且所述第七至第九記憶胞A7至A9的臨界電壓可以同時被增高，並且所述第十至第十二記憶胞A10至A12的臨界電壓可以同時被增高，並且所述第十三至第十五記憶胞A13至A15的臨界電壓可以同時被增高。在每個群組中的記憶胞的臨界電壓可以藉由施加所述編程脈衝至所選的字線一次來加以執行。在圖11中所示的第一編程操作111可以參考在圖5中所示的第一編程操作51來加以執行。
當所述第一編程操作111完成時，一利用不同驗證電壓的驗 證操作可以在第一至第十五記憶胞A1至A15上加以執行。所述驗證操作可以參考在圖5中所示的第一至第三驗證操作52至54來加以執行。
所述第一至第十五記憶胞A1至A15可藉由執行第二編程操 作112而被分開成不同的臨界電壓分布。在圖11中所示的第二編程操作112可以參考在圖5中所示的第二編程操作55來加以執行。
一第三編程操作113可加以執行，使得所述第一至第十五記 憶胞A1至A15的臨界電壓分別可以到達目標位準VT1至VT15。在圖11中所示的第三編程操作113可以藉由一種ISPP設計，用和在圖5中所示的第三編程操作56實質相同的方式來加以執行。所述編程脈衝以及驗證電壓可以如上在圖9中所述地加以設定。
除了TLC或QLC之外，上述的編程方法可被應用至一種用 於比QLC更多的臨界電壓分布的編程方法。
圖12是描繪一種包含根據本發明的一實施例的一半導體裝 置的固態硬碟(SSD)的方塊圖。
參照圖12，一種硬碟裝置2000可包含一主機2100以及一 SSD 2200。所述SSD 2200可包含一SSD控制器2210、一緩衝器記憶體2220以及一半導體裝置1100。
所述SSD控制器2210可以提供一在所述主機2100以及SSD 2200之間的實體連接。換言之，所述SSD控制器2210可以響應於主機2100的一匯流排格式來執行與所述SSD 2200的介接。所述SSD控制器2210可以解碼一從所述主機2100所提供的命令。根據一解碼結果，所述SSD控制 器2210可以存取半導體裝置1100。萬用串列匯流排(USB)、小型電腦系統介面(SCSI)、週邊元件互連Express(PCI-E)、先進技術附件(ATA)、並列ATA(PATA)、串列ATA(SATA)、以及串列連接SCSI(SAS)可被納入以作為所述主機2100的匯流排格式。
所述緩衝器記憶體2220可以暫時儲存從主機2100所提供的 編程資料、或是從所述半導體裝置1100所讀取的資料。當所述主機2100作出一讀取請求，並且在所述半導體裝置1100中的資料被儲存時，所述緩衝器記憶體2220可以支援一快取功能，以直接提供所儲存的資料至所述主機2100。一般而言，藉由所述主機2100的匯流排格式(例如是SATA或SAS)的資料傳輸速度可以是高於所述SSD 2200的一記憶體通道的傳輸速度。換言之，當所述主機2100的介面速度高於所述SSD 2200的記憶體通道的傳輸速度時，由所述速度差異所引起的效能劣化可藉由提供具有一大容量的緩衝器記憶體2220而被最小化。所述緩衝器記憶體2220可被提供為同步的DRAM，以便於在所述SSD 2200中提供充分的緩衝。
所述半導體裝置1100可被提供作為所述SSD 2200的一儲存媒體。例如，所述半導體裝置1100可被提供作為如上參考圖1詳細所述的一具有大儲存容量的非易失性記憶體裝置。所述半導體裝置1100可被提供為非易失性記憶體中的一NAND型快閃記憶體。
圖13是描繪一種包含根據本發明的一實施例的一半導體裝置的記憶體系統3000的方塊圖。
參照圖13，根據一實施例的記憶體系統3000可包含一記憶體控制單元3100以及一半導體裝置1100。
由於所述半導體裝置1100可以用和在圖1中所示的半導體 裝置實質相同的方式來加以配置，因此所述半導體裝置1100的詳細說明是被省略。
所述記憶體控制單元3100可被配置以控制所述半導體裝置 1100。一SRAM 3110可被使用作為一CPU 3120的一工作記憶體。一主機介面(I/F)3130可包含一主機和所述記憶體系統3000電耦接的一種資料交換協定。在所述記憶體控制單元3100中的一錯誤校正電路(ECC)3140可以偵測及校正在從所述半導體裝置1100讀取的資料中的一錯誤。一半導體I/F 3150可以和所述半導體裝置1100介接。所述CPU 3120可以執行一用於記憶體控制單元3100的資料交換的控制操作。此外，儘管未描繪在圖13中，但是一用於儲存和一主機介接的碼資料的ROM(未顯示)可被設置在所述記憶體系統3000中。
在一實施例中，所述記憶體系統3000可被應用至一電腦、 一超級行動PC(UMPC)、一工作站、一小筆電、一PDA、一可攜式電腦、一網路平板電腦、一無線電話、一行動電話、一智慧型手機、一數位攝影機、一數位錄音機、一數位音訊播放器、一數位畫面記錄器、一數位畫面播放器、一數位錄影機、一數位視訊播放器、一在一無線環境中發送及接收資訊的裝置、以及各種構成一家庭網路的裝置中的一個。
圖14是描繪一種包含根據本發明的一實施例的一半導體裝 置的計算系統的概要方塊圖。
參照圖14，所述計算系統4000可包含電耦接至一匯流排 4300的所述半導體裝置1100、一記憶體控制器4100、一數據機4200、一微 處理器4400、以及一使用者介面4500。當所述計算系統4000是一行動裝置時，一用於供應所述計算系統4000的一操作電壓的電池4600可以額外加以設置。儘管未顯示在圖9中，所述計算系統4000可包含一應用晶片組(未顯示)、一相機影像處理器(CIS)(未顯示)、以及一行動DRAM(未顯示)、與類似者。
所述半導體裝置1100可以用和在圖1中所示的半導體裝置 1100實質相同的方式來加以配置。因此，其詳細說明將會被省略。
所述記憶體控制器4100以及半導體裝置1100可以構成一固 態硬碟/碟片(SSD)。
所述半導體裝置1100以及記憶體控制器4100可以利用各種 類型的封裝來加以安裝。例如，所述半導體裝置1100以及記憶體控制器4100可以利用例如是疊層封裝(PoP)、球格陣列(BGA)、晶片尺寸封裝(CSP)、帶引線的塑膠晶片載體(PLCC)、，塑膠雙排型封裝(PDIP)、窩伏爾組件式晶粒、晶圓形式晶粒、板上晶片(COB)、陶瓷雙排型封裝(CERDIP)、塑料公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型積體電路(SOIC)、緊縮小外型封裝(SSOP)、薄型小外型封裝(TSOP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)、晶圓級處理堆疊封裝(WSP)、與類似者的封裝來加以安裝。
根據本發明的實施例，一種半導體記憶體裝置的壽命可以藉 由縮短一編程操作時間而避免被縮短，並且一編程操作的可靠度可藉由縮減被編程的記憶胞的一臨界電壓分布寬度來加以改善。
在圖式及說明書中，已經揭露有本發明的典型範例的實施 例，並且儘管特定的術語被採用，但是它們只是以一般且描述性的意思被使用而已，而不是為了限制的目的。至於本發明的範疇，其將被闡述在以下的申請專利範圍中。因此，所述技術中具有通常技能者將會理解到在形式及細節上的各種改變可以在其中加以做成，而不脫離如同藉由以下的申請專利範圍所界定的本發明的精神與範疇。

Claims (33)

  1. 一種操作一半導體記憶體裝置的方法，所述方法包括：執行一第一編程操作，以同時增高具有不同目標位準的記憶胞的臨界電壓至低於所述不同的目標位準的子位準；藉由分別利用不同的驗證電壓以驗證所述記憶胞；執行一第二編程操作，以分開所述記憶胞的所述臨界電壓；以及執行一第三編程操作，以分別增高所述記憶胞的所述臨界電壓至所述不同的目標位準。
  2. 如申請專利範圍第1項的方法，其中所述第一編程操作的執行包括：施加一第一編程脈衝至一耦接到所述記憶胞的所選的字線一次。
  3. 如申請專利範圍第2項的方法，其中所述第一編程操作是在無驗證操作下加以執行。
  4. 如申請專利範圍第2項的方法，其中所述第一編程操作是對於所述記憶胞的所述臨界電壓來加以執行，以具有相同的分布。
  5. 如申請專利範圍第1項的方法，其中在所述記憶胞的驗證期間，所述不同的驗證電壓是被設定為高於藉由所述不同的驗證電壓的每一個加以驗證的記憶胞的臨界電壓中的一最低電壓，並且分別低於所述不同的目標位準。
  6. 如申請專利範圍第5項的方法，其中所述記憶胞是由於所述記憶胞的驗證而被驗證為失敗的。
  7. 如申請專利範圍第2項的方法，其中所述第二編程操作的執行包括：施加一第二編程脈衝至耦接到所述記憶胞的所選的字線。
  8. 如申請專利範圍第7項的方法，其中所述第二編程操作是在無驗證操作下加以執行。
  9. 如申請專利範圍第7項的方法，其中所述第二編程脈衝是被設定為一高於所述第一編程脈衝的位準。
  10. 如申請專利範圍第1項的方法，其中所述第三編程操作是藉由一種增量步階脈衝編程(ISPP)設計來加以執行。
  11. 如申請專利範圍第10項的方法，其中所述第三編程操作的執行包括：施加一第三編程脈衝至耦接到所述記憶胞的一所選的字線，以增高所述記憶胞的所述臨界電壓；以及驗證所述記憶胞。
  12. 一種操作一半導體記憶體裝置的方法，所述方法包括：執行一第一編程操作，以分別增高具有彼此不同的第一、第二及第三目標位準的第一、第二及第三記憶胞的臨界電壓至低於所述不同的目標位準的子位準；執行一第一驗證操作，以藉由利用一第一驗證電壓來驗證所述第一記憶胞；執行一第二驗證操作，以藉由利用一第二驗證電壓來驗證所述第二記憶胞；執行一第三驗證操作，以藉由利用一第三驗證電壓來驗證所述第三記憶胞；執行一第二編程操作，以分開所述第一至第三記憶胞的所述臨界電壓；以及 執行一第三編程操作，以編程所述第一、第二及第三記憶胞，其中所述第一、第二及第三記憶胞的所述臨界電壓是分別大於所述第一、第二及第三目標位準。
  13. 如申請專利範圍第12項的方法，其中所述第二目標位準是高於所述第一目標位準，並且所述第三目標位準是高於所述第二目標位準。
  14. 如申請專利範圍第12項的方法，其中所述第一編程操作的執行包括：在無執行驗證操作下，施加一第一編程脈衝至一耦接到所述第一至第三記憶胞的字線一次。
  15. 如申請專利範圍第12項的方法，其中所述彼此不同的第一至第三驗證電壓被設定為分別大於在所述第一至第三記憶胞的所述臨界電壓中的一最低電壓。
  16. 如申請專利範圍第12項的方法，其中所述第二編程操作的執行包括：選擇所述第一至第三記憶胞並且施加一第二編程脈衝至一所選的字線；以及選擇所述第二及第三記憶胞並且施加一第三編程脈衝至所選的字線。
  17. 如申請專利範圍第16項的方法，其中所述第二及第三編程脈衝的每一個是被施加至所選的字線一次。
  18. 如申請專利範圍第16項的方法，其中所述第三編程脈衝被設定為高於所述第二編程脈衝。
  19. 如申請專利範圍第16項的方法，其中所述第二編程操作的執行進一步包括：在所述第三編程脈衝至所選的字線的施加之後，選擇所述第三記憶胞 並且施加一第四編程脈衝至所選的字線。
  20. 如申請專利範圍第12項的方法，其中所述第三編程操作是藉由一增量步階脈衝編程方法，在所述第一至第三記憶胞的每一個上加以執行。
  21. 一種操作一半導體記憶體裝置的方法，所述方法包括：界定複數個記憶胞群組，每個記憶胞群組包含具有不同目標位準的記憶胞；在所述複數個記憶胞群組上執行一第一編程操作以具有不同的臨界電壓分布；藉由利用不同的驗證電壓以驗證具有所述不同的目標位準的所述記憶胞；執行一第二編程操作，以分開所述記憶胞成為不同的臨界電壓分布；以及執行一第三編程操作，以分別增高所述記憶胞的臨界電壓至所述不同的目標位準。
  22. 如申請專利範圍第21項的方法，其中所述第一編程操作的執行包括：依序地施加不同的編程脈衝至所述記憶胞群組的所選的字線。
  23. 如申請專利範圍第21項的方法，其中所述不同的驗證電壓是被設定為高於藉由所述不同的驗證電壓的每一個加以驗證的記憶胞的臨界電壓中的一最低電壓。
  24. 如申請專利範圍第21項的方法，其中所述第二編程操作的執行包括：在所述記憶胞中選擇具有相同目標位準的記憶胞；以及在無執行驗證操作下，施加一編程脈衝至耦接到所選的記憶胞的一字 線。
  25. 如申請專利範圍第21項的方法，其中所述第三編程操作是藉由利用一種增量步階脈衝編程(ISPP)設計來加以執行。
  26. 一種半導體記憶體裝置，其包括：一記憶胞陣列，其包含複數個儲存資料的記憶胞；一週邊電路，其適合用於在所述複數個記憶胞上執行編程、讀取及抹除操作；以及一控制電路，其適合用於控制所述週邊電路以執行一第一編程操作，以同時增高在所述記憶胞中的具有不同目標位準的第一記憶胞的臨界電壓至低於所述不同的目標位準的子位準；藉由分別利用不同的驗證電壓來驗證所述第一記憶胞；執行一第二編程操作，以分開的所述臨界電壓所述第一記憶胞；以及執行一第三編程操作，以增高所述記憶胞的所述臨界電壓為分別大於所述不同的目標位準。
  27. 如申請專利範圍第26項的半導體記憶體裝置，其中所述控制電路控制所述週邊電路，以對於所述第一記憶胞執行一抹除操作以具有一抹除狀態，並且藉由在無執行驗證操作下，施加一編程脈衝至耦接到所述第一記憶胞的一所選的字線一次，以執行所述第一編程操作。
  28. 如申請專利範圍第27項的半導體記憶體裝置，其中當所述第一記憶胞被驗證時，所述控制電路控制所述週邊電路以使用所述不同的驗證電壓，所述不同的驗證電壓是高於藉由所述不同的驗證電壓的每一個加以驗證的記憶胞的臨界電壓中的一最低電壓，並且分別低於所述不同的目標位準。
  29. 如申請專利範圍第26項的半導體記憶體裝置，其中所述控制電路控制所述週邊電路，以藉由施加一編程脈衝至耦接到所述第一記憶胞的一所選的字線，來執行所述第二編程操作。
  30. 如申請專利範圍第26項的半導體記憶體裝置，其中所述控制電路控制所述週邊電路，以藉由一種增量步階脈衝編程(ISPP)設計，來執行所述第三編程操作。
  31. 如申請專利範圍第26項的半導體記憶體裝置，其中所述控制電路控制所述週邊電路，以在所述第一及第二編程操作期間跳過一驗證操作，並且在所述第三編程操作期間執行所述驗證操作。
  32. 一種操作一半導體記憶體裝置的方法，所述方法包括：藉由利用一第一編程脈衝以編程具有一第一編程目標位準的第一記憶胞以及具有一不同於所述第一編程目標位準的第二編程目標位準的第二記憶胞，以具有一第一臨界電壓分布；藉由分別利用彼此不同的第一及第二驗證電壓來驗證所述第一記憶胞以及所述第二記憶胞；藉由利用一第二編程脈衝來編程所述第一記憶胞以及所述第二記憶胞，以分別具有彼此不同的第二及第三臨界電壓分布；以及編程所述第一記憶胞以及所述第二記憶胞，以分別增高其臨界電壓至所述第一及第二編程目標位準。
  33. 如申請專利範圍第32項的方法，其中所述第二編程脈衝的一位準是藉由執行一利用所述第一編程脈衝的一位準、在所述第一臨界電壓分布中的一最高臨界電壓的一位準、以及在所述第二及第三臨界電壓分布中的一 最高臨界電壓的一位準的運算來加以設定。
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