TW201535122A

TW201535122A - 用以提供對於多重記憶體技術的平台支援之設備、系統及方法

Info

Publication number: TW201535122A
Application number: TW104101503A
Authority: TW
Inventors: Brian P Moran; Konika Ganguly; Rebecca Z Loop; Xiang Li; Christopher E Cox
Original assignee: Intel Corp
Priority date: 2014-02-19
Filing date: 2015-01-16
Publication date: 2015-09-16
Also published as: JP6501086B2; TWI515570B; KR20160098444A; WO2015126559A1; CN105900039A; US20150234726A1; EP3108323B1; EP3108323A1; CN105900039B; EP3108323A4; JP2017512326A

Abstract

本發明係關於用以在一處理器裝置與一記憶體裝置之間經由一印刷電路板(PCB)交換通信之技術及機制。在一實施例中，該處理器裝置係基於該記憶體裝置之一記憶體類型組配至多個介面模式之一介面模式，該等介面模式各自對應於多個記憶體標準之一不同各別記憶體標準。一電壓調節器(VR)基於該記憶體類型程式化至一VR模式，以經由該PCB上之一硬體介面將一或多個電壓提供至該記憶體裝置。在另一實施例中，安置於該PCB中或上之一互連的x個信號線在該處理器裝置與該記憶體裝置之間各自彼此耦接。值x為等於多組信號之一超集合之信號的一總數的一整數，該等信號係各自藉由該多個記憶體標準之一不同各別記憶體標準指定。

Description

用以提供對於多重記憶體技術的平台支援之設備、系統及方法

發明領域

本文所論述之實施例以各種方式係關於電腦平台設計。更特定言之，某些實施例包括(但不限於)平台以適應多重不同記憶體技術中之任一者。

發明背景

對記憶體系統之改良已採用且繼續採用許多形式，包括較快之動態隨機存取記憶體(DRAM)、較高雙資料速率(DDR)匯流排頻率、較大容量雙排記憶體模組(DIMM)、每通道更多DIMM及其他增加之性能。藉由聯合電子裝置工程技術委員會(JEDEC)固態技術協會所定義之DDR標準係以各種方式實施記憶體功能性且藉由不同各別記憶體介面硬體進行此的記憶體技術之一些實例。

歸因於關於對於舊版記憶體系統之支援的產業要求，隨著接連代之記憶體裝置技術發展，在市場中存在增加種類的記憶體介面硬體。迄今為止，平台開發者已依賴於不同印刷電路板之設計來支援不同記憶體技術各自至相應平台類型中的整合。

記憶體裝置測試及平台總成為藉由多種先前、當前及待測試及/或出售之即將到來的記憶體技術影響之產業的兩個領域。在此等領域中所面對之一共同問題為給定印刷電路板設計支援僅一相應記憶體技術的受限適用性。

依據本發明之一實施例，係特地提出一種裝置，其包含：一第一硬體(HW)介面，用以將一印刷電路板(PCB)耦接至記憶體裝置中之任一者，該等記憶體裝置各自對應於多組信號之一不同各別組信號；一第二HW介面，用以將該PCB耦接至一處理器裝置，其中該處理器裝置偵測一記憶體裝置至該第一HW介面之連接性，且基於該記憶體裝置之一記憶體類型組配多個介面模式之一第一介面模式，該等介面模式各自對應於該等多組信號之一不同各別組；一電壓調節器(VR)，其耦接至該第一HW介面，該VR待基於該記憶體類型被程式化至多個VR模式之一第一VR模式，且基於該第一VR模式將一或多個電壓提供至該第一介面，該等VR模式各自對應於該等記憶體裝置之一不同各別記憶體裝置；及一互連，其安置於該PCB中或上，其包括x個信號線，該等信號線各自將該第一HW介面之一各別輸入/輸出(I/O)接點耦接至該第二HW介面之一各別I/O接點，其中x為等於該多組信號之一超集合(superset)之信號的一總數的一整數。

100、200、1000‧‧‧系統

102、202‧‧‧印刷電路板(PCB)

104、106、204、206‧‧‧硬體(HW)介面

108、208‧‧‧互連

110‧‧‧存在偵測器PD

112‧‧‧可程式化電壓調節器(VR)

114‧‧‧信號

118‧‧‧電壓

120、220‧‧‧處理器裝置

122‧‧‧信號MUX電路系統

130‧‧‧DDR3模組

132‧‧‧DDR4模組

134‧‧‧LPDDR3模組

136‧‧‧LPDDR4模組

210‧‧‧偵測器

212‧‧‧電壓調節器

222、1162‧‧‧記憶體裝置

300、400‧‧‧方法

310、320、330、340、402、404、406、408、410、412、414、416、418‧‧‧步驟

500、510、520、600、610、620、630、640、700a、700b、700c、800、810、820、830、900、910、920‧‧‧表格

1010‧‧‧匯流排/匯流排系統

1020、1110‧‧‧處理器

1030、1160‧‧‧記憶體子系統

1032‧‧‧記憶體裝置/記憶體

1034、1164‧‧‧記憶體控制器

1036‧‧‧作業系統(OS)

1038‧‧‧指令

1040‧‧‧輸入/輸出(I/O)介面

1050‧‧‧網路介面

1060‧‧‧內部大容量儲存裝置/儲存器

1062‧‧‧程式碼或指令及資料

1070‧‧‧周邊介面

1100‧‧‧裝置

1120‧‧‧音訊子系統

1130‧‧‧顯示子系統

1132‧‧‧顯示介面

1140‧‧‧I/O控制器

1150‧‧‧電力管理

1170‧‧‧連接性

1172‧‧‧蜂巢式連接性

1174‧‧‧無線連接性

1180‧‧‧周邊連接

1182‧‧‧「至」

1184‧‧‧「自」

本發明之各種實施例係藉由實例且並非藉由限制在隨附圖式之諸圖中說明，且其中：圖1為說明根據實施例的支援多重記憶體技術中之任一者的系統之元件的高階方塊圖。

圖2說明根據實施例的支援多重記憶體技術中之任一者的系統之元件。

圖3為說明根據實施例的存取記憶體裝置之方法之元素的流程圖。

圖4為說明根據實施例的組配平台以適應記憶體技術之方法之元素的流程圖。

圖5為根據各別實施例的各自描述藉由平台所支援之相應記憶體技術之信號的一組表格。

圖6為根據實施例的以各種方式列出各自藉由各別記憶體技術指定之信號類型及電壓的一組表格，該記憶體技術係藉由平台支援。

圖7A至圖7C為根據實施例的各自描述信號跨越平台之不同介面模式之映射的一組表格。

圖8A至圖8D為根據相應實施例的各自說明用於適應各別記憶體技術之腳位之元素的一組表格。

圖9A至圖9C為根據相應實施例的各自說明用於適應各別記憶體技術之腳位之元素的一組表格。

圖10為說明根據實施例的支援多重記憶體技術中之任一者的電腦系統之元件的高階方塊圖。

圖11為說明根據實施例的支援多重記憶體技術中之任一者的行動裝置之元件的高階方塊圖。

較佳實施例之詳細說明

本文所論述之實施例以各種方式提供用於平台藉由基於多重不同記憶體技術中之任一者的記憶體裝置支援操作之技術及/或機制。在實施例中，諸如主機板之印刷電路板(PCB)中及/或上安置有電路系統，以經由安置於PCB中或上之硬體介面交換指示PCB至記憶體裝置之連接性的一或多個信號。此電路系統可經組配以交換識別記憶體裝置之記憶體類型的一或多個信號。在一些實施例中，電壓調節器(VR)耦接至PCB，其中VR之多個可程式化模式各自對應於多重記憶體技術之不同各別記憶體技術。基於記憶體裝置之記憶體類型(例如，記憶體裝置所基於之特定記憶體技術)，VR之模式可經程式化以將藉由相應記憶體技術所指定的一或多個電壓提供至硬體介面。記憶體裝置可經由安置於PCB中或上之另一硬體介面與耦接至PCB之處理器裝置交換信號。互連可包括經組配以能夠適應處理器裝置之多個介面模式中之任一者的信號線，例如，其中該多個介面模式各自對應於多重記憶體技術之不同各別記憶體技術。

如本文所使用，「硬體介面」指代一裝置可藉以耦接至另一裝置之一組輸入及/或輸出(I/O)接點，諸如接腳、襯墊、球或其他導電結構。舉例而言，硬體介面可安置於PCB上以允許經封裝積體電路(IC)裝置、記憶體模組及/或其他裝置至PCB之耦接。硬體介面可包括(例如)能夠接收可插拔記憶體模組之機械連接器。或者，硬體介面可包括可用以焊接至裝置之球狀柵格陣列(BGA)的襯墊之陣列。經由硬體介面耦接至PCB之裝置可包含包括一或多個處理器核心的處理器(例如，中央處理單元)。或者，此裝置可包含包括一或多個經封裝記憶體裝置之DIMM或其他記憶體模組。

某些說明性實施例在本文中關於諸如雙資料速率(DDR)標準之各種記憶體標準來論述。此等標準之實例包括(但不限於)藉由JEDEC固態技術協會在2007年6月公開之DDR3同步動態隨機存取記憶體(SDRAM)標準JESD79-3、藉由JEDEC固態技術協會在2010年7月26日公開之DDR3L SDRAM標準JESD79-3-1及藉由JEDEC固態技術協會在2012年9月25日公開的DDR4 SDRAM標準JESD79-4。其他實例包括藉由JEDEC固態技術協會在2012年5月17日公開之LPDDR3 JESD209-3 LPDDR3低功率記憶體裝置標準、藉由JEDEC固態技術協會在2014年8月公開之LPDDR4低功率記憶體裝置標準JESD209-4及藉由JEDEC固態技術協會在2013年12月公開的圖形雙倍資料速率(GDDR5)同步圖形隨機存取記憶體(SGRAM)標準JESD212B.01。然而，此論述可延伸以另外或或者適用於多種DDR及/或其他記憶體標準中之任一者。除非另外指示，否則「記憶體技術」及「記憶體類型」在本文中以各種方式用以指代包括於記憶體裝置中或以其他方式藉由記憶體裝置使用之特定組信號及/或一或多個電壓。舉例而言，此組信號及一或多個電壓可基於特定記憶體標準之要求(例如，藉由特定記憶體標準之要求指定或以其他方式與該等要求相容)。

本文所論述之某些實施例以各種方式係關於支援可組配以支援多個不同模式之處理器裝置之操作的平台，該等模式各自對應於不同各別記憶體技術。此等模式可各自包括經組配以用於處理器裝置之不同各別腳位。除非另外指示，否則「介面模式」在本文中指代裝置(例如，處理器裝置)之模式，該模式提供該裝置之特定腳位。裝置之一介面模式可與裝置之各自提供裝置之不同各別腳位的一或多個其他介面模式區分。在不同時間，處理器裝置可在多個介面模式之不同介面模式中操作，例如，在處理器保持經由同一硬體介面耦接至PCB的同時。裝置至介面模式之轉變(例如，包括在不同介面模式之間的轉變)在本文中被稱為多工(或MUX)至介面模式。

圖1說明藉由多個記憶體裝置中之任一者促進處理器之操作的根據實施例之系統100的元件，該等記憶體裝置各自對應於不同各別組信號，例如，該等組信號各自基於不同各別記憶體標準。本文所述之技術可實施於一或多個電子裝置中。可利用本文所述之技術的電子裝置之非限制性實例包括任何種類之行動裝置及/或靜止裝置，諸如相機、行動電話、電腦終端機、桌上型電腦、電子閱讀器、傳真機、查詢一體機、迷你筆記型電腦、筆記型電腦、網際網路裝置、支付終端機、個人數位助理、媒體播放器及/或記錄器、伺服器(例如，刀鋒伺服器、機架安裝伺服器、其組合，等)、機上盒、智慧型電話、平板個人電腦、超行動個人電腦、有線電話、其組合，及其類似者。此等裝置可為攜帶型的或靜止的。在一些實施例中，本文所述之技術可用於桌上型電腦、膝上型電腦、智慧型電話、平板電腦、迷你筆記型電腦、筆記型電腦、個人數位助理、伺服器、其組合，及其類似者中。更一般而言，本文所述之技術可用於處理器裝置及記憶體裝置中之一者或兩者可耦接及/或安裝至的任何電子裝置中。

在實施例中，系統100包括印刷電路板(PCB)102及以各種方式安置於其中或其上之組件，其中此等組件促進在各自耦接至PCB 102之處理器裝置120與記憶體裝置之間的通信。此等組件被表示為包括說明性硬體(HW)介面104、HW介面106、互連108、存在偵測器PD 110及可程式化電壓調節器(VR)112。然而，系統100可包括多種額外或替代性組件中之任一者以提供諸如本文所述之功能性的功能性。系統100被展示為包括經由HW介面104耦接至處理器裝置120之PCB 102，其中PCB 102可用以經由HW介面106進一步耦接至多個不同記憶體裝置中的任一者。然而，系統100之一些實施例僅包括PCB 102及安置於其中及/或其上之組件，亦即，其中實施例可用以耦接至處理器裝置120但並不包括處理器裝置120。不同記憶體裝置之實例包括各自基於(例如，符合或至少在一或多個方面相容)不同各別記憶體標準之要求的記憶體模組，諸如說明性DDR3模組130、DDR4模組132、LPDDR3模組134及LPDDR4模組136。然而，根據不同實施例，系統100可支援較少、更多及/或不同的記憶體技術。

處理器裝置可包括一或多個處理器核心，及在實施例中，記憶體控制器邏輯以代表此一或多個處理器核心存取記憶體裝置。處理器裝置120為腳位可組配裝置之一實例，例如，其中處理器裝置120包括信號MUX電路系統122以在至HW介面104之連接處提供多個不同可能腳位中的任一者。如本文所使用，「腳位」指代I/O接點(例如，接腳、襯墊、球或其類似者)各自至介面之各別信號或電壓的映射。信號MUX電路系統122可在不同時間組配至各自對應於不同各別記憶體技術之不同介面模式中的任一者，其中介面模式提供各別腳位以適應相應記憶體技術。信號MUX電路系統122中之一些或全部可自習知機制調適以提供可組配腳位。此等習知機制之特定細節(其並不限制某些實施例)並未在本文中詳述以避免混淆此等實施例之特徵。

迄今為止，平台設計者已對於給定腳位可組配處理器裝置依賴於一PCB設計(或一類別之PCB設計)以藉由一記憶體技術操作，且對於彼腳位可組配處理器裝置依賴於不同PCB設計(或類別之PCB設計)以藉由不同記憶體技術之記憶體裝置操作。某些實施例為如下實現之結果：PCB設計可經調適以建置於腳位可組配處理器裝置之性能上，從而允許裝置藉由多重不同可能記憶體技術中之任一者作為一共同平台之部分的操作。

在實施例中，印刷電路板102應充當用於平台之主機板，例如，其中系統100為平台或平台之組件。硬體介面104、106可各自包括各別複數個I/O接點，例如，其中互連108包括各自將HW介面104之各別I/O接點耦接至HW介面106之各別I/O接點的信號線。藉由說明且非限制，互連108之此等信號線可以各種方式支援資料信號、位址信號、時脈信號、晶粒上終端信號、時脈啟用信號、晶片選擇信號及/或各自藉由各別記憶體標準以各種方式定義的各種其他信號中之任一者的通信。

處理器裝置120可包含經封裝裝置，該經封裝裝置包括一或多個處理器核心以作為用於系統100之中央處理單元(CPU)或其他處理器操作，例如，包括執行主機作業系統(OS)、基本輸入/輸出系統(BIOS)及/或一或多個其他軟體處理程序的處理器裝置120。儘管某些實施例在此方面並非受限的，但處理器裝置120可包括或以其他方式存取狀態機邏輯(例如，包含硬體、韌體及/或執行軟體)以識別耦接至HW介面106之記憶體裝置的特定記憶體技術類型。在一些實施例中，系統100將耦接至但可能不包括處理器裝置120及記憶體裝置中之任一者或兩者以耦接至HW介面106。

系統100可包括安置於PCB 102中或上之存在偵測器電路系統PD 110，其中PD 110之電路系統將偵測記憶體裝置至HW介面106的連接性。此記憶體裝置可包括記憶體模組(例如，DIMM)，該記憶體模組基於特定記憶體標準包含一或多個經封裝記憶體裝置。儘管某些實施例在此方面並非受限的，但此連接性之偵測可包括執行自習知存在偵測技術所調適之一或多個操作的PD 110，該等技術諸如基於串列存在偵測(SPD)標準之彼等技術。此標準之一實例為用於2014年2月公開之JEDEC固態技術協會之DDR3 SDRAM Modules(Release 6),SPD4_01_02_11：SPD Annex K的SPD標準。此等習知存在偵測技術之細節並未在本文中詳述，且並不限制某些實施例。

PD 110可產生信號114，信號114指示記憶體裝置經由HW介面106至PCB 102之所偵測連接性。信號114可指定記憶體裝置之特定記憶體類型，或者可僅一般地指定信號連接性。信號114可使得系統100之一或多個其他組件基於記憶體裝置之多個可能記憶體類型的特定記憶體類型判定及/或操作。

舉例而言，安置於PCB 102中或上之可程式化電壓調節器(VR)112可為可程式化的，以將各自對應於不同各別記憶體技術之多組一或多個信號中的任一者提供至HW介面106。基於信號114，可程式化VR 112可經程式化以提供如藉由說明性的一或多個電壓118所表示的特定組之一或多個電壓，該一或多個電壓對應於耦接至HW介面106之記憶體裝置的記憶體類型(在此狀況下，記憶體技術)。該一或多個電壓118可藉由VR 112以各種方式直接或間接地各自提供至硬體介面106之各別I/O接點，例如，其中此等I/O接點待(例如)與耦接至互連108之HW介面106的I/O接點區分。在另一實施例中，該一或多個電壓118可藉由VR 112經由處理器120及互連108及/或系統100之一或多個其他中間組件提供至HW介面106。一或多個電壓118可包括(但不限於)參考(例如，接地)電壓、供應(例如，VDD)電壓及/或各種其他電壓中之任一者。

信號114被展示為直接提供至可程式化VR 112。然而，在替代實施例中，信號114可另外或或者提供至100之其他邏輯，該邏輯識別耦接至HW介面106之記憶體裝置的記憶體技術。舉例而言，信號114可替代地傳達至處理器裝置120之狀態機邏輯，其中回應於信號114，此狀態機邏輯可識別記憶體裝置之記憶體類型。又，此狀態機邏輯可傳達記憶體類型，以促進信號MUX電路系統122之相應介面模式的組配及/或促進可程式化VR 112之程式化。

現參看圖2，根據一說明性實施例之系統200的總成視圖得以展示。舉例而言，系統200可包括系統100之特徵中的一些或全部。在實施例中，系統200包括PCB 202及以各種方式安置於其中或其上之組件，以促進在各自耦接至PCB 202之處理器裝置220與記憶體裝置22之間的通信。此等組件被表示為包括說明性HW介面204、206，互連208、偵測器210及VR 212。

在圖2中，PCB 202被展示為準備好經由HW介面204耦接至處理器裝置220，且進一步準備好經由HW介面206耦接至記憶體裝置222。系統200之一些實施例僅包括PCB 202及安置於其中及/或其上之組件，亦即，其中實施例可用以耦接至但並不包括處理器裝置220或記憶體裝置222。

在系統200之說明性實施例中，HW介面204為待以各種方式各自焊接至處理器裝置220之球狀柵格陣列之相應球的I/O襯墊之陣列。對比而言，HW介面206可為包括I/O接點以插入或以其他方式與記憶體裝置222之各別I/O接點連接的機械連接器。藉由說明且非限制，HW介面206可包含記憶體模組連接器，諸如與小輪廓DIMM(SO-DIMM)連接器或各種其他習知記憶體模組連接器類型中之任一者相容的記憶體模組連接器。HW介面206可促進使用者在記憶體裝置222與至少一替代性記憶體裝置之間切換或以其他方式選擇，例如，其中該兩個記憶體裝置係基於不同記憶體標準。

PCB 202可促進藉由處理器裝置220及記憶體裝置222以及在另一時間可經由HW介面206耦接至PCB 202之替代性記憶體裝置(未圖示)的通信。互連208可包括複數根信號線，該複數根信號線各自將HW介面204之I/O接點耦接至HW介面206的各別I/O接點。此複數根信號線之總數可對應於各自藉由各別記憶體標準以各種方式定義之多組信號線的超集合。藉由說明且非限制，該多組信號線可包括第一集合及第二集合，該第一集合包括藉由第一記憶體標準所定義之信號，該第二集合包括藉由第二記憶體標準所定義的信號。在此實施例中，互連208之該複數根信號線可至少部分地歸因於該複數根信號線之總數大於第一集合之總數且小於第一集合及第二集合之信號的總數而對應於超集合。

如本文所論述，偵測器210可偵測記憶體裝置222至HW介面206之連接性且經由PCB 202交換指示此連接性之信號。此連接性之指示可直接或間接地傳達至一或多個組件，例如，包括待判定記憶體裝置222之記憶體類型及/或基於此記憶體類型組配的HW介面204及/或VR 212。舉例而言，處理器裝置220可判定記憶體類型且組配處理器裝置220之多個可能介面模式的特定介面模式，以用於信號經由與該記憶體類型相容之HW介面204的交換。處理器裝置220之多個可能介面模式可各自對應於不同各別記憶體技術，其中每一介面模式將提供不同各別腳位以適應相應記憶體技術。或者或另外，VR 212可組配VR 212之多個可能VR模式的特定VR模式，以用於一或多個電壓經由HW介面204至記憶體裝置222之提供。該多個可能VR模式可各自對應於不同各別記憶體裝置類型，其中每一VR模式將提供藉由相應記憶體技術所指定之各別一或多個電壓。

圖3說明根據實施例的用於在處理器與記憶體裝置之間交換通信之方法300的元素。舉例而言，方法300可藉由包括系統100之特徵中之一些或全部的平台、系統或其他硬體執行。在實施例中，方法300包括，在310處，偵測記憶體裝置至安置於印刷電路板中或上之第一硬體介面的連接性。在310處之偵測可藉由安置於PCB中或上之偵測器邏輯執行，其中該偵測器邏輯產生指示連接性之信號且將該信號發送至處理器裝置。舉例而言，此偵測器邏輯可符合或以其他方式基於串列存在偵測標準。

回應於在310處之偵測，方法300可包括，在320處，識別記憶體裝置之記憶體類型。在320處之識別可包括識別記憶體裝置所基於之記憶體標準及/或識別包括於記憶體裝置中或以其他方式對應於記憶體裝置的一組信號(例如，腳位)。基於記憶體類型，處理器裝置可組配處理器裝置之多個介面模式之第一介面模式。舉例而言，處理器可經由安置於PCB中或上之第二硬體介面耦接至PCB。包括於處理器裝置中或對處理器裝置可以其他方式存取之狀態機邏輯可基於與PCB上之偵測器邏輯及/或與記憶體裝置自身之一或多個交換自多個可能的記憶體類型當中識別記憶體裝置之記憶體類型。此狀態機邏輯可包含(例如)處理器裝置之狀態機電路系統或藉由處理器裝置所執行的基本輸入/輸出系統(BIOS)處理程序。處理器裝置之多個介面模式可各自對應於多組信號之不同各別組。此等組信號可包括各自藉由不同各別記憶體標準指定之一或多個組。

方法300可進一步包含，在330處，基於所識別之記憶體類型將一或多個電壓提供至第一介面。舉例而言，VR可產生或接收記憶體類型之指示，且作為回應，程式化VR之多個VR模式之第一電壓調節器(VR)模式。該多個VR模式可各自對應於多個記憶體裝置類型之不同各別記憶體裝置類型。該多個記憶體類型可各自對應於各別記憶體標準，例如，其中一或多個VR模式各自提供藉由相應記憶體標準所指定之各別一或多個電壓。VR可基於經程式化之第一VR模式在330處提供該一或多個電壓。

在記憶體裝置基於該一或多個電壓之操作期間，方法300可在340處在記憶體裝置與處理器裝置之間交換信號。舉例而言，此等信號可經由安置於PCB中或上之互連的x根信號線交換，其中x為等於多組信號之超集合之信號的總數的整數，該等組信號各自對應於多個記憶體類型之不同各別記憶體類型。

圖4說明根據實施例的用於識別記憶體裝置之記憶體類型的方法400之元素。方法400可藉由系統100或200之組件執行以判定待組配以用於與記憶體裝置通信之腳位。舉例而言，方法400可藉由處理器裝置120或處理器裝置200之BIOS處理程序執行。

在402處，方法400可開始操作以對諸如系統100、200中之一者的系統加電。在此等加電操作期間或之後，PCB之一或多個主軌可經加電，(例如)對經由安置於PCB中或上之HW介面偵測記憶體裝置之連接性的偵測器邏輯供電。藉由說明且非限制，在406處，PCB上之串列存在偵測(SPD)邏輯可藉由狀態機邏輯輪詢以判定耦接至HW介面之任何記憶體裝置的記憶體類型。在406處之輪詢指示記憶體裝置之存在經偵測之後，方法400可在408處判定耦接至PCB之處理器是否支援記憶體裝置的記憶體類型。

在記憶體類型並不受支援之情況下，方法400可包括正產生之錯誤訊息，諸如在410處所發佈之說明性BIOS加電自測試(POST)碼及在412處的系統開機失敗。然而，在408處判定所判定記憶體類型經支援之情況下，方法400可在414處程式化電壓調節器軌以提供藉由對應於記憶體類型之記憶體標準所指定的各別電壓位準。電壓位準可經由PCB及HW介面以各種方式自電壓調節器提供至記憶體裝置以用於記憶體裝置之操作。

某些實施例不限於駐留於PCB上以偵測記憶體裝置之連接性的串列存在偵測邏輯。舉例而言，一些實施例可提供藉由處理器裝置執行之BIOS處理程序，以提供存在偵測功能性。在此實施例中，方法400可包括一或多個額外操作(未圖示)以判定哪一存在偵測機制可用於使用。處理器裝置可執行此等操作以判定PCB上之SPD邏輯是否係可存取的或(例如)BIOS之虛擬SPD處理程序是否將替代地使用。此判定可在406處輪詢之前執行以判定此輪詢之目標。

現參看圖5，各自列出及描述藉由相應記憶體標準所識別之至少一些信號的各種表格得以展示。更特定言之，表格500描述待藉由基於DDR4標準之記憶體裝置交換的信號，表格510描述待藉由基於LPDDR3標準之記憶體裝置交換的信號，且表格520描述待藉由基於LPDDR4標準之記憶體裝置交換的信號。此等記憶體標準及其信號之特定細節並未在本文中描述以避免混淆某些實施例的特徵。

如本文更詳細地描述，諸如互連108、208中之一者的互連可包括至少某複數根信號線以在安置於PCB上之硬體介面之間交換信號。該複數根信號線可充當超集合，該超集合可適應各自藉由不同各別記憶體標準指定之多組信號中的任一者。表格500、510、520表示此等不同記憶體標準及其各別信號之一實例。然而，互連可支援較少、額外及/或其他記憶體標準。另外或或者，超集合可支援藉由一些或所有此等記憶體標準所指定之較少、額外及/或其他信號。

現參看圖6，各自描述藉由相應記憶體技術所定義之各別組信號的各種表格得以展示。更特定言之，表格600描述藉由DDR4標準所識別之一組信號，表格610描述藉由LPDDR3標準所識別之一組信號，且表格620描述藉由LPDDR4標準所識別的一組信號。表格610、620、630係藉由信號類型(例如，資料(DQ)、資料遮罩(DM*)、差分資料選通(DQS)等)以各種方式組織，且列出藉由相應記憶體標準所識別之信號類型的數個信號。如關於圖5所提及，DDR4標準、LPDDR3標準及LPDDR4標準為根據實施例所調節之不同記憶體標準的僅一實例。其他實施例可適應較少、較多及/或其他記憶體標準。

表格630說明藉由表格600、610、620所表示之信號的超集合，其中該超集合可藉由諸如互連108、208中之一者的互連之信號線根據實施例調節。表格600、610、620、630之逐列配置說明超集合藉由信號類型之分解，例如，其中對於給定信號類型，識別彼信號類型之最大數目個信號的記憶體標準判定超集合中支援該信號類型之信號線的數目。

表格640說明可藉由諸如可程式化VR 112及VR 212中之一者的電壓調節器根據實施例支援之電壓的表格。表格640列出藉由DDR4標準、LPDDR3標準及LPDDR4標準以各種方式指定之電壓，及此等電壓之超集合。根據實施例之VR可為可程式化的，以經由PCB上之HW介面將表格640中所指定之電壓之超集合中的任一者提供至記憶體裝置。

現參看圖7A至7C，表格700a、700b、700c以各種方式列出待在CPU與各自基於不同各別記憶體標準之多個記憶體裝置中之任一者之間交換的信號之映射。此CPU可包括腳位可組配介面電路系統或藉由腳位可組配介面電路系統而操作，該腳位可組配介面電路系統可實施各自對應於此等記憶體標準之各別記憶體標準的多個不同介面模式中之任一者。表格700a、700b、700c各自提供CPU能夠交換之信號的各別逐行清單。對於不同記憶體標準之記憶體裝置，在此實例中，DDR3、DDR4、LPDDR3(包括其兩個不同組配)及LPDDR4表格700a、700b、700c以各種方式將CPU側信號識別符各自映射至所示之記憶體標準的各別信號識別符。在表格700c中，「NC」代表「未連接」。應瞭解，特定CPU側信號識別符可取決於CPU之特定輸入模式在不同時間與CPU的不同I/O接點相關聯。

現參看圖8A至8D，表格810、820、830、840各自列出相應記憶體裝置之各別腳位，以根據實施例經由PCB與腳位可組配處理器裝置通信。更特定言之，表格800列出DDR3L裝置之腳位以耦接至PCB上之260接腳連接器，且表格810列出DDR4裝置之腳位以耦接至此260接腳連接器。表格820列出LPDDR3裝置之腳位以耦接至此260接腳連接器，且表格830列出LPDDR4裝置之腳位以耦接至此260接腳連接器。

某些實施例以各種方式識別耦接至PCB之記憶體裝置的記憶體類型，例如，包括識別表格800、810、820、830中以各種方式表示之腳位的特定腳位。作為回應，處理器裝置之介面模式可經組配，且電壓調節器之VR模式可經程式化以適應藉由相應記憶體標準所指定之腳位及電壓位準兩者。

現參看圖9A至9C，表格900、910、920各自列出相應記憶體裝置之各別腳位，以根據另一實施例經由PCB與腳位可組配處理器裝置通信。更特定言之，表格900列出DDR4記憶體裝置之腳位以耦接至PCB上之242接腳連接器，表格910列出LPDDR3記憶體裝置之腳位以耦接至此242接腳連接器，且表格920列出LPDDR4記憶體裝置之腳位以耦接至此242接腳連接器。某些實施例以各種方式將表格900、910、920中以各種方式表示之腳位之特定腳位識別為對應於耦接至PCB的記憶體裝置。作為回應，處理器裝置之介面模式可經組配，且電壓調節器之VR模式可經程式化，以適應藉由相應記憶體標準所指定之腳位及電壓位準兩者。

圖10為對記憶體裝置之存取可得以實施的計算系統之實施例的方塊圖。系統1000表示根據本文所述之任何實施例的計算裝置，且可為膝上型電腦、桌上型電腦、伺服器、遊戲或娛樂控制系統、掃描儀、影印機、印表機，或其他電子裝置。系統1000可包括處理器1020，處理器1020提供處理、操作管理及用於系統1000之指令的執行。處理器1020可包括任何類型之微處理器、中央處理單元(CPU)、處理核心或其他處理硬體以提供用於系統1000之處理。處理器1020控制系統1000之整體操作，且可為或包括一或多個可程式化通用或專用微處理器、數位信號處理器(DSP)、可程式化控制器、特殊應用積體電路(ASIC)、可程式化邏輯裝置(PLD)，或其類似者，或此等裝置之組合。

記憶體子系統1030表示系統1000之主記憶體，且對於待藉由處理器1020執行之程式碼或待在執行常式時使用之資料值提供暫時儲存。記憶體子系統1030可包括一或多個記憶體裝置，諸如唯讀記憶體(ROM)、快閃記憶體、一或多個種類之隨機存取記憶體(RAM)，或其他記憶體裝置，或此等裝置之組合。記憶體子系統1030儲存及代管作業系統(OS)1036，以對於系統1000中之指令的執行提供軟體平台。另外，其他指令1038自記憶體子系統1030儲存及執行，以提供邏輯及系統1000之處理。OS 1036及指令1038係藉由處理器1020執行。

記憶體子系統1030可包括記憶體裝置1032，其中記憶體裝置1032儲存資料、指令、程式或其他項目。在一實施例中，記憶體子系統包括記憶體控制器1034，記憶體控制器1034(例如)代表處理器1020存取記憶體1032。記憶體控制器1034可併入至包括處理器1020之經封裝裝置中，例如，其中處理器1020經由PCB(未圖示)存取記憶體1032，該PCB中或上安置有提供諸如本文所論述之功能性的功能性之組件。

處理器1020及記憶體子系統1030可耦接至匯流排/匯流排系統1010。匯流排1010為表示任何一或多個單獨的實體匯流排、通信線/介面及/或點對點連接之抽象概念，實體匯流排、通信線/介面及/或點對點連接係藉由適當的橋接器、配接器及/或控制器連接。因此，匯流排1010可包括(例如)系統匯流排、周邊組件互連(PCI)匯流排、超傳輸或工業標準架構(ISA)匯流排、小型電腦系統介面(SCSI)匯流排、通用串列匯流排(USB)或電氣電子工程師學會(IEEE)標準1394匯流排(通常被稱為「火線」)中的一或多者。匯流排1010之匯流排亦可對應於網路介面1050中之介面。

系統1000亦可包括耦接至匯流排1010之一或多個輸入/輸出(I/O)介面1040、網路介面1050、一或多個內部大容量儲存裝置1060及周邊介面1070。I/O介面1040可包括使用者藉以與系統1000相互作用之一或多個介面組件(例如，視訊、音訊，及/或文數字介接)。網路介面1050向系統1000提供經一或多個網路與遠端裝置(例如，伺服器、其他計算裝置)通信之能力。網路介面1050可包括乙太網路配接器、無線互連組件、USB(通用串列匯流排)，或基於其他有線或無線標準或其他有線或無線標準專屬介面。

儲存器1060可為或包括用於以非依電性方式儲存大量資料之任何習知媒體，諸如一或多個磁性、固態或基於光學之磁碟，或組合。儲存器1060以持久性狀態保留程式碼或指令及資料1062(亦即，值不管對系統1000之電力的中斷而保持)。儲存器1060可一般被視為「記憶體」，但記憶體1030為執行或操作記憶體以將指令提供至處理器1020。儘管儲存器1060係非依電性的，但記憶體1030可包括依電性記憶體(亦即，資料之值或狀態在電力對系統1000中斷之情況下係不確定的)。

周邊介面1070可包括上文未特定提及之任何硬體介面。周邊裝置一般指代相依性地連接至系統1000之裝置。相依性連接為系統1000提供操作所執行於之軟體及/或硬體平台且使用者藉以互動的連接。

圖11為對記憶體裝置之存取可得以實施的行動裝置之實施例的方塊圖。裝置1100表示行動計算裝置，諸如計算平板電腦、行動電話或智慧型電話、無線啟用型電子閱讀器，或其他行動裝置。應理解，組件中之某些得以大體展示，且並非此裝置之所有組件展示於裝置1100中。裝置1100可包括處理器1110，處理器1110執行裝置1100之主要處理操作。處理器1110可包括一或多個實體裝置，諸如微處理器、應用程式處理器、微控制器、可程式化邏輯裝置，或其他處理構件。藉由處理器1110所執行之處理操作包括應用程式及/或裝置功能所執行於之操作平台或作業系統的執行。處理操作包括與與人類使用者或與其他裝置之I/O(輸入/輸出)相關的操作、與功率管理相關之操作，及/或與將裝置1100連接至另一裝置相關的操作。處理操作亦可包括與音訊I/O及/或顯示I/O相關之操作。

在一實施例中，裝置1100包括音訊子系統1120，音訊子系統1120表示與將音訊功能提供至計算裝置相關聯之硬體(例如，音訊硬體及音訊電路)及軟體(例如，驅動程式、編解碼器)組件。音訊功能可包括揚聲器及/或頭戴式耳機輸出，以及麥克風輸入。用於此等功能之裝置可整合至裝置1100中，或連接至裝置1100。在一實施例中，使用者藉由提供藉由處理器1110所接收及處理之音訊命令而與裝置1100互動。

顯示子系統1130表示對於使用者提供視覺及/或觸覺顯示以與計算裝置互動之硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件。顯示子系統1130可包括顯示介面1132，顯示介面1132可包括用以將顯示提供至使用者之特定螢幕或硬體裝置。在一實施例中，顯示介面1132包括與處理器1110分離以執行與顯示相關之至少一些處理的邏輯。在一實施例中，顯示子系統1130包括將輸出及輸入兩者提供至使用者之觸控式螢幕裝置。

I/O控制器1140表示與與使用者之互動相關的硬體裝置及軟體組件。I/O控制器1140可操作以管理為音訊子系統1120及/或顯示子系統1130之部分的硬體。另外，I/O控制器1140說明用於連接至裝置1100之額外裝置的連接點，使用者可經由該連接點與系統互動。舉例而言，可附接至裝置1100之裝置可包括麥克風裝置、揚聲器或立體聲系統、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置，或供諸如卡讀取器之特定應用程式使用的其他I/O裝置或其他裝置。

如上文所提及，I/O控制器1140可與音訊子系統1120及/或顯示子系統1130相互作用。舉例而言，經由麥克風或其他音訊裝置之輸入可提供用於裝置1100之一或多個應用程式或功能的輸入或命令。另外，音訊輸出可替代於顯示輸出或除顯示輸出之外而提供。在另一實例中，若顯示子系統包括觸控式螢幕，則顯示裝置亦充當輸入裝置，其可至少部分地藉由I/O控制器1140管理。在裝置1100上亦可存在額外按鈕或開關，以提供藉由I/O控制器1140所管理之I/O功能。

在一實施例中，I/O控制器1140管理裝置，諸如加速度計、相機、光感測器或其他環境感測器、陀螺儀、全球定位系統(GPS)，或可包括於裝置1100中之其他硬體。輸入可為指引使用者互動，以及將環境輸入提供至系統以影響其操作(諸如，對於雜訊進行濾波、對於亮度偵測調整顯示器，對於相機應用閃光，或其他特徵)之部分。

在一實施例中，裝置1100包括管理電池電力使用、電池充電，及與電力節約操作相關之特徵的電力管理1150。記憶體子系統1160可包括用於儲存裝置1100中之資訊的記憶體裝置1162。記憶體子系統1160可包括非依電性(狀態在對記憶體裝置之電力中斷之情況下並不改變)及/或依電性(狀態在對記憶體裝置之電力中斷的情況下係不確定的)記憶體裝置。記憶體1160可儲存應用程式資料、使用者資料、音樂、照片、文件，或其他資料，以及與系統1100之應用程式及功能之執行相關的系統資料(不論係長期的抑或暫時的)。

在一實施例中，記憶體子系統1160包括記憶體控制器1164(其亦可被視為系統1100之控制的部分，且可能被視為處理器1110之部分)。記憶體控制器1164可傳達傳訊以(例如)代表處理器1110提供對記憶體1162之存取。記憶體控制器1164可併入至包括處理器1110之經封裝裝置中，例如，其中處理器1110經由PCB(未圖示)存取記憶體1162，該PCB中或上安置有提供諸如本文所論述之功能性的功能性之組件。

連接性1170可包括硬體裝置(例如，無線及/或有線連接器及通信硬體)及軟體組件(例如，驅動程式、協定堆疊)以使得裝置1100能夠與外部裝置通信。裝置可為單獨的裝置，諸如其他計算裝置、無線存取點或基地台，以及諸如耳機、印表機或其他裝置之周邊裝置。

連接性1170可包括多個不同類型之連接性。概括而言，裝置1100經說明為具有蜂巢式連接性1172及無線連接性1174。蜂巢式連接性1172一般指代藉由無線載體所提供之蜂巢式網路連接性，諸如經由GSM(全球行動通信系統)或變化或導出項、CDMA(分碼多重存取)或變化或導出項、TDM(分時多工)或變化或導出項、LTE(長期演進，亦被稱為「4G」)，或其他蜂巢式服務標準所提供。無線連接性1174指代並非蜂巢式之無線連接性，且可包括個人區域網路(諸如，藍芽)、區域網路(諸如，WiFi)，及/或廣域網路(諸如，WiMax)，或其他無線通信。無線通信指代資料經由經調變電磁輻射之使用經由非固態媒體的傳送。有線通信經由固態通信媒體發生。

周邊連接1180包括硬體介面及連接器，以及軟體組件(例如，驅動程式、協定堆疊)以進行周邊連接。應理解，裝置1100可既為對其他計算裝置之周邊裝置(「至」1182)，又具有連接至裝置1100之周邊裝置(「自」1184)。裝置1100通常具有「對接」連接器，以出於諸如管理(例如，下載及/或上載、改變、同步)裝置1100上之內容的目的連接至其他計算裝置。另外，對接連接器可允許裝置1100連接至允許裝置1100控制(例如)至視聽或其他系統之內容輸出的某些周邊裝置。

除專屬對接連接器或其他專屬連接硬體之外，裝置1100亦可經由常用或基於標準之連接器進行周邊連接1180。常用類型可包括通用串列匯流排(USB)連接器(其可包括數個不同硬體介面中之任一者)、包括MiniDisplayPort(MDP)之DisplayPort、高清晰度多媒體介面(HDMI)、火線，或其他類型。

在一實施中，一種裝置包含：一第一硬體(HW)介面，其將一印刷電路板(PCB)耦接至記憶體裝置中之任一者，該等記憶體裝置各自對應於多組信號之一不同各別組信號；及一第二HW介面，其將該PCB耦接至一處理器裝置，其中該處理器裝置偵測一記憶體裝置至該第一HW介面之連接性，且基於該記憶體裝置之一記憶體類型組配介面模式之一第一介面模式，該等介面模式各自對應於該多組信號之一不同各別組。該裝置進一步包含：一電壓調節器(VR)，其耦接至該第一HW介面，該VR待基於該記憶體類型程式化至VR模式之一第一VR模式且基於該第一VR模式將一或多個電壓提供至該第一介面，該等VR模式各自對應於該等記憶體裝置之一不同各別記憶體裝置；及一互連，其安置於該PCB中或上，其包括x根信號線，該等信號線各自將該第一HW介面之一各別輸入/輸出(I/O)接點耦接至該第二HW介面之一各別I/O接點，其中x為等於該多組信號之一超集合之信號的一總數的一整數。

在實施例中，該多組信號係各自藉由多個記憶體標準之一不同各別記憶體標準指定。在另一實施例中，該多個記憶體標準包括一或多個雙資料速率記憶體標準。在另一實施例中，該一或多個雙資料速率記憶體標準包括一DDR3標準或一DDR4標準。在另一實施例中，該一或多個雙資料速率記憶體標準包括一低功率雙資料速率記憶體標準。在另一實施例中，該一或多個雙資料速率記憶體標準包括一LPDDR3標準或一LPDDR4標準。

在另一實施例中，該裝置進一步包含安置於該PCB中或上之偵測器邏輯，該偵測器邏輯產生指示該記憶體裝置至該第一HW介面之該連接性的一信號且將該信號發送至該處理器裝置。在另一實施例中，該偵測器邏輯係基於一串列存在偵測標準。在另一實施例中，狀態機邏輯回應於指示該記憶體裝置至該第一HW介面之該連接性的該信號而識別該記憶體裝置之該記憶體類型。在另一實施例中，該狀態機邏輯包含該處理器裝置之狀態機電路系統。在另一實施例中，該處理器裝置執行包括該狀態機邏輯之一基本輸入/輸出系統(BIOS)處理程序。在另一實施例中，該第一HW介面包括一機械連接器。在另一實施例中，該第二HW介面包括一襯墊陣列。在另一實施例中，該多個記憶體裝置包括一或多個雙排記憶體模組。

在另一實施中，一種系統包含：一印刷電路板(PCB)；一第一硬體(HW)介面，其安置於該PCB中或上，該第一HW介面耦接至記憶體裝置中之任一者，該等記憶體裝置各自對應於多組信號之一不同各別組信號；一第二HW介面，其安置於該PCB中或上；及一處理器裝置，其經由該第二HW介面耦接至該PCB，該處理器裝置該處理器裝置偵測一記憶體裝置至該第一HW介面之連接性，且基於該記憶體裝置之一記憶體類型組配介面模式之一第一介面模式，該等介面模式各自對應於該多組信號之一不同各別組。該系統進一步包含：一電壓調節器(VR)，其耦接至該第一HW介面，該VR待基於該記憶體類型程式化至VR模式之一第一VR模式且基於該第一VR模式將一或多個電壓提供至該第一介面，該等VR模式各自對應於該等記憶體裝置之一不同各別記憶體裝置；及一互連，其安置於該PCB中或上，其包括x根信號線，該等信號線各自將該第一HW介面之一各別輸入/輸出(I/O)接點耦接至該第二HW介面之一各別I/O接點，其中x為等於該多組信號之一超集合之信號的一總數的一整數。

在另一實施例中，該系統進一步包含安置於該PCB中或上之偵測器邏輯，該偵測器邏輯產生指示該記憶體裝置至該第一HW介面之該連接性的一信號且將該信號發送至該處理器裝置。在另一實施例中，該偵測器邏輯係基於一串列存在偵測標準。在另一實施例中，狀態機邏輯回應於指示該記憶體裝置至該第一HW介面之該連接性的該信號而識別該記憶體裝置之該記憶體類型。在另一實施例中，該狀態機邏輯包含該處理器裝置之狀態機電路系統。在另一實施例中，該處理器裝置執行包括該狀態機邏輯之一基本輸入/輸出系統(BIOS)處理程序。在另一實施例中，該第一HW介面包括一機械連接器。在另一實施例中，該第二HW介面包括一襯墊陣列。在另一實施例中，該多個記憶體裝置包括一或多個雙排記憶體模組。

在另一實施中，一種方法包含：偵測一記憶體裝置至安置於一印刷電路板(PCB)中或上之一第一硬體介面的連接性；及回應於偵測該連接性，識別該記憶體裝置之一記憶體類型，其中，基於該記憶體類型，一處理器裝置組配該處理器裝置之多個介面模式之一第一介面模式，該多個介面模式各自對應於多組信號之一不同各別組信號，該處理器裝置經由安置於該PCB中或上之一第二硬體介面耦接至該PCB。該方法進一步包含：基於該記憶體類型，程式化一電壓調節器(VR)之多個VR模式之一第一VR模式，該多個VR模式各自對應於多個記憶體類型之一不同各別記憶體類型，其中該VR基於該第一VR模式將一或多個電壓提供至該第一介面；及在該記憶體裝置基於該一或多個電壓之操作期間，經由安置於該PCB中或上之一互連的x根信號線在該記憶體裝置與該處理器裝置之間交換信號，其中x為等於該多組信號之一超集合之信號的一總數的一整數。

在另一實施例中，該方法進一步包含藉由安置於該PCB中或上之偵測器邏輯，產生指示該記憶體裝置至該第一硬體介面之該連接性的一信號且將該信號發送至該處理器裝置。在另一實施例中，該偵測器邏輯係基於一串列存在偵測標準。在另一實施例中，狀態機邏輯回應於指示該記憶體裝置至該第一硬體介面之該連接性的該信號而識別該記憶體裝置之該記憶體類型。在另一實施例中，該狀態機邏輯包含該處理器裝置之狀態機電路系統。在另一實施例中，該處理器裝置執行包括該狀態機邏輯之一基本輸入/輸出系統(BIOS)處理程序。在另一實施例中，該第一硬體介面包括一機械連接器。在另一實施例中，該第二硬體介面包括一襯墊陣列。在另一實施例中，該多個記憶體裝置包括一或多個雙排記憶體模組。

在另一實施中，一種電腦可讀儲存媒體儲存有指令，該等指令在藉由一或多個處理單元執行時使得該一或多個處理單元執行一方法，該方法包含偵測一記憶體裝置至安置於一印刷電路板(PCB)中或上之一第一硬體介面的連接性；及回應於偵測該連接性，識別該記憶體裝置之一記憶體類型，其中，基於該記憶體類型，一處理器裝置組配該處理器裝置之多個介面模式之一第一介面模式，該多個介面模式各自對應於多組信號之一不同各別組信號，該處理器裝置經由安置於該PCB中或上之一第二硬體介面耦接至該PCB。該方法進一步包含：基於該記憶體類型，程式化一電壓調節器(VR)之多個VR模式之一第一VR模式，該多個VR模式各自對應於多個記憶體類型之一不同各別記憶體類型，其中該VR基於該第一VR模式將一或多個電壓提供至該第一介面；及在該記憶體裝置基於該一或多個電壓之操作期間，經由安置於該PCB中或上之一互連的x根信號線在該記憶體裝置與該處理器裝置之間交換信號，其中x為等於該多組信號之一超集合之信號的一總數的一整數。

在另一實施例中，該方法進一步包含，藉由安置於該PCB中或上之偵測器邏輯，產生指示該記憶體裝置至該第一硬體介面之該連接性的一信號且將該信號發送至該處理器裝置。在另一實施例中，該偵測器邏輯係基於一串列存在偵測標準。在另一實施例中，狀態機邏輯回應於指示該記憶體裝置至該第一硬體介面之該連接性的該信號而識別該記憶體裝置之該記憶體類型。在另一實施例中，該狀態機邏輯包含該處理器裝置之狀態機電路系統。在另一實施例中，該處理器裝置執行包括該狀態機邏輯之一基本輸入/輸出系統(BIOS)處理程序。在另一實施例中，該第一硬體介面包括一機械連接器。在另一實施例中，該第二硬體介面包括一襯墊陣列。在另一實施例中，該多個記憶體裝置包括一或多個雙排記憶體模組。

用於操作記憶體裝置之技術及架構在本文中得以描述。在以上描述中，出於解釋之目的，闡述眾多特定細節以便提供對某些實施例之透徹理解。然而，熟習此項技術者將顯而易見，可在並無此等特定細節的情況下實踐某些實施例。在其他情況下，結構及裝置係以方塊圖形式展示以便避免混淆描述。

本說明書中提及「一實施例」或「實施例」意謂結合該實施例所述之特定特徵、結構或特性包括於本發明的至少一實施例中。短語「在一實施例中」在本說明書中之各種地方的出現未必皆指代同一實施例。

本文之詳細描述的一些部分係在對電腦記憶體內之資料位元之操作的演算法及符號表示方面呈現。此等演算法描述及表示為藉由熟習計算之技術者用以將其工作之主旨最有效地傳達至其他熟習此項技術者的方式。演算法係在此處，且大體上構想為產生所要結果之步驟的自一致序列。步驟為要求實體量之實體操縱的步驟。通常但未必，此等量採用能夠儲存、傳送、組合、比較及以其他方式操縱之電或磁性信號的形式。主要出於常用之原因，已證實將此等信號稱為位元、值、元件、符號、字符、術語、數字或其類似者時常為便利的。

然而，應牢記，所有此等及類似術語將與適當實體量相關聯，且僅為應用於此等量之便利標籤。除非另外特別規定，否則如自本文之論述顯而易見，應瞭解，遍及描述，利用諸如「處理」或「計算」或「運算」或「判定」或「顯示」或其類似者之術語的論述涉及電腦系統或類似電子計算裝置之如下行動及處理程序：將表示為電腦系統之暫存器及記憶體內之實體(電子)量的資料操縱及變換為類似地表示為電腦系統記憶體或暫存器或其他此資訊儲存器、傳輸或顯示裝置內之實體量的其他資料。

某些實施例亦係關於用於執行本文之操作的設備。此設備可經特別建構以用於所要求目的，或其可包含藉由儲存於電腦中之電腦程式選擇性地啟動或重組配的通用電腦。此電腦程式可儲存於電腦可讀儲存媒體中，諸如(但不限於)任何類型之磁碟，包括軟性磁碟、光碟、 CD-ROM及磁光碟片、唯讀記憶體(ROM)、隨機存取記憶體(RAM)(諸如，動態RAM(DRAM))、EPROM、EEPROM、磁性或光學卡，或適於儲存電子指令且耦接至電腦系統匯流排的任何類型之媒體。

本文所呈現之演算法及顯示器並非固有地與任何特定電腦或其他設備相關。各種通用系統可根據本文之教示與程式一起使用，或其可證明為便於建構更專門的設備以執行所要求之方法步驟。用於多種此等系統之所要求結構將自本文之描述出現。另外，某些實施例並未參考任何特定程式設計語言來描述。應瞭解，多種程式設計語言可用以實施如本文所述之此等實施例的教示。

除本文所述之內容之外，亦可在不脫離所揭示之實施例及其實施之範圍的情況下對其進行各種修改。因此，本文之說明及實例應以說明性而非限制性意義來解釋。本發明之範圍應藉由參考下文之申請專利範圍單獨地量測。

100‧‧‧系統

102‧‧‧印刷電路板(PCB)

104‧‧‧硬體(HW)介面

106‧‧‧HW介面

108‧‧‧互連