JP6501086B2 - 複数のメモリ技術をサポートするプラットフォームを提供するデバイス、システムおよび方法 - Google Patents

Description

＜関連出願＞
本願は、米国仮特許出願第６１／９４１，６８７号（出願日：２０１４年２月１９日）に基づく特許出願であり、当該仮特許出願の優先権の恩恵を主張する。仮特許出願第６１／９４１，６８７号は参照により本願に組み込まれる。

本明細書で説明する実施形態は、さまざまな点でコンピュータプラットフォーム設計に関する。より具体的には、特定の実施形態は、複数の異なるメモリ技術のいずれにも準拠するプラットフォームを含むがこれに限定されない。

メモリシステムの改良は、今までも、そして現在でも引き続き、多くの形態で実現されている。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の高速化、ダブルデータレート（ＤＤＲ）バスの高周波数化、デュアルインラインメモリモジュール（ＤＩＭＭ）の大容量化、チャネル毎のＤＩＭＭ数の増加およびその他の機能向上が挙げられる。ジョイント・エレクトロン・デバイス・エンジニアリング・カウンシル（ＪＥＤＥＣ）のソリッド・ステート・テクノロジ・アソシエーションによって定義されているＤＤＲ規格は、さまざまなメモリ機能を、それぞれ異なるメモリインターフェースハードウェアと共に実現するメモリ技術の一部の例である。

業界にはレガシーメモリシステムをサポートするよう求める声が存在するので、複数世代のメモリデバイス技術が続けて開発されるにつれて、市販されているメモリインターフェースハードウェアの種類が増加している。現在までのところ、プラットフォーム開発者は、複数の異なるプリント配線基板を設計して、複数の異なるメモリ技術をそれぞれ対応する種類のプラットフォームに割り当ててメモリ技術の統合をサポートしてきた。

メモリデバイスの試験およびプラットフォーム組み立てという２つの分野は、メモリデバイス産業において試験および／または市販の対象となる過去、現在そして今後のメモリ技術の多様性の影響を受ける分野である。これらの分野で直面する共通の問題の１つとして、１つの対応するメモリ技術のみをサポートする所与のプリント配線基板の設計の応用に限界がある点が挙げられる。

本発明のさまざまな実施形態は、添付図面において限定ではなく例示を目的として図示されている。図面は以下の通りである。
一実施形態に係る、複数のメモリ技術のいずれをもサポートするシステムの構成要素を示す上位ブロック図である。 一実施形態に係る、複数のメモリ技術のいずれをもサポートするシステムの構成要素を示す図である。 一実施形態に係る、メモリデバイスにアクセスするための方法の構成要素を示すフローチャートである。 一実施形態に係る、一のメモリ技術に準拠するようプラットフォームを設定するための方法の構成要素を示すフローチャートである。 一連のテーブルを示し、各テーブルは、それぞれの実施形態に係るプラットフォームによってサポートされている対応するメモリ技術の信号を説明するためのテーブルである。 一実施形態に係るプラットフォームがサポートしている対応するメモリ技術によって特定されているさまざまな信号の種類および電圧を列挙している一連のテーブルを示す。 一実施形態に係るプラットフォームがサポートしている対応するメモリ技術によって特定されているさまざまな信号の種類および電圧を列挙している一連のテーブルを示す。 一実施形態に係るプラットフォームの複数の異なるインターフェースモードにおける信号のマッピングを説明するテーブルである。 一実施形態に係るプラットフォームの複数の異なるインターフェースモードにおける信号のマッピングを説明するテーブルである。 一実施形態に係るプラットフォームの複数の異なるインターフェースモードにおける信号のマッピングを説明するテーブルである。 一実施形態に係るプラットフォームの複数の異なるインターフェースモードにおける信号のマッピングを説明するテーブルである。 一実施形態に係るプラットフォームの複数の異なるインターフェースモードにおける信号のマッピングを説明するテーブルである。 一実施形態に係るプラットフォームの複数の異なるインターフェースモードにおける信号のマッピングを説明するテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 対応する実施形態に係るメモリ技術に準拠するためのピンアウトの構成要素を示すテーブルである。 一実施形態に係る、複数のメモリ技術のいずれをもサポートするためのコンピュータシステムの構成要素を示す上位ブロック図である。 一実施形態に係る、複数のメモリ技術のいずれをもサポートするためのモバイルデバイスの構成要素を示す上位ブロック図である。

本明細書で説明する実施形態は、複数の異なるメモリ技術のいずれにも基づくメモリデバイスと共に動作することをサポートするためのプラットフォーム用のさまざまな技術および／またはメカニズムを提供する。一実施形態において、マザーボード等のプリント配線基板（ＰＣＢ）は、内部および／または上部に、当該ＰＣＢの内部または上部に配設されているハードウェアインターフェースを介した、メモリデバイスへの当該ＰＣＢの接続性を示す１または複数の信号をやり取りするための回路が配設されている。そのような回路は、メモリデバイスのメモリタイプを特定する１または複数の信号をやり取りするよう構成されているとしてよい。一部の実施形態において、電圧レギュレータ（ＶＲ）がＰＣＢに結合されており、ＶＲの複数のプログラミング可能なモードはそれぞれ、複数のメモリ技術のいずれか１つに対応する。メモリデバイスのメモリタイプ、例えば、メモリデバイスが利用する特定のメモリ技術に基づき、ＶＲのモードをプログラミングして、ハードウェアインターフェースに、対応するメモリ技術が指定する１または複数の電圧を提供するとよい。メモリデバイスは、ＰＣＢの内部または上部に配設されている別のハードウェアインターフェースを介してＰＣＢに結合されているプロセッサデバイスと信号をやり取りするとしてよい。インターコネクトは、プロセッサデバイスの複数のインターフェースモードのいずれにも準拠可能に構成されている信号ラインを含むとしてよい。例えば、複数のインターフェースモードはそれぞれ、複数のメモリ技術のうちいずれか１つに対応する。

本明細書で用いる場合、「ハードウェアインターフェース」という用語は、一のデバイスを別のデバイスに結合するための一連の入出力（Ｉ／Ｏ）コンタクトを意味し、例えば、ピン、パッド、ボールまたはその他の導電性構造等を意味する。例えば、ハードウェアインターフェースは、ＰＣＢ上に配設され、パッケージングされた集積回路（ＩＣ）デバイス、メモリモジュールおよび／または他のデバイスをＰＣＢに結合可能とするとしてよい。ハードウェアインターフェースは、例えば、プラグ接続可能なメモリモジュールを挿入可能な機械式コネクタを含むとしてよい。これに代えて、ハードウェアインターフェースは、デバイスのボールグリッドアレイ（ＢＧＡ）にはんだ付け可能なパッドアレイを含むとしてもよい。ハードウェアインターフェースを介してＰＣＢに結合すべきデバイスは、１または複数のプロセッサコアを含むプロセッサ（例えば、中央演算処理装置）を含むとしてよい。これに代えて、このようなデバイスは、ＤＩＭＭ、または、１または複数のパッケージングされたメモリデバイスを含むその他のメモリモジュールを含むとしてもよい。

特定の例示的な実施形態は、デュアルデータレート（ＤＤＲ）規格等のさまざまなメモリ規格に関連付けて、本明細書で説明する。このような規格の例には、これらに限定されないが、ＤＤＲ３シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）規格ＪＥＳＤ７９−３（ＪＥＤＥＣソリッド・ステート・テクノロジ・アソシエーションによって２００７年６月に公開）、ＤＤＲ３Ｌ ＳＤＲＡＭ規格ＪＥＳＤ７９−３−１（ＪＥＤＥＣソリッド・ステート・テクノロジ・アソシエーションによって２０１０年７月２６日に公開）およびＤＤＲ４ ＳＤＲＡＭ規格ＪＥＳＤ７９−４（ＪＥＤＥＣソリッド・ステート・テクノロジ・アソシエーションによって２０１２年９月２５日に公開）が含まれる。他の例としては、ＬＰＤＤＲ３ ＪＥＳＤ２０９−３ ＬＰＤＤＲ３低電力メモリデバイス規格（ＪＥＤＥＣソリッド・ステート・テクノロジ・アソシエーションによって２０１２年５月１７日に公開）、ＬＰＤＤＲ４低電力メモリデバイス規格ＪＥＳＤ２０９−４（ＪＥＤＥＣソリッド・ステート・テクノロジ・アソシエーションによって２０１４年８月に公開）、および、グラフィクス・ダブル・データ・レート（ＧＤＤＲ５）シンクロナス・グラフィクス・ランダム・アクセス・メモリ（ＳＧＲＡＭ）規格ＪＥＳＤ２１２Ｂ．０１（ＪＥＤＥＣソリッド・ステート・テクノロジ・アソシエーションによって２０１３年１２月に公開）が挙げられる。しかし、本発明の説明は、これに加えて、または、これに代えて、さまざまなＤＤＲ規格および／またはその他のメモリ規格のいずれにも適用するべく拡張されるとしてよい。特に明記されていない限り、「メモリ技術」および「メモリタイプ」は、本明細書でさまざまな意味で用いられ、メモリデバイスに含まれるか、または、利用される特定の一連の信号および／または１または複数の電圧を意味する。このような一連の信号および１または複数の電圧は、例えば、特定のメモリ規格の要件に基づいて決まるとしてよい。例えば、そのような要件によって指定されるとしてもよいし、または、そのような要件を満たすとしてよい。

本明細書で説明する特定の実施形態は、それぞれが異なるメモリ技術に対応する複数の異なるモードをサポートするよう設定可能なプロセッサデバイスの動作をサポートするプラットフォームにさまざまな点で関連する。これらのモードはそれぞれ、当該プロセッサデバイスに設定されているピンアウト（ｐｉｎｏｕｔ）が異なるとしてよい。特に明記されていない限り、「インターフェースモード」という用語は本明細書において、デバイス、例えば、プロセッサデバイスのモードであって、当該デバイスの特定のピンアウトを提供するモードを意味する。デバイスの一のインターフェースモードは、当該デバイスの異なるピンアウトを提供する当該デバイスの１または複数の他のインターフェースモードと区別されるとしてよい。プロセッサデバイスは、例えば、プロセッサが同じハードウェアインターフェースを介してＰＣＢに結合されている間、その時々において異なるインターフェースモードで動作するとしてよい。デバイスがあるインターフェースモードに移行することは、例えば、複数の異なるインターフェースモード間での移行は、本明細書において当該インターフェースモードへの多重化（またはＭＵＸ化）と呼ぶ。

図１は、一実施形態に係る、それぞれ異なる信号セットに対応する複数のメモリデバイスのいずれをも有するプロセッサの動作を円滑化するシステム１００の構成要素を示す図である。例えば、複数の信号セットはそれぞれ、異なるメモリ規格に基づく。本明細書に記載する技術は、１または複数の電子デバイスで実装するとしてよい。本明細書に記載する技術を利用し得る電子デバイスの例は、これらに限定されないが、任意の種類の携帯型デバイスおよび／または固定式デバイス、例えば、カメラ、携帯電話、コンピュータ端末、デスクトップコンピュータ、電子読み取り機、ファクシミリ機、自動発券機、ネットブックコンピュータ、ノートブックコンピュータ、インターネットデバイス、支払端末、携帯情報端末（ＰＤＡ）、メディアプレーヤおよび／またはメディアレコーダ、サーバ（例えば、ブレードサーバ、ラックマウントサーバ、これらの組み合わせ等）、セットトップボックス、スマートフォン、タブレット型パーソナルコンピュータ、ウルトラモバイルパーソナルコンピュータ、有線電話、これらの組み合わせ等が挙げられる。これらのデバイスは、携帯型であってもよいし、または、固定型であってもよい。一部の実施形態において、本明細書に記載する技術は、デスクトップコンピュータ、ラップトップコンピュータ、スマートフォン、タブレットコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、携帯情報端末（ＰＤＡ）、サーバ、これらの組み合わせ等で採用されるとしてよい。より一般的には、本明細書に記載する技術は、プロセッサデバイスおよびメモリデバイスの一方または両方が結合および／または装着される任意の電子デバイスで採用されるとしてよい。

一実施形態において、システム１００は、プリント配線基板（ＰＣＢ）１０２およびその内部またはその上にさまざまに配設されている構成要素を備える。これらの構成要素は、ＰＣＢ１０２に共に結合されているプロセッサデバイス１２０とメモリデバイスとの間の通信を円滑化するためのものである。このような構成要素は、例として、ハードウェア（ＨＷ）インターフェース１０４、ＨＷインターフェース１０６、インターコネクト１０８、存在検出部ＰＤ１１０およびプログラミング可能な電圧レギュレータ（ＶＲ）１１２を含むものとして提示されている。しかし、システム１００は、本明細書で説明するような機能を実現するべく、上記に加えて、または、上記に代えて、さまざまな構成要素のいずれかを備えるとしてよい。システム１００は、ＨＷインターフェース１０４を介してプロセッサデバイス１２０に結合されているＰＣＢ１０２を備えるものとして図示されている。ＰＣＢ１０２は、ＨＷインターフェース１０６を介して複数の異なるメモリデバイスのいずれかに更に結合されるよう利用可能である。しかし、システム１００の一部の実施形態は単に、ＰＣＢ１０２と、その内部および／またはその上に配設されている構成要素を備える。つまり、当該実施形態は、プロセッサデバイス１２０に結合されるべく利用可能であり、プロセッサデバイス１２０を含むものではない。複数の異なるメモリデバイスの例には、それぞれ、例として挙げるＤＤＲ３モジュール１３０、ＤＤＲ４モジュール１３２、ＬＰＤＤＲ３モジュール１３４およびＬＰＤＤＲ４モジュール１３６等の異なるメモリ規格に基づいたメモリモジュール、例えば、そのようなメモリ規格の要件にしたがった、または、１または複数の点でそのようなメモリ規格の要件と少なくとも互換性を持つメモリモジュールが含まれる。しかし、システム１００は、複数の異なる実施形態に応じて、サポートするメモリ技術の数は増減し、および／または、異なるメモリ技術をサポートするとしてよい。

プロセッサデバイスは、１または複数のプロセッサコアを含むとしてよく、一実施形態において、このような１または複数のプロセッサコアのためにメモリデバイスにアクセスするためのメモリコントローラロジックを含むとしてよい。プロセッサデバイス１２０は、ピンアウト設定可能なデバイスの一例であり、例えば、プロセッサデバイス１２０は、ＨＷインターフェース１０４に対する接続箇所において複数の異なるピンアウト候補のいずれかを実現するべく信号ＭＵＸ回路１２２を備える。本明細書で用いる場合、「ピンアウト」という用語は、Ｉ／Ｏコンタクト（例えば、ピン、パッド、ボール等）のそれぞれと、インターフェースの対応する信号または電圧とのマッピングを意味する。信号ＭＵＸ回路１２２は、複数の異なるタイミングにおいて複数の異なるインターフェースモードのいずれかに設定されるとしてよい。それぞれのインターフェースモードは、異なるメモリ技術に対応し、各インターフェースモードには、対応するメモリ技術に準拠するためのピンアウトが存在する。信号ＭＵＸ回路１２２の一部または全体は、ピンアウトを設定可能とするように従来のメカニズムから適宜変更されているとしてよい。このような従来のメカニズムの具体的な詳細は、特定の実施形態で限定されず、これらの実施形態の特徴をあいまいにしないよう本明細書では詳細を省略する。

現在までのところ、プラットフォーム設計者は、１つのＰＣＢ設計（または１つのクラスのＰＣＢ設計）を利用して所与のピンアウト設定可能なプロセッサデバイスを１つのメモリ技術で動作させ、別の１つのＰＣＢ設計（または１つのクラスのＰＣＢ設計）を利用してこのピンアウト設定可能なプロセッサデバイスを１つの別のメモリ技術のメモリデバイスと共に動作させてきた。特定の実施形態は、ＰＣＢ設計はピンアウト設定可能なプロセッサデバイスの機能に基づいて構築されるように適応化されているとの認識の結果であり、一の共通プラットフォームの一部として、当該プロセッサデバイスが複数の異なるメモリ技術候補のいずれとも動作できるようにする。

一実施形態において、プリント配線基板１０２は、プラットフォーム用のマザーボードとして機能する。例えば、システム１００がプラットフォームであるか、または、プラットフォームの一構成要素である。ハードウェアインターフェース１０４、１０６はそれぞれ、対応する複数のＩ／Ｏコンタクトを有するとしてよい。例えば、インターコネクト１０８が複数の信号ラインを含み、各信号ラインがＨＷインターフェース１０４の各Ｉ／ＯコンタクトとＨＷインターフェース１０６の対応するＩ／Ｏコンタクトとを結合する。限定ではなく例示として、インターコネクト１０８のこのような信号ラインは、データ信号、アドレス信号、クロック信号、オンダイ終端信号、クロックイネーブル信号、チップ選択信号、および／または、各メモリ規格がそれぞれさまざまに定義するさまざまなその他の信号のいずれかの通信をさまざまにサポートするとしてよい。

プロセッサデバイス１２０は、中央演算処理装置（ＣＰＵ）として動作する１または複数のプロセッサコアまたはシステム１００用のその他のプロセッサを含むパッケージングされたデバイスを有するとしてよい。例えば、プロセッサデバイス１２０は、ホストオペレーティングシステム（ＯＳ）、ベーシック・インプット／アウトプット・システム（ＢＩＯＳ）および／または１または複数のその他のソフトウェアプロセスを実行する。特定の実施形態はこの点に関して限定されないが、プロセッサデバイス１２０は、ＨＷインターフェース１０６に結合されているメモリデバイスの特定のメモリ技術タイプを特定するべく、ステートマシンロジックを有するか、または、ステートマシンロジックへのアクセスを持つ（例えば、ハードウェア、ファームウェアを含むか、および／または、ソフトウェアを実行する）としてよい。一部の実施形態において、システム１００は、ＨＷインターフェース１０６に結合する予定のメモリデバイスおよびプロセッサデバイス１２０の一方または両方に結合されるが、含まないとしてよい。

システム１００は、ＰＣＢ１０２の内部または上部に配設される存在検出回路ＰＤ１１０を備えるとしてよい。ＰＤ１１０の回路は、ＨＷインターフェース１０６へのメモリデバイスの接続性を検出するための回路である。このようなメモリデバイスとしては、一の特定のメモリ規格に基づく１または複数のパッケージングされたメモリデバイスを有するメモリモジュール、例えば、ＤＩＭＭを含むとしてよい。特定の実施形態はこの点に関して限定されないが、このような接続性の検出は、従来の存在検出技術、例えば、シリアルプレゼンスディテクト（ＳＰＤ）規格に基づく存在検出技術から適宜変更された１または複数の処理をＰＤ１１０が実行することを含むとしてよい。このような規格の一例として、ＤＤＲ３ ＳＤＲＡＭモジュール用のＳＰＤ規格（リリース６）、ＳＰＤ４＿０１＿０２＿１１：ＳＰＤ Ａｎｎｅｘ Ｋ（ＪＥＤＥＣソリッド・ステート・テクノロジ・アソシエーション、２０１４年２月公開）が挙げられる。このような従来の存在検出技術の具体的な内容については、本明細書では詳細を省略し、特定の実施形態において限定されるものではない。

ＰＤ１１０は、ＨＷインターフェース１０６を介したＰＣＢ１０２へのメモリデバイスの接続性があるという検出結果を示す信号１１４を生成するとしてよい。信号１１４は、メモリデバイスの具体的なメモリタイプを特定するとしてもよく、または、これに代えて、単に一般的に接続性があることをシグナリングするとしてもよい。信号１１４は、システム１００の１または複数の他の構成要素に、メモリデバイスの複数のメモリタイプ候補のうち特定の１つを決定させ、および／または、当該決定結果に基づき動作させるとしてよい。

例えば、ＰＣＢ１０２の内部または上部に配設されているプログラミング可能な電圧レギュレータ（ＶＲ）１１２は、それぞれ異なるメモリ技術に対応する１または複数の信号から成る信号セットの複数のうちいずれかの信号セットをＨＷインターフェース１０６に提供するよう、プログラミング可能であるとしてよい。信号１１４に基づき、プログラミング可能なＶＲ１１２は、ＨＷインターフェース１０６に結合されているメモリデバイスのメモリタイプ（この場合は、メモリ技術）に対応する１または複数の電圧から成る特定の電圧セットを供給するようプログラミングされるとしてよい。これは、１または複数の電圧１１８の例で図示している。１または複数の電圧１１８はそれぞれ、ＶＲ１１２によって、ハードウェアインターフェース１０６の対応するＩ／Ｏコンタクトに、直接的または間接的にさまざまに供給されるとしてよい。例えば、これらのＩ／Ｏコンタクトは、例えば、インターコネクト１０８に結合されているＨＷインターフェース１０６のＩ／Ｏコンタクトとは区別される。別の実施形態において、１または複数の電圧１１８は、ＶＲ１１２からＨＷインターフェース１０６に、プロセッサ１２０およびインターコネクト１０８および／またはシステム１００の１または複数の他の中間構成要素を介して、供給されるとしてよい。１または複数の電圧１１８は、これらに限定されないが、基準電圧（例えば、グラウンド電圧）、電源電圧（例えば、ＶＤＤ電圧）、および／または、さまざまなその他の電圧のいずれかを含むとしてよい。

信号１１４は、プログラミング可能なＶＲ１１２に直接供給されるものとして図示されている。しかし、別の実施形態において、信号１１４は、これに加えて、または、これに代えて、ＨＷインターフェース１０６に結合されているメモリデバイスのメモリ技術を特定する１００の他のロジックに供給されるとしてよい。例えば、信号１１４は、これに代えて、プロセッサデバイス１２０のステートマシンロジックに通信されるとしてもよい。このようなステートマシンロジックは、信号１１４に応じて、メモリデバイスのメモリタイプを特定するとしてよい。同様に、このようなステートマシンロジックは、信号ＭＵＸ回路１２２の対応するインターフェースモードの設定を円滑化するべく、および／または、プログラミング可能なＶＲ１１２のプログラミングを円滑化するべく、メモリタイプを通信するとしてよい。

ここで図２を参照すると、一実施形態例に係るシステム２００の組立図が図示されている。システム２００は、例えば、システム１００の特徴の一部または全てを含むとしてよい。一実施形態において、システム２００は、ＰＣＢ２０２と、プロセッサデバイス２２０とメモリデバイス２２との間の通信を円滑化するべくＰＣＢ２０２の内部または上部にさまざまに配設されている構成要素と備える。プロセッサデバイス２２０およびメモリデバイス２２はそれぞれＰＣＢ２０２に結合されている。このような構成要素は、一例としてＨＷインターフェース２０４、２０６、インターコネクト２０８、検出部２１０およびＶＲ２１２を含むものとして示されている。

図２において、ＰＣＢ２０２は、ＨＷインターフェース２０４を介してプロセッサデバイス２２０に結合される準備が整っているものとして、また、ＨＷインターフェース２０６を介してメモリデバイス２２２に結合される準備が整っているものとして図示されている。システム２００の一部の実施形態は単に、ＰＣＢ２０２と、その内部および／またはその上に配設されている構成要素を備える。つまり、当該実施形態は、プロセッサデバイス２２０またはメモリデバイス２２２に結合されるべく利用可能であり、プロセッサデバイス２２０またはメモリデバイス２２２を含むものではない。

システム２００の実施形態例において、ＨＷインターフェース２０４は、プロセッサデバイス２２０のボールグリッドアレイの対応するボールにそれぞれさまざまにはんだ付けされるＩ／Ｏパッドアレイである。これとは対照的に、ＨＷインターフェース２０６は、メモリデバイス２２２の対応するＩ／Ｏコンタクトに差し込まれる、または、その他の方法で接続されるＩ／Ｏコンタクトを含む機械式コネクタであってよい。限定ではなく例示を目的として、ＨＷインターフェース２０６は、スモールアウトラインＤＩＭＭ（ＳＯ−ＤＩＭＭ）コネクタまたはその他のさまざまな種類の従来のメモリモジュールコネクタのいずれかと互換性のあるコネクタ等のメモリモジュールコネクタを有するとしてよい。ＨＷインターフェース２０６は、ユーザ切り替え、または、メモリデバイス２２２と、少なくとも１つの別のメモリデバイスとの間でのその他の選択を円滑化させるとしてよい。例えば、これら２つのメモリデバイスは異なるメモリ規格に基づいている。

ＰＣＢ２０２は、プロセッサデバイス２２０およびメモリデバイス２２２による通信を円滑化するとしてよい。同様に、別のタイミングでは、ＨＷインターフェース２０６を介してＰＣＢ２０２に結合され得る別のメモリデバイス（不図示）による通信を円滑化するとしてよい。インターコネクト２０８は、複数の信号ラインを含むとしてよく、各信号ラインがＨＷインターフェース２０４のＩ／ＯコンタクトとＨＷインターフェース２０６の対応するＩ／Ｏコンタクトとを結合する。このような複数の信号ラインの総数は、それぞれが対応するメモリ規格でさまざまに定義されている複数の信号ラインセットを含む信号ラインスーパーセットに対応するとしてよい。限定ではなく例示を目的として、複数の信号ラインセットは、第１のメモリ規格が定義する信号を含む第１のセットと、第２のメモリ規格が定義する信号を含む第２のセットとを含むとしてよい。このような実施形態において、インターコネクト２０８の複数の信号ラインは、少なくとも部分的に、複数の信号ラインの総数が第１のセットの総数よりも多く、第１のセットおよび第２のセットの信号の総数よりも少ないことに基づいて、スーパーセットに対応するとしてよい。

本明細書で説明するように、検出部２１０は、ＨＷインターフェース２０６へのメモリデバイス２２２の接続性を検出し、ＰＣＢ２０２を介してこのような接続性を示す信号をやり取りするとしてよい。このような接続性を示す情報は、メモリデバイス２２２のメモリタイプを決定する、および／または、このようなメモリタイプに基づいて構成されている１または複数の構成要素、例えば、ＨＷインターフェース２０４および／またはＶＲ２１２等に、直接的または間接的に通信されるとしてよい。例えば、プロセッサデバイス２２０は、メモリタイプを決定して、当該メモリタイプに準拠しているＨＷインターフェース２０４を介して信号をやり取りするべく、プロセッサデバイス２２０の複数のインターフェースモード候補のうち一の特定のインターフェースモードを設定するとしてよい。プロセッサデバイス２２０の複数のインターフェースモード候補はそれぞれ、異なるメモリ技術に対応するとしてよい。各インターフェースモードは、対応するメモリ技術に準拠するべく異なるピンアウトを提供する。これに代えて、または、これに加えて、ＶＲ２１２は、ＨＷインターフェース２０４を介してメモリデバイス２２２に１または複数の電圧を供給するべく、ＶＲ２１２の複数のＶＲモード候補のうち一の特定のＶＲモードを設定するとしてよい。複数のＶＲモード候補はそれぞれ、異なるメモリデバイスタイプに対応するとしてよい。各ＶＲモードは、対応するメモリ技術が特定する１または複数の電圧を供給する。

図３は、一実施形態に係る、メモリデバイスとプロセッサとの間で通信をやり取りするための方法３００の構成要素を示す図である。方法３００は、例えば、プラットフォーム、システム、または、システム１００の特徴の一部または全てを含む他のハードウェアによって実行されるとしてよい。一実施形態において、方法３００は、３１０において、プリント配線基板の内部または上部に配設されている第１のハードウェアインターフェースへのメモリデバイスの接続性を検出する段階を含む。３１０の検出する段階は、ＰＣＢの内部または上部に配設されている検出ロジックで実行されるとしてよい。検出ロジックは、接続性を示す信号を生成してプロセッサデバイスに送信する。このような検出ロジックは、例えば、シリアルプレゼンスディテクト（ＳＰＤ）規格にしたがっているか、または、当該規格に基づいているとしてよい。

３１０での検出に応じて、方法３００は、３２０において、メモリデバイスのメモリタイプを特定する段階を備えるとしてよい。３２０の特定する段階は、メモリデバイスが順守しているメモリ規格を特定すること、および／または、メモリデバイスに含まれている信号セット（例えば、ピンアウト）、または、メモリデバイスに対応する信号セットを特定することを含むとしてよい。プロセッサデバイスは、メモリタイプに基づき、プロセッサデバイスの複数のインターフェースモードのうち第１のインターフェースモードを設定するとしてよい。プロセッサは、例えば、ＰＣＢの内部または上部に配設されている第２のハードウェアインターフェースを介してＰＣＢに結合されるとしてよい。プロセッサデバイスに含まれているステートマシンロジックまたはプロセッサデバイスがアクセス可能なステートマシンロジックは、ＰＣＢ上の検出ロジックおよび／またはメモリデバイス自体との１または複数のやり取りに基づいて、複数のメモリタイプ候補の中からメモリデバイスのメモリタイプを特定するとしてよい。このようなステートマシンロジックは、例えば、プロセッサデバイスのステートマシン回路またはプロセッサデバイスが実行するベーシック・インプット／アウトプット・システム（ＢＩＯＳ）プロセスを含むとしてよい。プロセッサデバイスの複数のインターフェースモードはそれぞれ、複数の信号セットのうち異なる信号セットに対応するとしてよい。このような複数の信号セットは、それぞれ異なるメモリ規格が特定する１または複数の信号セットを含むとしてよい。

方法３００はさらに、３３０において、特定されたメモリタイプに基づき第１のハードウェアインターフェースに１または複数の電圧を供給する段階を備えるとしてよい。例えば、ＶＲは、メモリタイプの指定を生成または受信するとしてよく、これに応じて、電圧レギュレータ（ＶＲ）の複数のＶＲモードのうち第１のＶＲモードをプログラミングするとしてよい。複数のＶＲモードはそれぞれ、複数のメモリデバイスタイプのうち異なるメモリデバイスタイプに対応するとしてよい。複数のメモリタイプはそれぞれ、一のメモリ規格に対応するとしてよい。例えば、１または複数のＶＲモードはそれぞれ、対応するメモリ規格が特定する１または複数の電圧を供給する。ＶRは、プログラミングされた第１のＶＲモードに基づいて３３０において１または複数の電圧を供給するとしてよい。

１または複数の電圧に基づくメモリデバイスの動作中において、方法３００は、３４０において、メモリデバイスとプロセッサデバイスとの間で信号をやり取りするとしてよい。例えば、このような信号は、ＰＣＢの内部または上部に配設されているインターコネクトのｘ個の信号ラインを介してやり取りされるとしてよい。ｘは、複数のメモリタイプのうち異なるメモリタイプにそれぞれが対応する複数の信号セットを含むスーパーセットの信号総数に等しい整数である。

図４は、一実施形態に係る、メモリデバイスのメモリタイプを特定する方法４００の構成要素を示す図である。方法４００は、メモリデバイスとの通信用に設定されるべきピンアウトを決定するべく、システム１００または２００の一の構成要素によって実行されるとしてよい。例えば、方法４００は、プロセッサデバイス１２０またはプロセッサデバイス２２０のＢＩＯＳプロセスによって実行されるとしてよい。

４０２において、方法４００は、システム１００、２００のうち一方等のシステムの電源をオンに制御する処理を開始するとしてよい。電源をオンに制御する処理の間、または、その後、例えば、ＰＣＢの内部または上部に配設されているＨＷインターフェースを介したメモリデバイスの接続性を検出する検出ロジックに電力を供給するべく、ＰＣＢの１または複数のメインレールの電源をオンに制御するとしてよい。限定ではなく例示を目的として、４０６において、ＰＣＢ上のシリアルプレゼンスディテクト（ＳＰＤ）ロジックは、ステートマシンロジックによってポーリングされて、ＨＷインターフェースに結合されている任意のメモリデバイスのメモリタイプを決定するとしてよい。４０６におけるポーリングがメモリデバイスの存在が検出されたことを示すと、その後、方法４００は、４０８において、ＰＣＢに結合されているプロセッサがメモリデバイスのメモリタイプをサポートするか否かを判断するとしてよい。

メモリタイプがサポートされていない場合、方法４００は、エラーメッセージを生成する段階を備えるとしてよい。例えば、一例として、ＢＩＯＳパワーオンセルフテスト（ＰＯＳＴ）コードが４１０で発行され、システムブート失敗が４１２で発行される。しかし、決定されたメモリタイプがサポートされていると４０８において判断されると、方法４００は、４１４において、電圧レギュレータレールをプログラミングして、メモリタイプに対応するメモリ規格が特定する電圧レベルを供給するとしてよい。電圧レベルは、電圧レギュレータからＰＣＢおよびＨＷインターフェースを介してメモリデバイスに、メモリデバイスを動作させるべく、さまざまな方法で供給されるとしてよい。

特定の実施形態は、メモリデバイスの接続性を検出する手段として、ＰＣＢに存在するシリアルプレゼンスディテクション（ＳＰＤ）ロジックに限定されない。例えば、一部の実施形態は、存在検出機能を提供するべく、プロセッサデバイスで実行されるＢＩＯＳプロセスを実現するとしてよい。このような実施形態においては、方法４００は、どの存在検出メカニズムが利用可能かを決定するための１または複数のさらなる処理（不図示）を追加で含むとしてよい。プロセッサデバイスは、ＰＣＢ上のＳＰＤロジックがアクセス可能か否か、または、例えば、ＢＩＯＳの仮想ＳＰＤプロセスを代わりに利用すべきか否かを判断するべく、このような処理を実行するとしてよい。このような判断は、４０６におけるポーリングの前に、当該ポーリングの対象を決定するべく行われるとしてよい。

ここで図５を参照すると、さまざまなテーブルは、各リストを示し、対応するメモリ規格が特定する少なくとも一部の信号を説明するためのものである。より具体的には、テーブル５００は、ＤＤＲ４規格に基づくメモリデバイスがやり取りする信号を説明しており、テーブル５１０は、ＬＰＤＤＲ３規格に基づくメモリデバイスがやり取りする信号を説明しており、テーブル５２０は、ＬＰＤＤＲ４規格に基づくメモリデバイスがやり取りする信号を説明している。これらのメモリ規格の具体的且つ詳細な説明および信号は、特定の実施形態の特徴をあいまいにしないよう、本明細書では説明を省略する。

本明細書でより詳細に説明するが、インターコネクト１０８、２０８のうち一方等のインターコネクトは、ＰＣＢ上に配設されているハードウェアインターフェース間で信号をやり取りするための信号ラインを少なくとも複数含むとしてよい。複数の信号ラインは、それぞれ異なるメモリ規格で特定される複数の信号セットのいずれかに準拠し得るスーパーセットとして機能するとしてよい。テーブル５００、５１０、５２０は、このような複数の異なるメモリ規格およびそれらの信号の一例を表す。しかし、インターコネクトがサポートするメモリ規格は、これより少なくてもよいし、追加されてもよいし、および／または、他のメモリ規格であってもよい。これに加えて、または、これに代えて、スーパーセットがサポートしている信号であって、このようなメモリ規格の一部または全てが特定する信号は、これより少なくともよいし、追加されてもよいし、および／または、その他の信号であってよい。

ここで図６Ａおよび図６Ｂを参照すると、図示されているさまざまなテーブルはそれぞれ、対応するメモリ技術が定義している信号セットを説明している。より具体的には、テーブル６００はＤＤＲ４規格が特定する信号セットを説明しており、テーブル６１０はＬＰＤＤＲ３規格が特定する信号セットを説明しており、テーブル６２０はＬＰＤＤＲ４規格が特定する信号セットを説明している。テーブル６１０、６２０、６３０は、信号タイプにしたがって、例えば、データ（ＤＱ）、データマスク（ＤＭ＊）、差動データストローブ（ＤＱＳ）等にしたがって、さまざまに整理されており、対応するメモリ規格が特定する信号タイプの複数の信号をリスト化している。図５に関して言及したように、ＤＤＲ４規格、ＬＰＤＤＲ３規格およびＬＰＤＤＲ４規格は単に、一実施形態において準拠する複数の異なるメモリ規格の一例である。他の実施形態が準拠するメモリ規格は、これより少なくともよいし、多くてもよく、および／または、他のメモリ規格であってもよい。

テーブル６３０は、テーブル６００、６１０、６２０が表す信号のスーパーセットを示す。スーパーセットは、一実施形態において、インターコネクト１０８、２０８のうち一方等のインターコネクトの信号ラインに準拠するとしてよい。テーブル６００、６１０、６２０、６３０を行をそろえて並べることでスーパーセットを信号タイプで分類した結果が分かる。例えば、所与の信号タイプについて、当該信号タイプの信号として最大数を特定しているメモリ規格によって、当該スーパーセットにおいて当該信号タイプをサポートする信号ライン数が決まる。

テーブル６４０は、一実施形態において、プログラミング可能な電圧レギュレータ１１２およびＶＲ２１２の一方等のＶＲがサポートし得る電圧のテーブルを示す。テーブル６４０は、ＤＤＲ４規格、ＬＰＤＤＲ３規格およびＬＰＤＤＲ４規格がさまざまに特定する電圧、および、これらの電圧のスーパーセットをリスト化している。一実施形態に係るＶＲは、テーブル６４０で特定されているスーパーセットの電圧のいずれかを、ＰＣＢ上のＨＷインターフェースを介してメモリデバイスに供給するようプログラミングが可能であるとしてよい。

ここで、図７Ａ、図７Ｂ、図７Ｃ、図７Ｄ、図７Ｅ、図７Ｆを参照すると、テーブル７００ａ、７００ｂ、７００ｃは、ＣＰＵと、それぞれ異なるメモリ規格に基づいている複数のメモリデバイスのいずれかとの間でやり取りされるべき信号のマッピングをさまざまにリスト化している。そのようなＣＰＵは、このような複数のメモリ規格の１つにそれぞれが対応する複数の異なるインターフェースモードのいずれかを実現し得るピンアウト設定可能なインターフェース回路を含むとしてもよいし、または、当該ピンアウト設定可能なインターフェース回路と協働するとしてもよい。テーブル７００ａ、７００ｂ、７００ｃはそれぞれ、ＣＰＵがやり取り可能な信号のリストを列方向に示す。複数の異なるメモリ規格、本例では、ＤＤＲ３、ＤＤＲ４、ＬＰＤＤＲ３（２つの異なる設定を含む）およびＬＰＤＤＲ４のメモリデバイスについて、テーブル７００ａ、７００ｂ、７００ｃは、ＣＰＵ側の信号識別子をそれぞれ、図示しているメモリ規格の対応する信号識別子に対してさまざまにマッピングしている。テーブル７００ｃでは、「ＮＣ」は「接続なし」を意味する。一の特定のＣＰＵ側の信号識別子は、ＣＰＵの特定の入力モードに応じて、複数の異なるタイミングにおいて、ＣＰＵの複数の異なるＩ／Ｏコンタクトに対応付けられ得ると理解されたい。

ここで図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ、図８Ｅ、図８Ｆ、図８Ｇ、図８Ｈを参照すると、テーブル８１０、８２０、８３０、８４０はそれぞれ、一実施形態に係る、ＰＣＢを介してピンアウト設定可能なプロセッサデバイスと通信する対応するメモリデバイスのピンアウトをリスト化している。より具体的には、テーブル８００は、ＰＣＢ上の２６０ピンのコネクタに結合されるＤＤＲ３Ｌデバイスのピンアウトをリスト化し、テーブル８１０は、そのような２６０ピンのコネクタに結合されるＤＤＲ４デバイスのピンアウトをリスト化している。テーブル８２０は、このような２６０ピンのコネクタに結合されるＬＰＤＤＲ３デバイスのピンアウトをリスト化し、テーブル８３０は、このような２６０ピンのコネクタに結合されるＬＰＤＤＲ４デバイスのピンアウトをリスト化する。

特定の実施形態は、ＰＣＢに結合されているメモリデバイスのメモリタイプをさまざまな方法で特定する。例えば、テーブル８００、８１０、８２０、８３０で示すさまざまなピンアウトのうち特定の１つを特定することを含む。これに応じて、対応するメモリ規格が特定するピンアウトおよび電圧レベルの両方に準拠するように、プロセッサデバイスのインターフェースモードが設定され、電圧レギュレータのＶＲモードがプログラミングされるとしてよい。

ここで図９Ａ、図９Ｂ、図９Ｃ、図９Ｄ、図９Ｅ、図９Ｆを参照すると、テーブル９００、９１０、９２０はそれぞれ、別の実施形態に係る、ＰＣＢを介してピンアウト設定可能なプロセッサデバイスと通信する対応するメモリデバイスのピンアウトをリスト化する。より具体的には、テーブル９００は、ＰＣＢ上の２４２ピンのコネクタと結合されるＤＤＲ４メモリデバイスのピンアウトをリスト化しており、テーブル９１０はこのような２４２ピンのコネクタに結合されるＬＰＤＤＲ３メモリデバイスのピンアウトをリスト化し、テーブル９２０は、このような２４２ピンのコネクタに結合されるＬＰＤＤＲ４メモリデバイスのピンアウトをリスト化している。特定の実施形態は、テーブル９００、９１０、９２０にさまざまに表すピンアウトのうち特定の１つを、ＰＣＢに結合されているメモリデバイスに対応するものとして、さまざまな方法で特定する。これに応じて、対応するメモリ規格が特定するピンアウトおよび電圧レベルの両方に準拠するよう、プロセッサデバイスのインターフェースモードが設定され、電圧レギュレータのＶＲモードがプログラミングされるとしてよい。

図１０は、メモリデバイスへのアクセスが実現されるコンピューティングシステムの実施形態を示すブロック図である。システム１０００は、本明細書で説明する任意の実施形態に応じたコンピューティングデバイスを示し、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲームコントロールシステムまたは娯楽用コントロールシステム、スキャナ、コピー機、プリンタまたはその他の電子デバイスであってよい。システム１０００は、プロセッサ１０２０を含むとしてよい。プロセッサ１０２０は、処理、動作管理およびシステム１０００のための命令の実行を担当する。プロセッサ１０２０は、任意の種類のマイクロプロセッサ、中央演算処理装置（ＣＰＵ）、プロセッシングコア、または、システム１０００のための処理を実行するその他の処理ハードウェアを含むとしてよい。プロセッサ１０２０は、システム１０００全体の動作を制御し、１または複数のプログラミング可能な汎用マイクロプロセッサまたは特定用途向けマイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、プログラミング可能なコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラミング可能なロジックデバイス（ＰＬＤ）等、または、このようなデバイスの組み合わせであってもよいし、または、これらを含むとしてもよい。

メモリサブシステム１０３０は、システム１０００のメインメモリを表し、プロセッサ１０２０が実行すべきコード、または、ルーチンを実行する際に用いられるデータ値を一時的に格納する。メモリサブシステム１０３０は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、１または複数の多様なランダムアクセスメモリ（ＲＡＭ）、または、その他のメモリデバイス、または、このようなデバイスの組み合わせ等の１または複数のメモリデバイスを含むとしてよい。メモリサブシステム１０３０は、何よりも、システム１０００において命令を実行するためのソフトウェアプラットフォームを提供するべく、オペレーティングシステム（ＯＳ）１０３６を格納しホストとなる。これに加えて、他の命令１０３８が、メモリサブシステム１０３０に格納され、メモリサブシステム１０３０から実行されて、システム１０００の処理およびロジックを実現する。ＯＳ１０３６および命令１０３８は、プロセッサ１０２０によって実行される。

メモリサブシステム１０３０は、メモリデバイス１０３２を含むとしてよく、メモリデバイス１０３２においてデータ、命令、プログラム等を格納する。一実施形態において、メモリサブシステムはメモリコントローラ１０３４を含み、メモリコントローラ１０３４は、例えばプロセッサ１０２０のために、メモリ１０３２にアクセスする。メモリコントローラ１０３４は、プロセッサ１０２０を含むパッケージングされたデバイスに組み込まれるとしてよい。例えば、プロセッサ１０２０は、本明細書に記載したような機能を提供する構成要素を内部または上部に配設しているＰＣＢ（不図示）を介してメモリ１０３２にアクセスする。

プロセッサ１０２０およびメモリサブシステム１０３０は、バス／バスシステム１０１０に結合されるとしてよい。バス１０１０は、適切なブリッジ、アダプタおよび／またはコントローラで接続されている、任意の１または複数の別個の物理バス、通信ライン／インターフェース、および／または、ポイント・ツー・ポイント接続を表す抽象化である。このため、バス１０１０は、例えば、システムバス、ぺリフェラル・コンポーネント・インターコネクト（ＰＣＩ）バス、ハイパートランスポートバスまたは業界標準アーキテクチャ（ＩＳＡ）バス、小型計算機システムインターフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または、米国電気電子学会（ＩＥＥＥ）規格１３９４バス（一般的には「ファイヤワイヤ」と呼ばれる）のうち１または複数を含むとしてよい。バス１０１０の複数のバスはさらに、ネットワークインターフェース１０５０内の複数のインターフェースに対応するとしてよい。

システム１０００はさらに、バス１０１０に結合されている、１または複数の入出力（Ｉ／Ｏ）インターフェース１０４０、ネットワークインターフェース１０５０、１または複数の内部大容量記憶デバイス１０６０および周辺機器インターフェース１０７０を備えるとしてよい。Ｉ／Ｏインターフェース１０４０は、ユーザとシステム１０００との間のやり取り（例えば、ビデオ、オーディオおよび／または英数字によるやり取り）を仲介する１または複数のインターフェースコンポーネントを含むとしてよい。ネットワークインターフェース１０５０は、システム１０００がリモートデバイス（例えば、サーバ、他のコンピューティングデバイス）と１または複数のネットワークを介して通信できるようにする。ネットワークインターフェース１０５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、または、その他の有線または無線方式の規格に基づくインターフェースまたは専用インターフェースを含むとしてよい。

ストレージ１０６０は、大量のデータを不揮発に格納する任意の従来の媒体であってもよいし、または、そのような媒体を含むとしてもよい。例えば、１または複数の磁気ディスク、ソリッドステートディスクあるいは光ディスク、または、これらの組み合わせが挙げられる。ストレージ１０６０は、コードまたは命令およびデータ１０６２を永続的に保持する（つまり、システム１０００に対する電力供給が中断されても値は保持される）。ストレージ１０６０は一般的に「メモリ」と見なされるとしてよいが、メモリ１０３０はプロセッサ１０２０に命令を提供するための実行メモリまたは動作メモリである。ストレージ１０６０は不揮発性であるが、メモリ１０３０は揮発性メモリを含むとしてよい（つまり、値またはデータの状態は、システム１０００に対する電力供給が中断されると、不正確になる）。

周辺機器インターフェース１０７０は、特に具体的に上述していない任意のハードウェアインターフェースを含むとしてよい。 周辺機器とは一般的に、システム１０００に対して従属的に接続されているデバイスを意味する。従属的接続とは、システム１０００が、処理が実行されユーザのやり取りの対象となるソフトウェアプラットフォームおよび／またはハードウェアプラットフォームを提供する接続である。

図１１は、メモリデバイスへのアクセスが実装されるモバイルデバイスの実施形態を示すブロック図である。デバイス１１００は、モバイルコンピューティングデバイスを表す。例えば、コンピューティングタブレット、携帯電話またはスマートフォン、無線で起動される電子リーダー、または、その他のモバイルデバイスである。構成要素のうち特定のものを一般的に図示したものであり、このようなデバイスの全ての構成要素をデバイス１１００に図示しているわけではないと理解されたい。デバイス１１００は、デバイス１１００の主要な処理動作を実行するプロセッサ１１１０を含むとしてよい。プロセッサ１１１０は、１または複数の物理デバイス、例えば、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラミング可能なロジックデバイス、または、その他の処理手段を含むとしてよい。プロセッサ１１１０が実行する処理動作は、アプリケーションおよび／またはデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理動作は、人間であるユーザまたは他のデバイスとの間のＩ／Ｏ（入出力）に関する処理、電力管理に関する処理、および／または、デバイス１１００を別のデバイスに接続することに関する処理を含む。処理動作はさらに、オーディオ入出力および／またはディスプレイ入出力に関する処理も含むとしてよい。

一実施形態において、デバイス１１００は、オーディオサブシステム１１２０を含む。オーディオサブシステム１１２０は、コンピューティングデバイスにオーディオ機能を付与することに対応付けられるハードウェアコンポーネント（例えば、オーディオハードウェアおよびオーディオ回路）およびソフトウェアコンポーネント（例えば、ドライバ、コーデック）を表す。オーディオ機能は、スピーカおよび／またはヘッドフォン出力、および、マイクロフォン入力を含むとしてよい。そのような機能のためのデバイスは、デバイス１１００に一体化されているとしてもよいし、または、デバイス１１００に接続されるとしてもよい。一実施形態において、ユーザは、プロセッサ１１１０が受信して処理するオーディオコマンドを供給することによって、デバイス１１００とやり取りを行う。

ディスプレイサブシステム１１３０は、ユーザがコンピューティングデバイスとやり取りするための視覚的ディスプレイおよび／または接触性ディスプレイを提供するハードウェアコンポーネント（例えば、ディスプレイデバイス）およびソフトウェアコンポーネント（例えば、ドライバ）を表す。ディスプレイサブシステム１１３０は、ユーザに表示を行うべく用いられる特定のスクリーンまたはハードウェアデバイスを含み得るディスプレイインターフェース１１３２を含むとしてよい。一実施形態において、ディスプレイインターフェース１１３２は、ディスプレイに関連する少なくとも一部の処理を実行するためのロジックをプロセッサ１１１０とは別個に含む。一実施形態において、ディスプレイサブシステム１１３０は、ユーザに対して出力および入力の両方を可能とするタッチスクリーンデバイスを含む。

Ｉ／Ｏコントローラ１１４０は、ユーザとのやり取りに関連するハードウェアデバイスおよびソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１１４０は、オーディオサブシステム１１２０および／またはディスプレイサブシステム１１３０の一部であるハードウェアを管理するよう動作するとしてよい。さらに、Ｉ／Ｏコントローラ１１４０は、ユーザがシステムとのやり取りできるようにするためのデバイス１１００に接続される追加デバイスのための接続ポイントを示す。例えば、デバイス１１００に取着され得るデバイスには、マイクロフォンデバイス、スピーカシステムまたはステレオシステム、ビデオシステムまたはその他のディスプレイデバイス、キーボードまたはキーパッドデバイス、または、カードリーダまたはその他のデバイス等の特定用途で利用する他のＩ／Ｏデバイスが含まれるとしてよい。

上述したように、Ｉ／Ｏコントローラ１１４０は、オーディオサブシステム１１２０および／またはディスプレイサブシステム１１３０とやり取りするとしてよい。例えば、マイクロフォンまたはその他のオーディオデバイスを介した入力は、デバイス１１００の１または複数のアプリケーションまたは機能についての入力またはコマンドを提供するとしてよい。また、オーディオ出力が、ディスプレイ出力に代えて、または、ディスプレイ出力に加えて提供されるとしてよい。別の例を挙げると、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスはさらに、少なくとも一部分がＩ／Ｏコントローラ１１４０によって管理され得る入力デバイスとして動作する。さらに、デバイス１１００には、Ｉ／Ｏコントローラ１１４０が管理するＩ／Ｏ機能を提供するボタンまたはスイッチが追加で設けられるとしてよい。

一実施形態によると、Ｉ／Ｏコントローラ１１４０は、加速度計、カメラ、光センサまたはその他の環境センサ、ジャイロスコープ、グローバルポジショニングシステム（ＧＰＳ）、または、デバイス１１００に含まれるその他のハードウェア等のデバイスを管理する。入力は直接的なユーザとのやり取りの一部であってよく、同時に、システムの動作に影響を与える当該システムへの環境入力が提供されるとしてよい（例えば、ノイズ用のフィルタリング、輝度検出のためのディスプレイの調整、カメラ用にフラッシュの使用、または、その他の機能）。

一実施形態によると、デバイス１１００は、電池電力使用率、電池の充電および省電力動作に関する機能を管理する電力管理部１１５０を含む。メモリサブシステム１１６０は、デバイス１１００に情報を格納するべくメモリデバイス１１６２を含むとしてよい。メモリサブシステム１１６０は、不揮発性（メモリデバイスへの電力供給が中断されても状態が変化しない）および／または揮発性（メモリデバイスへの電力供給が中断されると状態が不確定）のメモリデバイスを含むとしてよい。メモリ１１６０は、アプリケーションデータ、ユーザデータ、音楽、写真、ドキュメントまたはその他のデータを格納するとしてよく、同様に、システム１１００のアプリケーションおよび機能の実行に関するシステムデータ（長期データまたは一時データのいずれも）を格納する。

一実施形態によると、メモリサブシステム１１６０は、メモリコントローラ１１６４（同様にシステム１１００の制御部の一部と見なされ得ると共に、プロセッサ１１００の一部と見なされる可能性もある）を含む。メモリコントローラ１１６４は、例えば、プロセッサ１１１０のために、メモリ１１６２へのアクセスを提供するべくシグナリングを通信するとしてよい。メモリコントローラ１１６４は、プロセッサ１１１０を含むパッケージングされたデバイスに組み込まれるとしてよい。例えば、プロセッサ１１１０が、本明細書で説明したような機能を実現するコンポーネントを内部または上部に配設しているＰＣＢ（不図示）を介してメモリ１１６２にアクセスする。

接続１１７０は、デバイス１１００が外部デバイスと通信できるように、ハードウェアデバイス（例えば、無線および／または有線方式のコネクタおよび通信ハードウェア）およびソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含むとしてよい。デバイスは、他のコンピューティングデバイス、無線アクセスポイントまたは基地局等の別個のデバイスであってよく、同様に、ヘッドセット、プリンタまたはその他のデバイス等の周辺機器であってもよい。

接続１１７０は、複数の異なる種類の接続を含むとしてよい。一般化すると、デバイス１１００は、セルラー方式接続１１７２および無線接続１１７４を含むものとして図示されている。セルラー方式接続１１７２は一般的に、無線キャリアが提供するセルラー方式ネットワーク接続を意味し、例えば、グローバルシステムフォーモバイルコミュニケーション（ＧＳＭ（登録商標））またはその変形規格または派生規格、ＣＤＭＡ（符号分割多重アクセス）またはその変形規格または派生規格、ＴＤＭ（時分割多重）またはその変形規格または派生規格、ＬＴＥ（ロングタームエボリューション、「４Ｇ」とも呼ばれる）またはその他のセルラー方式サービス規格を介して提供される。無線接続１１７４は、セルラー方式でない無線接続を意味し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）等）、ローカルエリアネットワーク（ＷｉＦｉ（登録商標）等）、および／または、ワイドエリアネットワーク（ＷｉＭＡＸ（登録商標）等）またはその他の無線通信を含むとしてよい。無線通信は、固体でない媒体を通過する電磁放射波の変調を利用したデータの転送を意味する。有線通信は、固体の通信媒体を介して行われる。

周辺機器接続１１８０は、ハードウェアインターフェースおよびコネクタを含み、同様に周辺機器接続を実現するためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。デバイス１１００は、他のコンピューティングデバイスに対する周辺機器（「接続先」１１８２）であってもよいし、同様に、周辺機器が接続されている（「接続元」１１８４）としてもよいと理解されたい。デバイス１１００は一般的に、デバイス１１００上でコンテンツを管理する（例えば、ダウンロード、および／またはアップロード、変更、同期）等の目的のために他のコンピューティングデバイスに接続するべく「ドッキング」コネクタを持つ。さらに、ドッキングコネクタによって、デバイス１１００は、例えば、オーディオビジュアルシステムまたはその他のシステムへのコンテンツ出力をデバイス１１００が制御できるようにする特定の周辺機器に接続することが可能となるとしてよい。

専用ドッキングコネクタまたはその他の専用接続ハードウェアに加えて、デバイス１１００は、一般的なコネクタまたは標準規格に基づいたコネクタを介して、周辺機器接続１１８０を実現するとしてよい。一般的な種類としては、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（複数の異なるハードウェアインターフェースのいずれかを含むとしてよい）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高精細マルチメディアインターフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤまたはその他の種類が含まれるとしてよい。

一実施例において、デバイスは、それぞれが複数の信号セットのうち一の異なる信号セットに対応する複数のメモリデバイスのいずれかにプリント配線基板（ＰＣＢ）を結合する第１のハードウェアインターフェース（第１のＨＷインターフェース）と、プロセッサデバイスにＰＣＢを結合する第２のＨＷインターフェースであって、プロセッサデバイスは、第１のＨＷインターフェースへのメモリデバイスの接続性を検出して、メモリデバイスのメモリタイプに基づいて、それぞれが複数の信号セットのうち一の異なる信号セットに対応する複数のインターフェースモードのうち第１のインターフェースモードを設定する第２のＨＷインターフェースとを備える。当該デバイスはさらに、第１のＨＷインターフェースに結合されている電圧レギュレータ（ＶＲ）であって、メモリタイプに基づいて、それぞれが複数のメモリデバイスのうち一の異なるメモリデバイスに対応する複数のＶＲモードのうち第１のＶＲモードにプログラミングされ、第１のＶＲモードに基づき第１のＨＷインターフェースに１または複数の電圧を供給するＶＲと、ＰＣＢの内部または上部に配設されているインターコネクトであって、ｘが複数の信号セットを含むスーパーセットの信号総数に等しい整数であるとして、それぞれが第１のＨＷインターフェースのそれぞれの入出力コンタクト（Ｉ／Ｏコンタクト）を第２のＨＷインターフェースのそれぞれのＩ／Ｏコンタクトに結合しているｘ個の信号ラインを有するインターコネクトとを備える。

一実施形態において、複数の信号セットはそれぞれ、複数のメモリ規格のうちの一の異なるメモリ規格によって特定されている。別の実施形態において、複数のメモリ規格は、１または複数のデュアルデータレートメモリ規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、ＤＤＲ３規格またはＤＤＲ４規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、低電力デュアルデータレートメモリ規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、ＬＰＤＤＲ３規格またはＬＰＤＤＲ４規格を含む。

別の実施形態において、当該デバイスは、ＰＣＢの内部または上部に配設されている検出ロジックをさらに備え、検出ロジックは、メモリデバイスの第１のＨＷインターフェースへの接続性を示す信号を生成してプロセッサデバイスに送信する。別の実施形態において、検出ロジックは、シリアルプレゼンスディテクト規格に基づいている。別の実施形態において、ステートマシンロジックは、メモリデバイスの第１のＨＷインターフェースへの接続性を示す信号に応じて、メモリデバイスのメモリタイプを特定する。別の実施形態において、ステートマシンロジックは、プロセッサデバイスのステートマシン回路を有する。別の実施形態において、プロセッサデバイスは、ステートマシンロジックを含むベーシック・インプット／アウトプット・システム（ＢＩＯＳ）プロセスを実行する。別の実施形態において、第１のＨＷインターフェースは機械式コネクタを含む。別の実施形態において、第２のＨＷインターフェースはパッドアレイを含む。別の実施形態において、複数のメモリデバイスは、１または複数のデュアルインラインメモリモジュールを含む。

別の実施例において、システムは、プリント配線基板（ＰＣＢ）と、ＰＣＢの内部または上部に配設されている第１のハードウェアインターフェース（第１のＨＷインターフェース）であって、それぞれが複数の信号セットのうち一の異なる信号セットに対応する複数のメモリデバイスのいずれかに結合する第１のＨＷインターフェースと、ＰＣＢの内部または上部に配設されている第２のＨＷインターフェースと、第２のＨＷインターフェースを介してＰＣＢに結合されているプロセッサデバイスであって、第１のＨＷインターフェースへのメモリデバイスの接続性を検出して、メモリデバイスのメモリタイプに基づいて、それぞれが複数の信号セットのうち一の異なる信号セットに対応する複数のインターフェースモードのうち第１のインターフェースモードを設定するプロセッサデバイスとを備える。当該システムはさらに、第１のＨＷインターフェースに結合されている電圧レギュレータ（ＶＲ）であって、メモリタイプに基づいて、それぞれが複数のメモリデバイスのうち一の異なるメモリデバイスに対応する複数のＶＲモードのうち第１のＶＲモードにプログラミングされ、第１のＶＲモードに基づき第１のＨＷインターフェースに１または複数の電圧を供給するＶＲと、ＰＣＢの内部または上部に配設されているインターコネクトであって、ｘが複数の信号セットを含むスーパーセットの信号総数に等しい整数であるとして、それぞれが第１のＨＷインターフェースのそれぞれの入出力コンタクト（Ｉ／Ｏコンタクト）を第２のＨＷインターフェースのそれぞれのＩ／Ｏコンタクトに結合しているｘ個の信号ラインを有するインターコネクトとを備える。

一実施形態において、複数の信号セットはそれぞれ、複数のメモリ規格のうちの一の異なるメモリ規格によって特定されている。別の実施形態において、複数のメモリ規格は、１または複数のデュアルデータレートメモリ規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、ＤＤＲ３規格またはＤＤＲ４規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、低電力デュアルデータレートメモリ規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、ＬＰＤＤＲ３規格またはＬＰＤＤＲ４規格を含む。

別の実施形態において、当該システムは、ＰＣＢの内部または上部に配設されている検出ロジックをさらに備え、検出ロジックは、メモリデバイスの第１のＨＷインターフェースへの接続性を示す信号を生成してプロセッサデバイスに送信する。別の実施形態において、検出ロジックは、シリアルプレゼンスディテクト規格に基づいている。別の実施形態において、ステートマシンロジックは、メモリデバイスの第１のＨＷインターフェースへの接続性を示す信号に応じて、メモリデバイスのメモリタイプを特定する。別の実施形態において、ステートマシンロジックは、プロセッサデバイスのステートマシン回路を有する。別の実施形態において、プロセッサデバイスは、ステートマシンロジックを含むベーシック・インプット／アウトプット・システム（ＢＩＯＳ）プロセスを実行する。別の実施形態において、第１のＨＷインターフェースは機械式コネクタを含む。別の実施形態において、第２のＨＷインターフェースはパッドアレイを含む。別の実施形態において、複数のメモリデバイスは、１または複数のデュアルインラインメモリモジュールを含む。

別の実施例において、方法は、プリント配線基板（ＰＣＢ）の内部または上部に配設されている第１のハードウェアインターフェースへのメモリデバイスの接続性を検出する段階と、接続性を検出することに応じて、メモリデバイスのメモリタイプを特定する段階であって、メモリタイプに基づいて、プロセッサデバイスはプロセッサデバイスの複数のインターフェースモードのうち第１のインターフェースモードを設定し、複数のインターフェースモードはそれぞれが、複数の信号セットのうちの一の異なる信号セットに対応し、プロセッサデバイスは、ＰＣＢの内部または上部に配設されている第２のハードウェアインターフェースを介してＰＣＢに結合されている、特定する段階とを備える。当該方法はさらに、メモリタイプに基づいて、電圧レギュレータ（ＶＲ）の複数のＶＲモードのうち第１のＶＲモードをプログラミングする段階であって、複数のＶＲモードはそれぞれ、複数のメモリタイプのうち一の異なるメモリタイプに対応し、ＶＲは、第１のＶＲモードに基づき第１のハードウェアインターフェースに１または複数の電圧を供給する、プログラミングする段階と、１または複数の電圧に基づきメモリデバイスが動作している間、ｘが複数の信号セットを含むスーパーセットの信号総数に等しい整数であるとして、ＰＣＢの内部または上部に配設されているインターコネクトのｘ個の信号ラインを介して、メモリデバイスとプロセッサデバイスとの間で複数の信号をやり取りする段階とを備える。

一実施形態において、複数の信号セットはそれぞれ、複数のメモリ規格のうちの一の異なるメモリ規格によって特定されている。別の実施形態において、複数のメモリ規格は、１または複数のデュアルデータレートメモリ規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、ＤＤＲ３規格またはＤＤＲ４規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、低電力デュアルデータレートメモリ規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、ＬＰＤＤＲ３規格またはＬＰＤＤＲ４規格を含む。

別の実施形態において、当該方法は、ＰＣＢの内部または上部に配設されている検出ロジックで、メモリデバイスの第１のハードウェアインターフェースへの接続性を示す信号を生成してプロセッサデバイスに送信する段階をさらに備える。別の実施形態において、検出ロジックは、シリアルプレゼンスディテクト規格に基づいている。別の実施形態において、ステートマシンロジックは、メモリデバイスの第１のハードウェアインターフェースへの接続性を示す信号に応じて、メモリデバイスのメモリタイプを特定する。別の実施形態において、ステートマシンロジックは、プロセッサデバイスのステートマシン回路を有する。別の実施形態において、プロセッサデバイスは、ステートマシンロジックを含むベーシック・インプット／アウトプット・システム（ＢＩＯＳ）プロセスを実行する。別の実施形態において、第１のハードウェアインターフェースは機械式コネクタを含む。別の実施形態において、第２のハードウェアインターフェースはパッドアレイを含む。別の実施形態において、複数のメモリデバイスは、１または複数のデュアルインラインメモリモジュールを含む。

別の実施例において、コンピュータ可読記憶媒体は、１または複数の処理ユニットによって実行されると、１または複数の処理ユニットに方法を実行させる複数の命令を格納している。当該方法は、プリント配線基板（ＰＣＢ）の内部または上部に配設されている第１のハードウェアインターフェースへのメモリデバイスの接続性を検出する段階と、接続性を検出することに応じて、メモリデバイスのメモリタイプを特定する段階であって、メモリタイプに基づいて、プロセッサデバイスはプロセッサデバイスの複数のインターフェースモードのうち第１のインターフェースモードを設定し、複数のインターフェースモードはそれぞれが、複数の信号セットのうちの一の異なる信号セットに対応し、プロセッサデバイスは、ＰＣＢの内部または上部に配設されている第２のハードウェアインターフェースを介してＰＣＢに結合されている、特定する段階とを備える。当該方法はさらに、メモリタイプに基づいて、電圧レギュレータ（ＶＲ）の複数のＶＲモードのうち第１のＶＲモードをプログラミングする段階であって、複数のＶＲモードはそれぞれ、複数のメモリタイプのうち一の異なるメモリタイプに対応し、ＶＲは、第１のＶＲモードに基づき第１のハードウェアインターフェースに１または複数の電圧を供給する、プログラミングする段階と、１または複数の電圧に基づきメモリデバイスが動作している間、ｘが複数の信号セットを含むスーパーセットの信号総数に等しい整数であるとして、ＰＣＢの内部または上部に配設されているインターコネクトのｘ個の信号ラインを介して、メモリデバイスとプロセッサデバイスとの間で複数の信号をやり取りする段階とを備える。

一実施形態において、複数の信号セットはそれぞれ、複数のメモリ規格のうちの一の異なるメモリ規格によって特定されている。別の実施形態において、複数のメモリ規格は、１または複数のデュアルデータレートメモリ規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、ＤＤＲ３規格またはＤＤＲ４規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、低電力デュアルデータレートメモリ規格を含む。別の実施形態において、１または複数のデュアルデータレートメモリ規格は、ＬＰＤＤＲ３規格またはＬＰＤＤＲ４規格を含む。

別の実施形態において、当該方法は、ＰＣＢの内部または上部に配設されている検出ロジックで、メモリデバイスの第１のハードウェアインターフェースへの接続性を示す信号を生成してプロセッサデバイスに送信する段階をさらに備える。別の実施形態において、検出ロジックは、シリアルプレゼンスディテクト規格に基づいている。別の実施形態において、ステートマシンロジックは、メモリデバイスの第１のハードウェアインターフェースへの接続性を示す信号に応じて、メモリデバイスのメモリタイプを特定する。別の実施形態において、ステートマシンロジックは、プロセッサデバイスのステートマシン回路を有する。別の実施形態において、プロセッサデバイスは、ステートマシンロジックを含むベーシック・インプット／アウトプット・システム（ＢＩＯＳ）プロセスを実行する。別の実施形態において、第１のハードウェアインターフェースは機械式コネクタを含む。別の実施形態において、第２のハードウェアインターフェースはパッドアレイを含む。別の実施形態において、複数のメモリデバイスは、１または複数のデュアルインラインメモリモジュールを含む。

本明細書ではメモリデバイスを動作させるための技術およびアーキテクチャを説明する。上記の記載では、説明を目的として、特定の実施形態を徹底的に理解していただくべく数多く具体的且つ詳細な内容を記載している。しかし、特定の実施形態は記載した具体的且つ詳細な内容を採用することなく実施し得ることが当業者には明らかであろう。また、構造およびデバイスは、説明をあいまいにしないよう、ブロック図形式で図示している。

本明細書において「一実施形態」または「実施形態」という場合、当該実施形態に関連付けて説明している特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれていることを意味している。「一実施形態において」という表現は本明細書において繰り返し使用されるが、必ずしも全てが同じ実施形態を指しているものではない。

本明細書に記載する詳細な説明の一部は、コンピュータメモリ内のデータビットに対する演算のシンボル表記およびアルゴリズムの形式で提示する。このようなアルゴリズムによる説明および表記は、コンピューティング分野の当業者が自分の研究の内容を他の当業者に最も効果的に伝えるために用いられる手段である。ここで、アルゴリズムは、一般的に、所望の結果を導き出す自己矛盾しない一連のステップであるとみなされる。ステップは、物理的な量の物理的な操作を必要とするものである。通常は、必ずしも必要ではないが、これらの量は、電気信号または磁気信号として存在し、格納、転送、結合、比較およびその他の操作が可能である。主に一般的に用いられていることを理由として、これらの信号をビット、値、要素、シンボル、文字、項、数等と呼ぶことが場合によっては利便性が高いことが分かっている。

しかし、上記および同様の用語はすべて適切な物理量に対応付けられるべきであり、単にこれらの量に付与された便利な名称に過ぎないことに留意されたい。本明細書の記載内容から明らかなように、特に明記されていない限り、明細書全体にわたって「プロセッシング（ｐｒｏｃｅｓｓｉｎｇ）」または「コンピューティング（ｃｏｍｐｕｔｉｎｇ）」または「算出（ｃａｌｃｕｌａｔｉｎｇ）」または「決定（ｄｅｔｅｒｍｉｎｉｎｇ）」または「表示（ｄｉｓｐｌａｙｉｎｇ）」等の用語を利用して説明している場合、コンピュータシステムのレジスタおよびメモリにおける物理（電子）量として表されるデータを操作して、コンピュータシステムのメモリまたはレジスタ、または、情報を格納、送信または表示するその他の同様のデバイスにおいて同様に物理量として表される他のデータに変換するコンピュータシステムまたは同様の電子コンピューティングデバイスの動作およびプロセスまたは同様と考えられる。

特定の実施形態はさらに、本明細書で説明する処理を実行する装置に関連する。当該装置は、必要な目的に応じて特別に構築されているとしてもよいし、または、汎用コンピュータを含み、当該コンピュータに格納されているコンピュータプログラムによって選択的にアクティブ化または再設定されるとしてもよい。そのようなコンピュータプログラムは、これらに限定されないが、フロッピー（登録商標）ディスク、光ディスク、ＣＤ−ＲＯＭおよび光磁気ディスク等の任意の種類のディスク、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）等のランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気カードまたは光カード、または、電子命令を格納するのに適しておりコンピュータシステムバスに結合される任意の種類の媒体等のコンピュータ可読記憶媒体に格納されているとしてもよい。

本明細書で提示するアルゴリズムおよびディスプレイは、任意の特定のコンピュータまたはその他の装置に本質的に関連するものではない。さまざまな汎用システムが本明細書に記載の教示内容にしたがったプログラムと共に利用されるとしてよく、または、必要な方法ステップを実行するべく特別な用途により限定した装置を構築する方が便利と判明する場合もあるとしてよい。さまざまなこのようなシステムについて必要な構造は、本明細書の記載から明らかである。さらに、特定の実施形態の説明は、任意の特定のプログラミング言語に基づいたものではない。さまざまなプログラミング言語を用いて本明細書に記載した実施形態の教示内容を実装し得ると考えられたい。

本明細書に記載した内容に加えて、開示した実施形態およびそれらの実施例については、範囲から逸脱することなく、さまざまな変形例が実現されるとしてよい。このため、本明細書の説明および例は、限定ではなく例示を目的としたものと解釈されるべきである。本発明の範囲は、以下に記載する請求項にのみ基づいて決定されるべきである。

Claims (18)

1. それぞれが複数の信号セットのうち一の異なる信号セットに対応する複数のメモリデバイスのいずれかにプリント配線基板（ＰＣＢ）を結合する第１のハードウェアインターフェース（第１のＨＷインターフェース）と、
   プロセッサデバイスに前記ＰＣＢを結合する第２のＨＷインターフェースと、
   前記ＰＣＢの内部または上部に配設され、前記メモリデバイスの前記第１のＨＷインターフェースへの接続性を示す信号を生成して前記プロセッサデバイスに送信可能な検出ロジックと、
   前記第１のＨＷインターフェースに結合されている電圧レギュレータ（ＶＲ）と、
   前記ＰＣＢの内部または上部に配設されているインターコネクトであって、ｘが前記複数の信号セットを含むスーパーセットの信号総数に等しい整数であるとして、それぞれが前記第１のＨＷインターフェースのそれぞれの入出力コンタクト（Ｉ／Ｏコンタクト）を前記第２のＨＷインターフェースのそれぞれのＩ／Ｏコンタクトに結合しているｘ個の信号ラインを有するインターコネクトと
   を備え、
   前記プロセッサデバイスは、前記メモリデバイスの前記第１のＨＷインターフェースへの接続性を検出するためのベーシック・インプット／アウトプット・システム（ＢＩＯＳ）プロセスを実行可能であり、前記検出ロジックおよび前記ＢＩＯＳプロセスのいずれを利用すべきかを判断し、前記接続性の検出結果に基づいて前記メモリデバイスのメモリタイプを特定し、前記メモリデバイスの特定された前記メモリタイプに基づいて、それぞれが前記複数の信号セットのうち一の異なる信号セットに対応する複数のインターフェースモードのうち第１のインターフェースモードを設定し、
   前記ＶＲは、前記メモリタイプに基づいて、それぞれが複数の前記メモリデバイスのうち一の異なるメモリデバイスに対応する複数のＶＲモードのうち第１のＶＲモードにプログラミングされ、前記第１のＶＲモードに基づき前記第１のＨＷインターフェースに１または複数の電圧を供給する、デバイス。
2. 前記複数の信号セットはそれぞれ、複数のメモリ規格のうちの一の異なるメモリ規格によって特定されている
   請求項１に記載のデバイス。
3. 前記複数のメモリ規格は、１または複数のデュアルデータレートメモリ規格を含む
   請求項２に記載のデバイス。
4. 前記検出ロジックは、シリアルプレゼンスディテクト規格に基づいている
   請求項１から３のいずれか１項に記載のデバイス。
5. 前記プロセッサデバイスに含まれるかまたは前記プロセッサデバイスへのアクセス可能なステートマシンロジックは、前記メモリデバイスの前記第１のＨＷインターフェースへの前記接続性を示す前記信号に応じて、前記メモリデバイスの前記メモリタイプを特定する
   請求項１から４のいずれか１項に記載のデバイス。
6. 前記ステートマシンロジックは、前記プロセッサデバイスのステートマシン回路を有する
   請求項５に記載のデバイス。
7. 前記複数のメモリデバイスは、１または複数のデュアルインラインメモリモジュールを含む
   請求項１から６のいずれか一項に記載のデバイス。
8. プリント配線基板（ＰＣＢ）と、
   前記ＰＣＢの内部または上部に配設されている第１のハードウェアインターフェース（第１のＨＷインターフェース）であって、それぞれが複数の信号セットのうち一の異なる信号セットに対応する複数のメモリデバイスのいずれかに結合する第１のＨＷインターフェースと、
   前記ＰＣＢの内部または上部に配設されている第２のＨＷインターフェースと、
   前記第２のＨＷインターフェースを介して前記ＰＣＢに結合されているプロセッサデバイスと、
   前記ＰＣＢの内部または上部に配設され、前記第１のＨＷインターフェースへ結合された前記メモリデバイスの前記第１のＨＷインターフェースへの接続性を示す信号を生成して前記プロセッサデバイスに送信可能な検出ロジックと、
   前記第１のＨＷインターフェースに結合されている電圧レギュレータ（ＶＲ）と、
   前記ＰＣＢの内部または上部に配設されているインターコネクトであって、ｘが前記複数の信号セットを含むスーパーセットの信号総数に等しい整数であるとして、それぞれが前記第１のＨＷインターフェースのそれぞれの入出力コンタクト（Ｉ／Ｏコンタクト）を前記第２のＨＷインターフェースのそれぞれのＩ／Ｏコンタクトに結合しているｘ個の信号ラインを有するインターコネクトと
   を備え、
   前記プロセッサデバイスは、前記メモリデバイスの前記第１のＨＷインターフェースへの接続性を検出するためのＢＩＯＳプロセスを実行可能であり、前記検出ロジックおよび前記ＢＩＯＳプロセスのいずれを利用すべきかを判断し、前記接続性の検出結果に基づいて前記メモリデバイスのメモリタイプを特定し、前記メモリデバイスの特定された前記メモリタイプに基づいて、それぞれが前記複数の信号セットのうち一の異なる信号セットに対応する複数のインターフェースモードのうち第１のインターフェースモードを設定し、
   前記ＶＲは、前記メモリタイプに基づいて、それぞれが複数の前記メモリデバイスのうち一の異なるメモリデバイスに対応する複数のＶＲモードのうち第１のＶＲモードにプログラミングされ、前記第１のＶＲモードに基づき前記第１のＨＷインターフェースに１または複数の電圧を供給する、システム。
9. 前記複数の信号セットはそれぞれ、複数のメモリ規格のうちの一の異なるメモリ規格によって特定されている
   請求項８に記載のシステム。
10. 前記複数のメモリ規格は、１または複数のデュアルデータレートメモリ規格を含む
    請求項９に記載のシステム。
11. 前記検出ロジックは、シリアルプレゼンスディテクト規格に基づいている
    請求項８から１０のいずれか１項に記載のシステム。
12. 前記プロセッサデバイスに含まれるかまたは前記プロセッサデバイスへのアクセス可能なステートマシンロジックは、前記メモリデバイスの前記第１のＨＷインターフェースへの前記接続性を示す前記信号に応じて、前記メモリデバイスの前記メモリタイプを特定する
    請求項８から１１のいずれか１項に記載のシステム。
13. 前記ステートマシンロジックは、前記プロセッサデバイスのステートマシン回路を有する
    請求項１２に記載のシステム。
14. 前記複数のメモリデバイスは、１または複数のデュアルインラインメモリモジュールを含む
    請求項８から１３のいずれか一項に記載のシステム。
15. プリント配線基板（ＰＣＢ）の内部または上部に配設される検出ロジックおよびプロセッサデバイスが実行可能なＢＩＯＳプロセスのいずれを利用すべきかを、前記プロセッサデバイスによって、判断する段階と、
    前記ＰＣＢの内部または上部に配設されている第１のハードウェアインターフェースへのメモリデバイスの接続性を、前記判断する段階において判断された前記検出ロジックまたは前記ＢＩＯＳプロセスを利用して、検出する段階と、
    前記接続性を検出することに応じて、前記メモリデバイスのメモリタイプを特定する段階であって、前記メモリタイプに基づいて、プロセッサデバイスは前記プロセッサデバイスの複数のインターフェースモードのうち第１のインターフェースモードを設定し、前記複数のインターフェースモードはそれぞれが、複数の信号セットのうちの一の異なる信号セットに対応し、前記プロセッサデバイスは、前記ＰＣＢの内部または上部に配設されている第２のハードウェアインターフェースを介して前記ＰＣＢに結合されている、特定する段階と、
    前記メモリタイプに基づいて、電圧レギュレータ（ＶＲ）の複数のＶＲモードのうち第１のＶＲモードをプログラミングする段階であって、前記複数のＶＲモードはそれぞれ、複数のメモリタイプのうち一の異なるメモリタイプに対応し、前記ＶＲは、前記第１のＶＲモードに基づき前記第１のハードウェアインターフェースに１または複数の電圧を供給する、プログラミングする段階と、
    前記１または複数の電圧に基づき前記メモリデバイスが動作している間、ｘが前記複数の信号セットを含むスーパーセットの信号総数に等しい整数であるとして、前記ＰＣＢの内部または上部に配設されているインターコネクトのｘ個の信号ラインを介して、前記メモリデバイスと前記プロセッサデバイスとの間で複数の信号をやり取りする段階と
    を備える方法。
16. 前記複数の信号セットはそれぞれ、複数のメモリ規格のうちの一の異なるメモリ規格によって特定されている
    請求項１５に記載の方法。
17. 前記複数のメモリ規格は、１または複数のデュアルデータレートメモリ規格を含む
    請求項１６に記載の方法。
18. 複数の前記メモリデバイスは、１または複数のデュアルインラインメモリモジュールを含む
    請求項１５から１７のいずれか一項に記載の方法。

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