TW201533892A - 主動基板以及顯示面板 - Google Patents

Abstract

一種主動基板包括一基底、一下電極、一絕緣層、一鈍化層以及一上電極。下電極設置於基底上。絕緣層設置於下電極上，且絕緣層具有一凹陷。鈍化層設置於絕緣層上，且鈍化層具有一穿孔，對應凹陷設置。上電極設置於鈍化層上，且透過穿孔延伸至凹陷的底部，其中下電極、絕緣層、鈍化層以及上電極構成一儲存電容。

Description

主動基板以及顯示面板

本發明係關於一種主動基板以及顯示面板，尤指一種具有低功率與窄邊框的主動基板與顯示面板。

由於液晶顯示面板具有外型輕薄、耗電量少以及無輻射污染等特性，故已成為目前顯示器的主流商品，並廣泛地被應用於各式電子裝置中。傳統液晶顯示面板由一主動基板、一彩色濾光片基板以及一液晶層所構成。其中，主動基板是由複數個陣列排列的薄膜電晶體與相對應的畫素電極所組成，且薄膜電晶體作為畫素單元的開關元件，而為了控制個別的畫素單元，主動基板會配置掃描線與資料線來傳送開關與電壓訊號，以顯示出所欲之畫面。

於傳統液晶顯示面板中，薄膜電晶體是使用非晶矽作為其通道層的材料，使薄膜電晶體可具有開關功能。不過，非晶矽的載子濃度與遷移率低，在縮減薄膜電晶體的尺寸時，容易導致薄膜電晶體的驅動速度不佳的情況。為此，透過氧化物半導體材料的遷移率高於非晶矽的遷移率的特性，目前已發展出利用氧化物半導體材料作為薄膜電晶體的通道層。

於習知氧化物電晶體中，閘極絕緣層的材料是使用氧化矽(SiOx)，相較於薄膜電晶體使用氮化矽(SiNx)作為閘極絕緣層而言，由於氧化矽具有較低的介電係數，因此可降低主動基板中的寄生電容，進而減少液晶顯示面板的驅動負載與免除不必要的耦合電容。然而，主動基板的周邊電路中含有電容，且電容的一部份介電層是設計為閘極絕緣層，因此當周邊電路 的電容值的設計維持不變時，電容的面積需被增加，使得液晶顯示面板的邊框寬度變寬。另外，當透過提升閘極絕緣層的介電係數來降低電容的面積時，氧化物電晶體的寄生電容會提升，進而增加液晶顯示面板的驅動負載以及不必要的耦合電容。由此可知，習知主動基板的設計無法同時縮小邊框寬度與降低驅動負載。

本發明之主要目的在於提供一種主動基板與顯示面板，以縮小邊框寬度，且降低驅動負載。

為達上述的目的，本發明提供一種主動基板，其包括一基底、一下電極、一第一絕緣層、一鈍化層以及一上電極。下電極設置於基底上。第一絕緣層設置於下電極上，且第一絕緣層具有一凹陷。鈍化層設置於第一絕緣層上，且鈍化層具有一第一穿孔，對應凹陷設置。上電極設置於鈍化層上，且透過第一穿孔延伸至凹陷的底部，其中下電極、第一絕緣層、鈍化層以及上電極構成一儲存電容。

為達上述的目的，本發明另提供一種主動基板，其包括一基底、一下電極、一第一絕緣層、一第一半導體層、一鈍化層以及一上電極。下電極設置於基底上，且第一絕緣層設置於下電極上。第一半導體層設置於第一絕緣層上。鈍化層設置於第一絕緣層與第一半導體層上，且鈍化層具有一第一穿孔，暴露出第一半導體層。上電極設置於鈍化層上，且透過第一穿孔與第一半導體層電性連接，其中下電極、第一絕緣層、鈍化層以及上電極構成一儲存電容。

於本發明的主動基板中，在第一絕緣層調整至具有低介電常數的情況下，儲存電容仍可在不改變電容值的情況下透過縮小凹陷底部與第一絕緣層的下表面之間的間距來縮小其面積，因此主動基板可同時兼具低消耗功率以及低儲存電容面積的優點，進而可縮減顯示面板的邊框寬度。

100、200、300‧‧‧主動基板

102‧‧‧基底

104‧‧‧第一金屬圖案層

104a‧‧‧下電極

104b‧‧‧第一接墊

104c‧‧‧閘極

106‧‧‧第一絕緣層

106a‧‧‧第四穿孔

106b‧‧‧凹陷

108‧‧‧半導體層

110‧‧‧鈍化層

110a‧‧‧第三穿孔

110b‧‧‧第二穿孔

110c‧‧‧第一穿孔

112‧‧‧第二絕緣層

112a‧‧‧第五穿孔

114‧‧‧第二金屬圖案層

114a‧‧‧上電極

114b‧‧‧第二接墊

114c‧‧‧源極

114d‧‧‧汲極

202‧‧‧半導體圖案層

202a‧‧‧第一半導體層

202b‧‧‧第二半導體層

300a‧‧‧顯示區

300b‧‧‧周邊區

302‧‧‧移位暫存器

304‧‧‧電位移轉器

306‧‧‧畫素結構

308‧‧‧畫素電極

400‧‧‧顯示面板

402‧‧‧主動基板

404‧‧‧顯示介質層

406‧‧‧上基板

C1、C2‧‧‧儲存電容

Cst1‧‧‧第一儲存電容

Cst2‧‧‧第二儲存電容

Cst3‧‧‧第三儲存電容

D‧‧‧深度

T1‧‧‧最大厚度

T2、T3、T4‧‧‧厚度

Tr‧‧‧薄膜電晶體

Tr1‧‧‧第一薄膜電晶體

Tr2‧‧‧第二薄膜電晶體

Tr3‧‧‧第三薄膜電晶體

W‧‧‧寬度

G‧‧‧間距

第1圖至第4圖為本發明第一實施例的主動基板的製作方法示意圖。

第5圖至第8圖為本發明第二實施例的主動基板的製作方法示意圖。

第9圖為本發明一第三實施例的主動基板的上視示意圖。

第10圖為本發明一實施例之顯示面板之剖面示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖至第4圖，第1圖至第4圖為本發明第一實施例的主動基板的製作方法示意圖，其中第4圖為本發明第一實施例的主動基板的結構示意圖。為了清楚顯示本實施例的主動基板的製作方法，僅顯示出單一薄膜電晶體、單一儲存電容與單一接墊結構的製作方法，但本發明並不以此為限，且本發明的其他薄膜電晶體、儲存電容與接墊結構亦可使用相同的製作方法。如第1圖所示，首先提供基底102。接著，於基底102上形成第一金屬圖案層104，其中第一金屬圖案層104包括下電極104a、第一接墊104b以及閘極104c。之後，依序於第一金屬圖案層104上形成一第一絕緣層106、一半導體層108以及一鈍化層110，其中第一絕緣層106覆蓋第一金屬圖案層104與基底102，且半導體層108對應閘極104c設置，並位於閘極104c正上方，而鈍化層110覆蓋半導體層108與第一絕緣層106。於本實施例中，形成第一金屬圖案層104之步驟與形成第一絕緣層106之步驟之間可選擇性於第一金屬圖案層104與第一絕緣層106之間形成第二絕緣層112，且第二絕緣層112覆蓋第一金屬圖案層104與基底102。並且，第一絕緣層106的最大厚度T1，即尚未被蝕刻時的厚度，與第二絕緣層112的厚度T2的總和 大於鈍化層110的厚度T3，且第一絕緣層106的最大厚度T1大於第二絕緣層112的厚度T2。舉例來說，第一絕緣層106之最大厚度T1可為1500埃至6000埃，較佳為2500埃至4500埃，第二絕緣層112之厚度T2可為100埃至3000埃，較佳為300埃至1000埃，鈍化層110的厚度可為100埃至3000埃，且半導體層108的厚度可為50埃至2000埃，較佳為200埃至600埃，但不以上述為限。再者，第一絕緣層106的介電常數小於第二絕緣層112的介電常數。舉例來說，第一絕緣層106的材料可包括氧化矽(SiOx)、氮氧化矽(SiNxOy)或氧化鋁(AlOx)，且第二絕緣層112的材料可包括氮化矽(SiNx)、氮氧化矽(SiNxOy)、氧化鋁(AlOx)、氧化鉿(HfOx)或氧化鋯(ZrOx)。鈍化層110之材料可包括氧化矽或氮氧化矽(SiNxOy)，且半導體層108的材料可包括氧化物半導體，且氧化物半導體可為包含銦、鋅、錫、鎵或上述元素組合之氧化物或氮氧化物，例如：氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)、氧化鋅(ZnO)或氮氧化鋅(ZnOxNy)。為了清楚說明本實施例的主動基板100之製作方法，於形成鈍化層110之後之步驟是以具有第二絕緣層112的結構來做描述，但本發明不限於此。於其他實施例中，於第一金屬圖案層與第一絕緣層之間亦可不具有第二絕緣層。

隨後，如第2圖所示，對鈍化層110進行第一微影暨蝕刻製程，以於第一接墊104b上之鈍化層110中形成一第三穿孔110a，且於半導體層108上之鈍化層110中形成二第二穿孔110b，其中第三穿孔110a舉例係暴露出第一絕緣層106之部份上表面，而各第二穿孔110b舉例係暴露出半導體層108之部份上表面。

然後，如第3圖所示，進行第二微影暨蝕刻製程，以於第三穿孔110a所暴露出的第一絕緣層106中形成一第四穿孔106a，並於第四穿孔106a所暴露出之第二絕緣層112中形成一第五穿孔112a，使第一接墊104b被暴露出來，且下電極104a上的鈍化層110與第一絕緣層106同時會被蝕刻，進而分別於鈍化層110與第一絕緣層106中形成一第一穿孔110c與一凹陷106b， 使第一穿孔110c與凹陷106b對應下電極104a設置。由於第一絕緣層106的最大厚度T1與第二絕緣層112的厚度T2的總和大於鈍化層110的厚度T3，因此當鈍化層110被蝕穿之後，下電極104a上的第一絕緣層106與第二絕緣層112尚未被蝕穿。所以，於形成第四穿孔106a與第五穿孔112a之步驟中，第一絕緣層106會繼續被蝕刻，直到對應第一接墊104b之第一絕緣層106與第二絕緣層112被蝕穿才停止，因此第一穿孔110c可對應凹陷106b設置。於本實施例中，對應第一穿孔110c之殘留的第一絕緣層106的厚度，即凹陷106b的底部與第一絕緣層106之下表面之間的垂直間距G，與第二絕緣層之厚度T2的總和可介於鈍化層110之厚度的50%與150%之間，例如：為500埃至3500埃，較佳為1500埃至2500埃的70%與130%之間。並且，凹陷106b的深度D與鈍化層110之厚度T3的總和可介於第一絕緣層106之最大厚度T1與第二絕緣層112之厚度T2的總和的50%與150%之間，例如：1500埃至5000埃。本發明並不限於上述，且本發明的凹陷106b的深度D或對應第一穿孔110c之殘留的第一絕緣層106的厚度可透過調整蝕刻製程的蝕刻條件來達到。

接著，如第4圖所示，於鈍化層110上形成一金屬層(未標示)，且對金屬層圖案化，以形成一第二金屬圖案層114，其中第二金屬圖案層114包括一上電極114a、一第二接墊114b、一源極114c以及一汲極114d。至此便完成本實施例的主動基板100。

於本實施例中，上電極114a對應下電極104a設置，並透過鈍化層110的第一穿孔110c延伸至第一絕緣層106的凹陷106b底部。因此，上電極114a、下電極104a以及位於凹陷106b內之上電極114a與下電極104a之間的第一絕緣層106與第二絕緣層112可構成儲存電容C，且位於凹陷106b內之上電極114a與下電極104a之間的第一絕緣層106與第二絕緣層112可作為儲存電容C1的介電層。另外，第二接墊114b對應第一接墊104b設置，並透過第三穿孔110a、第四穿孔106a以及第五穿孔112a與第一接墊104b電 性連接。並且，源極114c與汲極114d對應半導體層108設置，並分別透過各第二穿孔110b與半導體層108電性連接，使得閘極104c、第一絕緣層106、第二絕緣層112、半導體層108、源極114c以及汲極114c構成薄膜電晶體Tr。其中，第一絕緣層106與第二絕緣層112作為薄膜電晶體Tr的閘極絕緣層。

值得說明的是，由於第一絕緣層106的最大厚度T1大於第二絕緣層112的厚度T2，且第一絕緣層106的介電常數小於第二絕緣層112的介電常數，因此閘極絕緣層的介電常數可被降低至接近第一絕緣層106的介電常數，以進而降低薄膜電晶體Tr的寄生電容，且減少主動基板100的驅動負載與免除不必要的耦合電容。再者，儘管為了降低主動基板100的驅動負載而需固定第一絕緣層106的最大厚度T1與介電常數以及第二絕緣層112的厚度T2與介電常數，本實施例的儲存電容C1仍可在不改變電容值的情況下透過縮小凹陷106b底部與第一絕緣層106的下表面之間的間距來縮小其面積大小。如此一來，本實施例的主動基板100可同時兼具低消耗功率以及低儲存電容面積的優點。於其他實施例中，主動基板亦可不包括第二絕緣層。

於其他實施例中，主動基板可不包括第二絕緣層，使得儲存電容是由上電極、下電極以及位於凹陷內之上電極與下電極之間的第一絕緣層所構成，且薄膜電晶體是由閘極、第一絕緣層、半導體層、源極以及汲極所構成。

本發明之主動基板與其製作方法並不以上述實施例為限。下文將繼續揭示本發明之其它實施例或變化形，然為了簡化說明並突顯各實施例或變化形之間的差異，下文中使用相同標號標注相同元件，並不再對重覆部份作贅述。

請參考第5圖至第8圖，第5圖至第8圖為本發明第二實施例的主動基板的製作方法示意圖，其中第8圖為本發明第二實施例的主動基板的結構示意圖。相較於第一實施例，本實施例製作主動基板200的方法於形成第一絕緣層106之步驟以及其之前的步驟係與第一實施例相同，因此在此不 多做贅述。如第5圖所示，於形成第一絕緣層106之後，於第一絕緣層106上形成一半導體圖案層202，使得半導體圖案層202包括一第一半導體層202a以及一第二半導體層202b，其中第一半導體層202a對應下電極104a設置，且第二半導體層202b對應閘極104c設置。隨後，於半導體圖案層202以及第一絕緣層106上形成鈍化層110。於本實施例中，形成第一金屬圖案層104之步驟與形成第一絕緣層106之步驟之間亦可選擇性於第一金屬圖案層104與第一絕緣層106之間形成第二絕緣層112，且第二絕緣層112覆蓋第一金屬圖案層104與基底102。並且，第一絕緣層106的最大厚度T1，即尚未被蝕刻時的厚度，與第二絕緣層112的厚度T2的總和大於鈍化層110的厚度T3，且第一絕緣層106的最大厚度T1大於第二絕緣層112的厚度T2。舉例來說，第一絕緣層106之最大厚度T1可為1500埃至6000埃，較佳為2500埃至4500埃，且第二絕緣層112之厚度T2可為100埃至3000埃，而鈍化層110的厚度可為100埃至3000埃，半導體圖案層202的厚度T4可為50埃至2000埃，較佳為200埃至600埃，但不以此為限。再者，第一絕緣層106的介電常數小於第二絕緣層112的介電常數。舉例來說，第一絕緣層106的材料可包括氧化矽(SiOx)、氮氧化矽(SiNxOy)或氧化鋁(AlOx)，且第二絕緣層112的材料可包括氮化矽(SiNx)、氮氧化矽(SiNxOy)、氧化鋁(AlOx)或、氧化鉿(HfOx)或氧化鋯(ZrOx)。半導體圖案層202的材料可包括氧化物半導體，且氧化物半導體可為包含銦、鋅、錫、鎵或上述元素組合之氧化物或氮氧化物，例如：銦鎵鋅氧化物(IGZO)、銦錫鋅氧化物(ITZO)、氧化鋅(ZnO)或氮氧化鋅(ZnOxNy)，且鈍化層110之材料可包括氧化矽(SiOx)或氮氧化矽(SiNxOy)。為了清楚說明本實施例的主動基板之製作方法，於形成鈍化層110之後之步驟是以形成有第二絕緣層112的結構來做描述，但本發明不限於此。於其他實施例中，於第一金屬圖案層與第一絕緣層之間亦可不形成有第二絕緣層。

接著，如第6圖所示，對鈍化層110進行第一微影暨蝕刻製程，於鈍化層110中形成第一穿孔110c、第二穿孔110b以及第三穿孔110a。第 一穿孔110c對應第一半導體層202a設置，並暴露出第一半導體層202a。第二穿孔110b對應第二半導體層202b設置，並暴露出第二半導體層202b。第三穿孔110a對應第一接墊104b設置，並暴露出第一絕緣層106。

然後，如第7圖所示，對第一絕緣層106進行第二微影暨蝕刻製程，以於第三穿孔110a所暴露出的第一絕緣層106中形成第四穿孔106a，並於第四穿孔106a所暴露出之第二絕緣層112中形成第五穿孔112a，使第一接墊104b被暴露出。

接著，如第8圖所示，於鈍化層110上形成金屬層(未標示)，且對金屬層圖案化，以形成第二金屬圖案層114，其中第二金屬圖案層114包括上電極114a、第二接墊114b、源極114c以及汲極114d。至此便完成本實施例的主動基板200。於本實施例中，上電極114a設置於對應第一半導體層202a之鈍化層110上，並透過鈍化層110的第一穿孔110c延伸至與第一半導體層202a電性連接，使得下電極104a、第一絕緣層106、第二絕緣層112、第一半導體層202a以及上電極114a可構成儲存電容C2。第二接墊114設置於鈍化層110上，並透過鈍化層110的第三穿孔110a、第一絕緣層106的第四穿孔106a以及第二絕緣層112的第五穿孔112a與第一接墊104b電性連接。源極104c與汲極104d設置於對應第二半導體層202b之鈍化層110上，並分別透過各第二穿孔110b與第二半導體層202b電性連接，使得閘極104c、第一絕緣層106、第二絕緣層112、第二半導體層202b、源極104c以及汲極104d可構成薄膜電晶體Tr。

於其他實施例中，主動基板可不包括第二絕緣層，使得儲存電容是由下電極、第一絕緣層、第一半導體層以及上電極所構成，且薄膜電晶體是由閘極、第一絕緣層、第二半導體層、源極以及汲極所構成。

請參考第9圖，第9圖為本發明一第三實施例的主動基板的上視示意圖。如第9圖所示，本實施例的主動基板300可具有顯示區300a與圍繞顯示區300a之周邊區300b。並且，主動基板300包括至少一移位暫存器(shift register)302、一電位移轉器(level shifter)304以及至少一畫素結構306。移位暫存器302與電位移轉器304設置於周邊區300b內，且畫素結構306設置於顯示區300a內。移位暫存器302的一部份可由至少一第一薄膜電晶體Tr1與至少一第一儲存電容Cst1所構成。電位移轉器304的一部份可由至少一第二薄膜電晶體Tr2與至少一第二儲存電容Cst2所構成。畫素結構306可由至少一第三薄膜電晶體Tr3、至少一第三儲存電容Cst3以及至少一畫素電極308所構成。於本實施例中，第一薄膜電晶體Tr1、第二薄膜電晶體Tr2與第三薄膜電晶體Tr3的至少一者可分別為第一實施例之第4圖所示的薄膜電晶體Tr結構或第二實施例之第8圖所示的薄膜電晶體Tr結構，且第一儲存電容Cst1、第二儲存電容Cst2與第三儲存電容Cst3的至少一者可分別為第一實施例之第4圖所示的儲存電容C1結構或第二實施例之第8圖所示的儲存電容C2結構，因此在此不多做贅述。

值得注意的是，由於第一儲存電容Cst1與第二儲存電容Cst2之至少一者可在不改變電容值的情況下透過縮小凹陷106b底部與第一絕緣層106的下表面之間的間距來縮小其所佔面積，因此可降低用於設置第一儲存電容Cst1與第二儲存電容Cst2之至少一者的空間。藉此，周邊區300b的寬度W，即顯示區300b與基底102側邊之間的間距，可被縮減，寬度W依照顯示面板之尺寸大小舉例係可為0.4公厘至2.5公厘或0.8公厘至1.3公厘(小尺寸)或1公厘至5公厘(大尺寸)，使得應用本實施例的主動基板300之顯示面板可有效地縮減邊框的寬度。並且，當第三儲存電容Cst3透過縮小凹陷106b底部與第一絕緣層106的下表面之間的間距來縮小其面積時，畫素結構306的範圍亦可被縮小，使單位面積的畫素結構306之數量，即解析度，得以增加。

請參考第10圖，且一併參考第9圖。第10圖為本發明一實施例之顯示面板之剖面示意圖。如第10圖所示，本實施例的顯示面板400可包括主動基板402、顯示介質層404與上基板406。主動基板402可為上述任一實 施例的主動基板，因此在此不多作贅述。顯示介質層404可為液晶層，但不限於此。本發明的顯示面板400可為任一種主動陣列顯示面板，例如：液晶顯示面板、有機發光二極體顯示面板、電泳顯示面板或電致變色顯示面板等。

綜上所述，於本發明的主動基板中，在閘極絕緣層調整至具有低介電常數的情況下，儲存電容仍可在不改變電容值的情況下透過縮小凹陷底部與第一絕緣層的下表面之間的間距來縮小其面積，因此主動基板可同時兼具低消耗功率以及低儲存電容面積的優點，進而可縮減顯示面板的邊框寬度。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧主動基板

102‧‧‧基底

104‧‧‧第一金屬圖案層

104a‧‧‧下電極

104b‧‧‧第一接墊

104c‧‧‧閘極

106‧‧‧第一絕緣層

106a‧‧‧第四穿孔

106b‧‧‧凹陷

108‧‧‧半導體層

110‧‧‧鈍化層

110a‧‧‧第三穿孔

110b‧‧‧第二穿孔

110c‧‧‧第一穿孔

112‧‧‧第二絕緣層

112a‧‧‧第五穿孔

114‧‧‧第二金屬圖案層

114a‧‧‧上電極

114b‧‧‧第二接墊

114c‧‧‧源極

114d‧‧‧汲極

C1‧‧‧儲存電容

D‧‧‧深度

T1‧‧‧最大厚度

T2、T3‧‧‧厚度

Tr‧‧‧薄膜電晶體

G‧‧‧間距

Claims (12)

1. 一種主動基板，包括：一基底；一下電極，設置於該基底上；一第一絕緣層，設置於該下電極上，且該第一絕緣層具有一凹陷；一鈍化層，設置於該第一絕緣層上，且該鈍化層具有一第一穿孔，對應該凹陷設置；以及一上電極，設置於該鈍化層上，且透過該第一穿孔延伸至該凹陷的底部，其中該下電極、該第一絕緣層以及該上電極構成一儲存電容。
2. 如請求項1所述之主動基板，另包括：一閘極，設置於該基底上，其中該第一絕緣層覆蓋該閘極；一半導體層，設置於該第一絕緣層上，並對應該閘極設置，其中該鈍化層設置於該半導體層上，且具有二第二穿孔，分別暴露出該半導體層；以及一源極與一汲極，設置於該鈍化層上，且該源極與該汲極分別透過各該第二穿孔與該半導體層電性連接，其中該閘極、該第一絕緣層、該半導體層、該源極以及該汲極構成一薄膜電晶體。
3. 如請求項2所述之主動基板，其中該基底具有一顯示區與一圍繞該顯示區之周邊區，且該薄膜電晶體與該儲存電容係位於該周邊區內以構成一移位暫存器(shift register)之一部份或一電位移轉器(level shifter)之一部份。
4. 如請求項2所述之主動基板，其中該基底具有一顯示區與一圍繞該顯示區之周邊區，該主動基板更包含一畫素電極，且該畫素電極、該薄膜電晶體與該儲存電容係位於該顯示區內以構成一畫素結構之一部份。
5. 如請求項1所述之主動基板，其中該儲存電容另包括一第二絕緣層，設置於該第一絕緣層與該下電極之間，且該第一絕緣層之最大厚度大於該第二絕緣層的厚度，其中該第一絕緣層的介電常數小於該第二絕緣層的介電常數，其中該凹陷之底部與該第一絕緣層之下表面之間的間距以及該第二絕緣層之厚度的總和介於該鈍化層之厚度的50%與150%之間，且該凹陷之底部與該第一絕緣層之下表面之間的間距以及該第二絕緣層之厚度的總和為500埃至3500埃。
6. 如請求項1所述之主動基板，其中該第一絕緣層之材料包括氧化矽(SiOx)、氮氧化矽(SiNxOy)或氧化鋁(AlOx)，且該鈍化層之材料包括氧化矽(SiOx)或氮氧化矽(SiNxOy)。
7. 一種主動基板，包括：一基底；一下電極，設置於該基底上；一第一絕緣層，設置於該下電極上；一第一半導體層，設置於該第一絕緣層上；一鈍化層，設置於該第一絕緣層與該第一半導體層上，且該鈍化層具有一第一穿孔，暴露出該第一半導體層；以及一上電極，設置於該鈍化層上，且透過該第一穿孔與該第一半導體層電性連接，其中該下電極、該第一絕緣層、該第一半導體層以及該上電極構成一儲存電容。
8. 如請求項7所述之主動基板，另包括：一閘極，設置於該基底上，其中該第一絕緣層覆蓋該閘極； 一第二半導體層，設置於該第一絕緣層上，並對應該閘極設置，其中該鈍化層更設置於該第二半導體層上，且具有二第二穿孔，分別暴露出該第二半導體層；以及一源極與一汲極，設置於該鈍化層上，且該源極與該汲極分別透過各該第二穿孔與該第二半導體層電性連接，其中該閘極、該第一絕緣層、該半導體層、該源極以及該汲極構成一薄膜電晶體。
9. 如請求項8所述之主動基板，其中該基底具有一顯示區與一圍繞該顯示區之周邊區，且該薄膜電晶體與該儲存電容係位於該周邊區內以構成一移位暫存器之一部份或一電位移轉器之一部份。
10. 如請求項8所述之主動基板，其中該基底具有一顯示區與一圍繞該顯示區之周邊區，該主動基板更包含一畫素電極，該畫素電極、該薄膜電晶體與該儲存電容係位於該顯示區內以構成一畫素結構之一部份。
11. 如請求項7所述之主動基板，其中該儲存電容另包括一第二絕緣層，設置於該第一絕緣層與該下電極之間，且該第一絕緣層的厚度大於該第二絕緣層的厚度，其中該第一絕緣層的介電常數小於該第二絕緣層的介電常數，其中該第一絕緣層之厚度為1500埃至6000埃，該第二絕緣層的厚度為100埃至3000埃，且該第一半導體層之厚度為50埃至2000埃。
12. 如請求項7所述之主動基板，其中該第一絕緣層之材料包括氧化矽(SiOx)、氮氧化矽(SiNxOy)或氧化鋁(AlOx)，該第一半導體層之材料包括包含銦、鋅、錫、鎵或上述元素組合之氧化物或氮氧化物，且該鈍化層之材料包括氧化矽(SiOx)或氮氧化矽(SiNxOy)。