TW201528438A - 非揮發性記憶體及其記憶胞 - Google Patents

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Abstract

一種非揮發性記憶體之記憶胞，包括：一儲存電晶體，具有一閘極結構、一第一摻雜區域以及一第二摻雜區域；以及一電阻性元件，具有一第一端連接於該第二摻雜區域；其中，該儲存電晶體與該電阻性元件至少可被編程為一第一儲存狀態或者一第二儲存狀態，且該記憶胞具有一控制端連接至該閘極結構，一第一端連接至該第一摻雜區域以及一第二端連接至該電阻性元件的一第二端。

Description

非揮發性記憶體及其記憶胞
本發明是有關於一種記憶體，且特別是有關於一種非揮發性記憶體及其記憶胞。
眾所周知，非揮發性記憶體(non-volatile memory)能夠在電源關閉時持續保存其內部的儲存資料。而現今使用最普遍的非揮發性記憶體即為快閃記憶體(flash memory)。快閃記憶體係利用浮動閘電晶體(floating gate transistor)作為儲存元件。而根據儲存於浮動閘極上的電荷量即可決定其儲存狀態。
請參照第1圖，其所繪示為習知浮動閘電晶體示意圖。浮動閘電晶體10包括：堆疊且不相接觸的二個閘極，上方為控制閘極(control gate)12連接至控制端(C)、下方為浮動閘極(floating gate)14。而在p型基板(P-substrate)中包括一n型源極摻雜區域(n type source doped region)連接至源極線(S)以及一n型汲極摻雜區域(n type drain doped region)連接至汲極線(D)。
舉例來說，於編程動作(program)時，汲極線(D)提供一高電壓(例如+16V)、源極線(S)提供一接地電壓(Ground)、控制線(C)提供一控制電壓(例如+25V)。因此，當電子由源極線(S)經過n通道(n-channel)至汲極線(D)的過程，熱載子(hot carrier)，例如熱電子(hot electron)，會被控制閘極12上的控制電壓所吸引並且注入(inject)浮動閘極14中。此時，浮動閘極14累積許多載子(carrier)，因此可視為第一儲存狀態(例如“0”)。
於未編程狀態(not-programmed state)時，浮動閘極14中沒有任何載子(carrier)，因此可視為第二儲存狀態(例如“1”)。
換句話說，於第一儲存狀態以及第二儲存狀態將造成浮動閘電晶體10的臨限電壓(threshold voltage)變化。因此，浮動閘電晶體10的汲極電流(id)與閘極源電壓(Vgs)的特性(id-Vgs characteristic)也會變化。換句話說，於讀取(read)動作時，根據汲極電流(id)與閘極源電壓(Vgs)的特性(id-Vgs characteristic)變化即可得知浮動閘電晶體10的儲存狀態。
請參照第2A圖，其所繪示為習知反或閘快閃記憶體(NOR flash memory)示意圖。反或閘快閃記憶體包括：多個記憶胞Cnor0~Cnor7。再者，每個記憶胞Cnand0~Cnand7中皆包括一浮動閘電晶體M0~M7作為儲存元件，用以儲存一個位元的資料。
每個浮動閘電晶體M7~M0的控制端連接至對應的字元線WL7~WL0。再者，每個浮動閘電晶體M7~M0的第一端(例如汲極)連接於位元線BL，而第二端(例如源極)連接於接地端GND。
基本上，提供位元線BL以及字元線WL0~WL7適當的偏壓，即可對反或閘快閃記憶體進行編程(program)、讀取(read)以及抹除(erase)動作。
請參照第2B圖，其所繪示為習知反及閘快閃記憶體(NAND flash memory)示意圖。反及閘快閃記憶體包括：一選擇電晶體Msel與多個記憶胞Cnand0~Cnand7。再者，每個記憶胞Cnand0~Cnand7中皆包括一浮動閘電晶體M0~M7作為儲存元件，用以儲存一個位元(bit)的資料。
選擇電晶體Msel的控制端連接至一選擇線SEL，第一端(例如汲極端)連接至位元線BL。再者，多個浮動閘電晶體M7~M0串接於選擇電晶體Msel的第二端(例如源極端)以及一接地端GND之間。每個浮動閘電晶體M7~M0的控制端連接至對應 的字元線WL7~WL0。
同理，提供位元線BL、字元線WL0~WL7以及選擇線SEL適當的偏壓，即可對反及閘快閃記憶體進行編程、讀取以及抹除動作。
由以上的說明可知，習知快閃記憶體中的記憶胞皆包括一浮動閘電晶體用以儲存一個位元的資料。
再者，另一種由電阻性元件(resistive element)所組成的非揮發性記憶體已經被提出。該非揮發性記憶體稱為電阻性隨機存取記憶體(Resistive Random Access Memory，RRAM)。在電阻性隨機存取記憶體中，每個記憶胞中皆包括一電阻性元件作為儲存元件，用以儲存一個位元(bit)的資料。
請參照第3A圖與第3B圖，其所繪示為習知電阻性元件之示意圖。其揭露於美國專利號US8,107,274。如第3A圖所示，該電阻性元件160包括：一過渡金屬氧化層(transition metal oxide layer)110、下電極(bottom electrode)120、導電的插塞模組(conductive plug module)130、與一介電層(dielectric layer)150。其中，導電的插塞模組130包括一金屬插塞(metal plug)132與一障壁層(barrier layer)134。金屬插塞132垂直地配置於過渡金屬氧化層110上且電性連接(導電)至過渡金屬氧化層110，而障壁層134包覆著金屬插塞132。
再者，過渡金屬氧化層110中的區域140與142係由部分的障壁層134與部分的介電層150反應後所形成。如第3A圖所示，當過渡金屬氧化層110形成後，過渡金屬氧化層110與下電極120之間還有殘留部分的介電層150。雖然過渡金屬氧化層110與下電極120之間還有殘留部分的介電層150，導電的插塞模組130與下電極120之間，經由過渡金屬氧化層110與介電層150可以達成電性連接。
同理，如第3B圖所示，該電阻性元件170包括：一過渡金屬氧化層110、下電極120、導電的插塞模組130、與一 介電層150。第3B圖與第3A圖的差異在於，部分的介電層150與部分的障壁層134反應後形成過渡金屬氧化層110，且過渡金屬氧化層110直接接觸於下電極120。因此，導電的插塞模組130與下電極120之間，係經由過渡金屬氧化層110達成電性連接。
基本上，過渡金氧氧化層110可經由設定(set)或者重置(reset)而呈現不同的電阻值。因此，電阻性元件160、170為可變的以及可回復的電阻性元件(variable and reversible resistive element)。所以電阻性元件160與170皆可作為儲存元件。基本上，設定(set)電阻性元件160、170可等效為編程動作(program)，而重置電阻性元件160、170可等效為抹除動作(erase)。
請參照第4圖，其所繪示為過渡金氧氧化層的電阻特性示意圖。當過渡金氧氧化層110被設定(set)時，係提供約3V的電壓至過渡金氧氧化層110，使得過渡金氧氧化層110呈現低電阻值的第一儲存狀態。當過渡金氧氧化層110被重置(reset)時，係提供約1V的電壓以及100μA的電流至過渡金氧氧化層110，使得過渡金氧氧化層110呈現高電阻值的第二儲存狀態。
於讀取動作時，僅需提供大約0.4V~1V的電壓至過渡金氧氧化層110，即可根據其電流大小得知過渡金氧氧化層110的儲存狀態。例如，於讀取動作時，渡金氧氧化層110所產生的電流小於5μA，即可得知過渡金氧氧化層110為高電阻值的第二儲存狀態。反之，金氧氧化層110所產生的電流大於5μA，即可得知過渡金氧氧化層110為低電阻值的第一儲存狀態。
本發明的目的係提出一種全新架構的非揮發性記憶體及其記憶胞，每個記憶胞可以儲存多個位元，並且記憶胞中同時包括電阻性元件以及儲存電晶體。
本發明係為一種非揮發性記憶體之記憶胞，包括：一儲存電晶體，具有一閘極結構、一第一摻雜區域以及一第二摻 雜區域；以及一電阻性元件，具有一第一端連接於該第二摻雜區域；其中，該儲存電晶體至少可被編程為一第一儲存狀態或者一第二儲存狀態，且該電阻性元件至少可被編程為該第一儲存狀態或者該第二儲存狀態，且該記憶胞具有一控制端連接至該閘極結構，一第一端連接至該第一摻雜區域以及一第二端連接至該電阻性元件的一第二端。
本發明係為一種非揮發性記憶體，包括：一位元線；一第一字元線；以及一第一記憶胞，具有一控制端連接於該第一字元線，一第一端連接於該位元線，以及一第二端連接於一接地端，其中，該第一記憶胞包括：一第一儲存電晶體，具有一第一閘極結構、一第一摻雜區域以及一第二摻雜區域；以及一第一電阻性元件，具有一第一端連接於該第二摻雜區域，且該第一儲存電晶體至少可被編程為一第一儲存狀態或者一第二儲存狀態，且該電阻性元件至少可被編程為該第一儲存狀態或者該第二儲存狀態；其中，該第一記憶胞的該控制端連接至該第一閘極結構，該第一摻雜區域與該第一電阻性元件的一第二端其中之一係連接至該第一記憶胞的該第一端，其中另一係連接至該第一記憶胞的該第二端。
本發明係為一種非揮發性記憶體，包括：一位元線；M條字元線，且M為大於1的正整數；一選擇線；一選擇電晶體，具有一選擇端連接至該選擇線，一第一端連接至該位元線；M個記憶胞，串接於該選擇電晶體的一第二端與一接地端之間，且每一該記憶胞具有一控制端連接於對應的該M條字元線其中之一；其中，該M個記憶胞中的一第一記憶胞包括：一儲存電晶體，具有一閘極結構、一第一摻雜區域以及一第二摻雜區域；以及一電阻性元件，具有一第一端連接於該第二摻雜區域，且該儲存電晶體至少可被編程為一第一儲存狀態或者一第二儲存狀態，且該電阻性元件至少可被編程為該第一儲存狀態或者該第二儲存狀態；其中，該第一記憶胞的該控制端連接至該閘極結構，該第一 摻雜區域係連接至該第一記憶胞的一第一端，且該電阻性元件的一第二端係連接至該第一記憶胞的一第二端。
本發明係為一種為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
10‧‧‧浮動閘電晶體
12‧‧‧控制閘極
14‧‧‧浮動閘極
110‧‧‧過渡金屬氧化層
120‧‧‧下電極
130‧‧‧導電的插塞模組
132‧‧‧金屬插塞
134‧‧‧障壁層
140、142‧‧‧區域
150‧‧‧介電層
160、170‧‧‧電阻性元件
500、570、590、600~607、610~617、700~707‧‧‧記憶胞
510、580‧‧‧過渡層
512‧‧‧浮動閘電晶體
514、814‧‧‧第一摻雜區域
516、816‧‧‧第二摻雜區域
518、818‧‧‧基板
520‧‧‧電阻性元件
522‧‧‧浮動閘極
524‧‧‧控制閘極
526、826‧‧‧間隙壁
530‧‧‧導電的插塞模組
532‧‧‧金屬插塞
534‧‧‧障壁層
550‧‧‧介電層
800、870‧‧‧記憶胞
812‧‧‧半氧氮氧半電晶體
821‧‧‧第一氧化物層
822‧‧‧氮化物層
823‧‧‧第二氧化物層
824‧‧‧閘極
第1圖所繪示為習知浮動閘電晶體示意圖。
第2A圖所繪示為習知反或閘快閃記憶體示意圖。
第2B圖所繪示為習知反及閘快閃記憶體示意圖。
第3A圖與第3B圖所繪示為習知電阻性元件之示意圖。
第4圖所繪示為過渡金氧氧化層的電阻特性示意圖。
第5A圖所繪示為本發明非揮發性記憶體的記憶胞的第一實施例。
第5B圖所繪示為本發明非揮發性記憶體的記憶胞的第二實施例。
第5C圖所繪示為本發明非揮發性記憶體的記憶胞之等效電路。
第6A圖與第6B圖所繪示為本發明記憶胞所組成之非揮發性記憶體示意圖。
第7圖所繪示為本發明記憶胞所組成之另一非揮發性記憶體示意圖。
第8A圖與第8B圖，其所繪示為本發明非揮發性記憶體的記憶胞的其他實施例。
本發明係為一種非揮發性記憶體，其記憶胞同時結合電阻性元件以及儲存電晶體，並可儲存多個位元的資料。以下 詳細介紹本發明。
請參照第5A圖，其所繪示為本發明非揮發性記憶體的記憶胞的第一實施例。記憶胞500包括一浮動閘電晶體512以及電阻性元件520。浮動閘電晶體512係為一儲存電晶體，其包括：堆疊且不相接觸的二個閘極，上方為控制閘極524連接至控制端(C)，下方為浮動閘極522，並且間隙壁526位於控制閘極524與浮動閘極522的周圍。再者，基板518中包括一第一摻雜區域514連接至一第一端點A1以及一第二摻雜區域516。
電阻性元件520電性連接至第二摻雜區域516。其中，電阻性元件520為可變的以及可回復的電阻性元件，其包括：過渡層(transition layer)510、介電層550、一導電的插塞模組530。其中，介電層550形成於第二摻雜區域516上，且導電的插塞模組530位於過渡層510上。再者，導電的插塞模組530包括一金屬插塞532與一障壁層534。金屬插塞532垂直地配置於過渡層510上且可以導電至過渡層510，並且障壁層534包覆著金屬插塞532。
其中，過渡層510係由介電層550與障壁層534反應後所形成，且過渡層510可以改變其電阻值。再者，雖然過渡層510與第二摻雜區域516之間還有殘留部分的介電層550，導電的插塞模組530與第二摻雜區域516仍舊可以達成電性連接。
根據本發明的實施例，介電層550的材料可為二氧化矽(SiO2)。金屬插塞532的材料可為銅、鋁、或者鎢。障壁層534的材料可為Hf、HfOx、HfOxNy、Mg、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、Ta、TaOx、TaNx、TiOxNy、Ti、TiOx、TiNx。而過渡層510的材料可為HfOx、HfOxNy、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、TaOx、TaNx、TiOxNy、TiOx、TiNx。其中，HfOx、MgOx、NiOx、TaOx、TiOx係屬於過渡金屬氧化物層(transition metal oxide layer)；TaNx、TiNx係屬於過渡金屬氮化物層(transition metal nitride layer)；HfOxNy、MgOxNy、 NiOxNy、TaOxNy、TiOxNy係屬於過渡金屬氮氧化物介電層(transition metal nitrogen oxide dielectric layer)。
請參照第5B圖，其所繪示為本發明非揮發性記憶體的記憶胞的第二實施例。與第一實施例的差異在於，部分的介電層550與部分的障壁層534反應後形成過渡層580，且過渡層580直接接觸於第二摻雜區域516。因此，導電的插塞模組530與第二摻雜區域516達成電性連接。
請參照第5C圖，其所繪示為本發明非揮發性記憶體的記憶胞之等效電路。記憶胞590中包括電阻性元件R以及一浮動閘電晶體M，且電阻性元件R的第一端連接至浮動閘電晶體M的第二摻雜區域。
再者，記憶胞590的一控制端C連接至浮動閘電晶體M的控制閘極，記憶胞590的第一端A1連接至浮動閘電晶體M的第一摻雜區域514，以及記憶胞590的第二端A2連接至電阻性元件R的第二端。
根據本發明的實施例，電阻性元件R以及浮動閘電晶體M皆可作為儲存元件，因此本發明的記憶胞590至少可以儲存二個位元的資料。亦即，經由適當的偏壓，可控制浮動閘電晶體M為第一儲存狀態或者第二儲存狀態；同樣地，也可控制電阻性元件R為第一儲存狀態或者第二儲存狀態。
根據以上的說明，本發明的記憶胞590可具有四種不同的儲存狀態。再者，於讀取動作時，四種不同的儲存狀態可以產生四種不同的讀取電流。因此，根據讀取電流的大小即可決定記憶胞590中的儲存狀態。
請參照第6A圖，其所繪示為本發明記憶胞所組成之非揮發性記憶體示意圖。非揮發性記憶體包括：多個記憶胞600~607。再者，每個記憶胞600~607中皆包括一儲存電晶體以及一電阻性元件。以第七記憶胞607為例，儲存電晶體M7以及電阻性元件R7皆作為儲存元件，用以儲存二個位元的資料。其 中，每個記憶胞600~607的控制端連接至對應的字元線WL7~WL0。再者，每個記憶胞600~607的第一端連接於位元線BL，而每個記憶胞600~607的第二端連接於接地端GND。其中，儲存電晶體可為浮動閘電晶體。
同理，提供位元線BL以及字元線WL0~WL7適當的偏壓，即可對記憶胞600~607中的儲存電晶體或電阻性元件進行編程或抹除動作。並在，讀取動作時，確認記憶胞600~607中的儲存狀態。
當然，本發明並不限定於第6A圖之非揮發性記憶體。如第6B圖所示，記憶胞610~617中的控制端連接至對應的字元線WL7~WL0。而每個記憶胞610~617的第一端連接於接地端GND，每個記憶胞610~617的第二端連接於位元線BL。
同理，提供位元線BL以及字元線WL0~WL7適當的偏壓，即可對記憶胞610~617中的儲存電晶體或電阻性元件進行編程或抹除動作。並在，讀取動作時，確認記憶胞610~617中的儲存狀態。
請參照第7圖，其所繪示為本發明記憶胞所組成之另一非揮發性記憶體示意圖。非揮發性記憶體包括：一選擇電晶體Msel與多個記憶胞700~707。其中，每個記憶胞700~707中皆包括一儲存電晶體M0~M7作為儲存元件，用以儲存一個位元(bit)的資料。再者，該些記憶胞700~707的其中之一更包括一電阻性元件。以第7圖為例，記憶胞700中包括一儲存電晶體M0以及電阻性元件R0。
選擇電晶體Msel的控制端連接至一控制線(SEL)，第一端(例如汲極端)連接至位元線BL。再者，多個記憶胞700~707串接於選擇電晶體Msel的第二端(例如源極端)以及一接地端GND之間。每個儲存電晶體M7~M0的控制端連接至對應的字元線WL7~WL0。
同理，提供位元線BL、字元線WL0~WL7以及選擇 線SEL適當的偏壓，即可對記憶胞700~707進行編程、讀取以及抹除動作。
再者，根據本發明的實施例，記憶胞700中的電阻性元件R0可經由設定或者重置動作來控制其電阻值。因此，可以準確的調校(trim)非揮發性記憶體的編程電流(program current)、抹除電流(erase current)、以及讀取電流(read current)。
再者，上述的實施例係以浮動閘電晶體作為儲存電晶體為例來進行說明。然而在此領域的技術人員也可以用其他類型的電晶體來取代，並達成相同的成效。
舉例來說，儲存電晶體可以是半氧氮氧半電晶體(SONOS電晶體)。請參照第8A圖與第8B圖，其所繪示為本發明非揮發性記憶體的記憶胞的其他實施例。基本上，此二記憶胞800、870中的電阻元件520相同於第一實施例與第二實施例，此處不再贅述。
再者，半氧氮氧半電晶體(SONOS電晶體)812與浮動閘電晶體的差異在於閘極結構。浮動閘電晶體的閘極結構包括包括：浮動閘極位於該第一摻雜區域與該第二摻雜區域之間的基板表面上方，以及控制閘極位於浮動閘極上方且連接於該控制端。
半氧氮氧半電晶體(SONOS電晶體)812的閘極結構包括包括：一第一氧化物層821、一氮化物層822、一第二氧化物層824與一閘極824。基本上，第一氧化物層821與第二氧化物823的材料為SiO2；氮化物層822的材料為Si3N4；閘極的材料為多晶矽。換句話說，由閘極824開始到基板818之間的材料依序為半導體、氧化物、氮化物、氧化物、半導體，因此稱為半氧氮氧半電晶體(SONOS電晶體)812。
再者，半氧氮氧半電晶體812包括：基板818，且基板818中形成第一摻雜區域814與該第二摻雜區域816；閘極結構，位於第一摻雜區域814與第二摻雜區域816之間的基板818 表面上方。其中，閘極結構包括依序堆疊的一第一氧化物層821、一氮化物層822、一第二氧化物層823與一閘極824，且控制端C連接至閘極824。間隙壁826，位於基板818表面上方，且形成於閘極結構的周圍。
再者，上述的實施例皆以一個儲存電晶體儲存一位元的資料來進行說明。然而，有些特殊的儲存電晶體可同時儲存多位元的資料，這種特殊的儲存電晶體也可搭配電阻性元件而形成記憶胞，用以儲存超過二個位元的資料。例如，可儲存二位元的浮動閘電晶體搭配可儲存一位元的電阻性元件所形成之記憶胞，其可儲存三位元的資料，使得記憶胞共有八種儲存狀態。
或者，電阻性元件的電阻值也可以更精確的控制，使得電阻性元件也可儲存多個位元。而搭配儲存電晶體後，將使得記憶胞可以儲存超過三個位元的資料，使得記憶胞有更多的儲存狀態。
綜上所述，本發明的優點提出一種全新架構的非揮發性記憶體及其記憶胞，每個記憶胞可以儲存多個位元，並且記憶胞中同時包括電阻性元件以及儲存電晶體。再者，利用本發明的記憶胞可以有效地調校非揮發性記憶體中的編程電流、抹除電流、以及讀取電流。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
500‧‧‧記憶胞
510‧‧‧過渡層
512‧‧‧浮動閘電晶體
514‧‧‧第一摻雜區域
516‧‧‧第二摻雜區域
518‧‧‧基板
520‧‧‧電阻性元件
522‧‧‧浮動閘極
524‧‧‧控制閘極
526‧‧‧間隙壁
530‧‧‧導電的插塞模組
532‧‧‧金屬插塞
534‧‧‧障壁層
550‧‧‧介電層

Claims (25)

  1. 一種非揮發性記憶體之記憶胞，包括：一儲存電晶體，具有一閘極結構、一第一摻雜區域以及一第二摻雜區域；以及一電阻性元件，具有一第一端連接於該第二摻雜區域；其中，該儲存電晶體至少可被編程為一第一儲存狀態或者一第二儲存狀態，且該電阻性元件至少可被編程為該第一儲存狀態或者該第二儲存狀態，且該記憶胞具有一控制端連接至該閘極結構，一第一端連接至該第一摻雜區域以及一第二端連接至該電阻性元件的一第二端。
  2. 如申請專利範圍第1項所述之記憶胞，其中，該儲存電晶體為一浮動閘電晶體，包括：一基板，且該基板中形成該第一摻雜區域與該第二摻雜區域；該閘極結構，包括一浮動閘極，位於該第一摻雜區域與該第二摻雜區域之間的該基板表面上方，以及一控制閘極，位於該浮動閘極上方且連接於該控制端；以及一間隙壁，位於該基板表面上方，且形成於該閘極結構的周圍。
  3. 如申請專利範圍第1項所述之記憶胞，其中，該儲存電晶體為一半氧氮氧半電晶體，包括：一基板，且該基板中形成該第一摻雜區域與該第二摻雜區域；該閘極結構，位於該第一摻雜區域與該第二摻雜區域之間的該基板表面上方，其中，該閘極結構包括依序堆疊的一第一氧化物層、一氮化物層、一第二氧化物層與一閘極，且該控制端連接至該閘極； 一間隙壁，位於該基板表面上方，且形成於該閘極結構的周圍。
  4. 如申請專利範圍第1項所述之記憶胞，其中，該電阻性元件包括：一介電層，形成且接觸於該第二摻雜區域；一過渡層，形成於該第二摻雜區域上方；以及一導電的插塞模組形成且接觸於該過渡層；其中，該導電的插塞模組包括：一金屬插塞與一障壁層，該金屬插塞位於該過渡層上，並且障壁層包覆該金屬插塞。
  5. 如申請專利範圍第4項所述之記憶胞，其中該金屬插塞之材料為銅、鋁、或者鎢。
  6. 如申請專利範圍第4項所述之記憶胞，其中該介電層之材料為SiO2。
  7. 如申請專利範圍第6項所述之記憶胞，其中該障壁層之材料為Hf、HfOx、HfOxNy、Mg、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、Ta、TaOx、TaNx、TiOxNy、Ti、或者TiOx、TiNx。
  8. 如申請專利範圍第7項所述之記憶胞，其中，該過渡層之材料為HfOx、HfOxNy、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、TaOx、TaNx、TiOxNy、TiOx、或者TiNx。
  9. 一種非揮發性記憶體，包括：一位元線；一第一字元線；以及一第一記憶胞，具有一控制端連接於該第一字元線，一第一 端連接於該位元線，以及一第二端連接於一接地端，其中，該第一記憶胞包括：一第一儲存電晶體，具有一第一閘極結構、一第一摻雜區域以及一第二摻雜區域；以及一第一電阻性元件，具有一第一端連接於該第二摻雜區域，且該第一儲存電晶體至少可被編程為一第一儲存狀態或者一第二儲存狀態，且該電阻性元件至少可被編程為該第一儲存狀態或者該第二儲存狀態；其中，該第一記憶胞的該控制端連接至該第一閘極結構，該第一摻雜區域與該第一電阻性元件的一第二端其中之一係連接至該第一記憶胞的該第一端，其中另一係連接至該第一記憶胞的該第二端。
  10. 如申請專利範圍第9項所述之非揮發性記憶體，更包括：一第二字元線；以及一第二記憶胞，具有一控制端連接於該第二字元線，一第一端連接於該位元線，以及一第二端連接於該接地端，其中，該第二記憶胞包括：一第二儲存電晶體，具有一第二閘極結構、一第三摻雜區域以及一第四摻雜區域；以及一第二電阻性元件，具有一第一端連接於該第四摻雜區域，且該第二儲存電晶體至少可被編程為該第一儲存狀態或者該第二儲存狀態，且該第二電阻性元件至少可被編程為該第一儲存狀態或者該第二儲存狀態；其中，該第二記憶胞的該控制端連接至該第二閘極結構，該第三摻雜區域與該第二電阻性元件的一第二端其中之一係連接至該第二記憶胞的該第一端，其中另一係連接至該第二記憶胞的該第二端。
  11. 如申請專利範圍第9項所述之非揮發性記憶體，其中，該第一儲存電晶體為一浮動閘電晶體，包括：一基板，且該基板中形成該第一摻雜區域與該第二摻雜區域； 該第一閘極結構包括一浮動閘極，位於該第一摻雜區域與該第二摻雜區域之間的該基板表面上方，以及一控制閘極，位於該浮動閘極上方且連接於該控制端；以及一間隙壁，位於該基板表面上方，且形成於該第一閘極結構的周圍。
  12. 如申請專利範圍第9項所述之非揮發性記憶體，其中，該儲存電晶體為一半氧氮氧半電晶體，包括：一基板，且該基板中形成該第一摻雜區域與該第二摻雜區域；該閘極結構，位於該第一摻雜區域與該第二摻雜區域之間的該基板表面上方，其中，該閘極結構包括依序堆疊的一第一氧化物層、一氮化物層、一第二氧化物層與一閘極，且該控制端連接至該閘極；一間隙壁，位於該基板表面上方，且形成於該閘極結構的周圍。
  13. 如申請專利範圍第9項所述之非揮發性記憶體，其中，該電阻性元件包括：一介電層，形成且接觸於該第二摻雜區域；一過渡層，形成於該第二摻雜區域上方；以及一導電的插塞模組形成且接觸於該過渡層；其中，該導電的插塞模組包括：一金屬插塞與一障壁層，該金屬插塞位於該過渡層上，並且障壁層包覆該金屬插塞。
  14. 如申請專利範圍第13項所述之非揮發性記憶體，其中該金屬插塞之材料為銅、鋁、或者鎢。
  15. 如申請專利範圍第13項所述之非揮發性記憶體，其中該 介電層之材料為SiO2。
  16. 如申請專利範圍第15項所述之非揮發性記憶體，其中該障壁層之材料為Hf、HfOx、HfOxNy、Mg、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、Ta、TaOx、TaNx、TiOxNy、Ti、或者TiOx、TiNx。
  17. 如申請專利範圍第16項所述之非揮發性記憶體，其中，該過渡層之材料為HfOx、HfOxNy、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、TaOx、TaNx、TiOxNy、TiOx、或者TiNx。
  18. 一種非揮發性記憶體，包括：一位元線；M條字元線，且M為大於1的正整數；一選擇線；一選擇電晶體，具有一選擇端連接至該選擇線，一第一端連接至該位元線；M個記憶胞，串接於該選擇電晶體的一第二端與一接地端之間，且每一該記憶胞具有一控制端連接於對應的該M條字元線其中之一；其中，該M個記憶胞中的一第一記憶胞包括：一儲存電晶體，具有一閘極結構、一第一摻雜區域以及一第二摻雜區域；以及一電阻性元件，具有一第一端連接於該第二摻雜區域，且該儲存電晶體至少可被編程為一第一儲存狀態或者一第二儲存狀態，且該電阻性元件至少可被編程為該第一儲存狀態或者該第二儲存狀態；其中，該第一記憶胞的該控制端連接至該閘極結構，該第一摻雜區域係連接至該第一記憶胞的一第一端，且該電阻性元件的一第二端係連接至該第一記憶胞的一第二端。
  19. 如申請專利範圍第18項所述之非揮發性記憶體，其中，該儲存電晶體係為一浮動閘電晶體，包括：一基板，且該基板中形成該第一摻雜區域與該第二摻雜區域；該第一閘極結構，包括一浮動閘極，位於該第一摻雜區域與該第二摻雜區域之間的該基板表面上方，以及一控制閘極，形成於該浮動閘極上方；以及一間隙壁，位於該基板表面上方，且形成於該閘極結構的周圍。
  20. 如申請專利範圍第18項所述之非揮發性記憶體，其中，該儲存電晶體為一半氧氮氧半電晶體，包括：一基板，且該基板中形成該第一摻雜區域與該第二摻雜區域；該閘極結構，位於該第一摻雜區域與該第二摻雜區域之間的該基板表面上方，其中，該閘極結構包括依序堆疊的一第一氧化物層、一氮化物層、一第二氧化物層與一閘極，且該控制端連接至該閘極；一間隙壁，位於該基板表面上方，且形成於該閘極結構的周圍。
  21. 如申請專利範圍第18項所述之非揮發性記憶體，其中，該電阻性元件包括：一介電層，形成且接觸於該第二摻雜區域；一過渡層，形成於該第二摻雜區域上方；以及一導電的插塞模組形成且接觸於該過渡層；其中，該導電的插塞模組包括：一金屬插塞與一障壁層，該金屬插塞位於該過渡層上，並且障壁層包覆該金屬插塞。
  22. 如申請專利範圍第21項所述之非揮發性記憶體，其中該金屬插塞之材料為銅、鋁、或者鎢。
  23. 如申請專利範圍第21項所述之非揮發性記憶體，其中該介電層之材料為SiO2。
  24. 如申請專利範圍第23項所述之非揮發性記憶體，其中該障壁層之材料為Hf、HfOx、HfOxNy、Mg、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、Ta、TaOx、TaNx、TiOxNy、Ti、或者TiOx、TiNx。
  25. 如申請專利範圍第24項所述之非揮發性記憶體，其中，該過渡層之材料為HfOx、HfOxNy、MgOx、MgOxNy、NiOx、NiOxNy、TaOxNy、TaOx、TaNx、TiOxNy、TiOx、或者TiNx。
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