TW201528382A - 半導體裝置及其製造方法 - Google Patents
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Abstract
一種形成半導體裝置的方法，包括：形成一閘極結構在一基板上；使用該閘極結構為一罩幕(mask)執行第一摻雜離子(dopant ion)之一輕摻雜汲極(Lightly Doped Drain, LDD)佈植(Implantation)至該基板中，以在該基板中形成輕摻雜汲極區域；在該輕摻雜汲極佈植後，使用該閘極結構為一罩幕執行一前非晶化佈植(pre-amorphization implantation, PAI)至該基板中，以非晶化至少一部分的該些輕摻雜汲極區域；以及在該前非晶化佈植後，使用該閘極結構為一罩幕執行第二摻雜離子的一高摻雜佈植(high-doping implantation)至該基板中，以形成與該些輕摻雜汲極區域至少部分重疊(overlap)的高摻雜區域。
Description
本發明是有關於一種半導體裝置之製造方法，且特別是有關於一種在半導體裝置之製造過程中抑制摻雜物擴散(dopant diffusion)的方法。
在半導裝裝置的製造過程中，雜質(impurity)可需要被摻雜至半導體層的一些區域中，以改變該區域的導電性。此摻雜區域的參數，例如是摻雜區域的邊界(boundary)，可影響所製造的半導體裝置的特性。然而，由於摻雜雜質的擴散，造成難以控制最終的摻雜輪廓(profile)，致使難以控制摻雜區域的邊界。
舉例來說，在製造金屬半導體(metal on semiconductor, MOS)電晶體在基板上時，如製造p型MOS(p-MOS)電晶體在矽基板上時，雜質需被摻雜至該基板中之一閘極結構之兩側的區域，以形成源/汲極區域。源/汲極區域的輪廓可影響MOS電晶體之電流-電壓(I-V)特性，從而影響MOS電晶體的崩潰電壓(breakdown voltage)。
依據本揭露，提出一種形成半導體裝置的方法。此方法包括：形成一閘極結構在一基板上；使用該閘極結構為一罩幕(mask)執行第一摻雜離子(dopant ion)之一輕摻雜汲極(Lightly Doped Drain, LDD)佈植(implantation)至該基板中，以在該基板中形成輕摻雜汲極區域；在該輕摻雜汲極佈植後，使用該閘極結構為一罩幕執行一前非晶化佈植(pre-amorphization implantation, PAI)至該基板中，以非晶化至少一部分的該些輕摻雜汲極區域；以及在該前非晶化佈植後，使用該閘極結構為一罩幕執行第二摻雜離子的一高摻雜佈植(high-doping implantation)至該基板中，以形成與該些輕摻雜汲極區域至少部分重疊(overlap)的高摻雜區域。
另依據本揭露，提出一種半導體裝置。半導體裝置包括：一基板，包含一第一元件；一閘極結構，形成在該基板上；以及一源極區域及一汲極區域形成在該基板中，並位在該閘極結構的側邊，該源極及該汲極區域包含一摻雜物(dopant)，該摻雜物含有與該第一元件不同的一第二元件，且該第一及該第二元件係來自周期表中相同的一族(group)。
與本揭露有關的特徵及優點將舉列在隨後之部分說明內容，而部分係從說明內容看來係顯而易見的，或可藉由本揭露之實作而被學習。此種特徵及優點將籍由附加之申請專利範圍所特別指出的元件及組合的方式而被實現並獲得。
需被了解的是上述之上位說明與隨後之細部說明係僅為範例性及解釋性的，而並不限制本發明，在此聲明。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
102‧‧‧基板
104‧‧‧閘極結構
106‧‧‧摻雜離子
108‧‧‧輕摻雜汲極區域
110‧‧‧閘極間隔物
112‧‧‧離子
113‧‧‧非晶態區域
114‧‧‧離子
116‧‧‧高摻雜區域
第1A-1H圖繪示依照一範例性實施例之形成半導體裝置之方法。
第2圖繪示前非晶化(pre-amorphization)在摻雜離子之分佈的效果。
第3A-3B圖分別繪示使用傳統方法製造之裝置中與使用依照一範例性實施例之方法製造之裝置中之二維摻雜物分佈。
第3C圖繪示沿第3A及3B圖之切割線段在裝置中之一維摻雜物分布。
第4圖繪示電流-電壓曲線針對使用傳統方法製造之裝置及用於使用依照一範例性實施例之方法製造之裝置。
依據本揭露之實施例包含在半導體裝置之製造過程中抑制摻雜物擴散的方法。
於後，依據本揭露之實施例將參照圖式而被說明。若可能，相同的參考數字會在各圖式中被使用來代表相同或相仿的部件。
第1A-1G圖示意地繪示依據本揭露實施例之MOS電晶體範例性製造方法。在第1A-1G圖所示之範例性製造方法的說明中，係以p-MOS電晶體為例作討論。注意相仿的過程可被應用至其它半導體裝置，如n型MOS電晶體。
如第1A圖所示，閘極結構104係形成在基板102上。基板102例如是n型矽基板。依據被製造之電晶體的型式，閘極結構104可包含不同的層，例如是閘極隔離(insulating)層與控制閘極電極，或可包含額外的層，例如通道(tunneling)層或浮動(floating)閘極電極。
如第1B圖所示，輕摻雜汲極(Lightly Doped Drain, LDD)佈植(implantation)係藉由使用閘極結構104為罩幕(mask)佈植摻雜離子106至基板102中而被執行。由於閘極結構104阻隔部分的摻雜離子106，輕摻雜汲極區域108係形成在基板102中並位在閘極結構104的側邊，如第1C圖所示。
如第1B圖所示之輕摻雜汲極佈植可包含佈植p型摻雜離子至基板102中。於一些實施例中，摻雜離子106包含第三族(Group-III)離子，如硼(boron, B)離子。B離子可被佈植在約1E13 cm -2 至約1E14 cm -2 的劑量(dose)，以及約10KeV至約30KeV的佈植能量。
請參照第1D圖，閘極間隔物(spacer)110係形成在閘極結構104的側壁(sidewall)。閘極間隔物110包含隔離材料，如氮化矽(silicon nitride)。閘極間隔物110可例如是藉由沉積一隔離層在基板102的整個平面上並伴隨一回蝕刻(etch back)而被形成。
請參照第1E圖，前非晶化佈植(pre-amorphization implantation, PAI)係藉由使用包含閘極結構104與閘極間隔物110之結構為一罩幕佈植離子112至基板102中而被執行。如具有通常知識者所知悉者，「前非晶化佈植」在半導體製造過程中代表在雜質摻雜步驟前所執行的佈植，如用於形成場效(field-effect)電晶體之源/汲極區域的重(heavy)摻雜步驟，而此種佈植「非晶化」部分接受前非晶化佈植的半導體裝置。如第1F所示，前非晶化佈植非晶化部分的基板102，生成非晶態(amorphous)區域113在包含閘極結構104與閘極間隔物110之結構的側邊。
前非晶化佈植有助於降低摻雜物的通道效應(channeling effect)，其表示一種效應其中摻雜雜質(在前非晶化佈植後接續之摻雜步驟所摻雜的雜質，稍後說明)穿越(channel)基板的晶格(crystal lattice)結構的空間而抵達比所需的深度更遠之處。前非晶化佈植藉由非晶化基板102而降低後續摻雜雜質可穿越之基板102的晶格結構的空間，從而降低摻雜物的通道效應。如此，後續摻雜雜質的摻雜深度會降低，而其摻雜輪廓可被較佳地受到控制。再者，藉由在雜質摻雜步驟前執行前非晶化佈植，過度的點缺陷(point defects)及過度的間隙(interstitial)，即末端損傷(end-of-range, EOR)缺陷，可被降低。如此，後續摻雜的雜質較不可能形成摻雜物-間隙對(paring)與摻雜物-間隙群(cluster)，例如是硼作為後續摻雜步驟中之摻雜物時的硼-間隙對與硼-間隙群。如此，後續摻雜雜物的暫態(transient)增強擴散會被抑制，而更多的摻雜雜質可被活化。如此，摻雜物活性可被改善，而較低的片電阻(sheet resistance, Rs)可被達到。
依據本揭露實施例，用於前非晶化佈植的條件可被控制以控制非晶態區域113的深度(亦可表示為非晶化深度，即基板102表面至非晶態區域113的底部的距離)。一般來說，較大的非晶化深度導致較少的過度點缺陷、較少的過度間隙，即EOR缺陷、更多的摻雜物摻雜可被活化、以及降低TED (Transient Enhanced Diffusion)。在一些實施例中，非晶化深度係被控制為約300Å至約1000Å，其係大於後述之高摻雜區域的深度。
依據本揭露之實施例，離子112可為與基板102主要包含之元件在周期表中相同一族的離子。在一些實施例中，基板102包含矽基板，故離子112可為第四族(Group-IV)，如碳(carbon, C)或鍺(Germanium, Ge)。舉例來說，C離子可被佈植在約1E15 cm -2 至約5E15 cm -2 的劑量，以及約10KeV至約50KeV的佈植能量。選擇性地，Ge離子可被佈植在約1E15 cm -2 至約5E15 cm -2 的劑量，以及約10KeV至約50KeV的佈植能量。
前非晶化佈植可在室溫被執行，即約21°C，或在低於室溫的溫度。舉例來說，前非晶化佈植可在約0°C之低溫至約-100 °C的環境溫度被執行。在低溫之佈植亦可被稱之為低溫佈植(cryogenic implantation)。低溫有助於降低動態退火效應(dynamic annealing effect)，並降低所需用於非晶化基板之晶格的門檻劑量。如此，在其它條件相同的情況下，低溫的佈植可導致較大的非晶態深度。
在前非晶化佈植被執行後，如第1G圖所示，高摻雜佈植係藉由使用包含閘極結構104及閘極間隔物110之結構為一罩幕佈植離子114至基板102中而被執行。高摻雜佈植的結果，高摻雜區域116係被形成基板102中並位在閘極結構104的側邊，如第1H所示。高摻雜區域116及輕摻雜汲極區域108一起形成所製成之電晶體的源/汲極區域。
如第1G圖所示之高摻雜佈植可包含佈植p型摻雜離子至基板102中。在一些實施例中，摻雜離子106包含第三族元件的離子，如B離子或銦(indium, In)離子、或第三族元件及其他元件的離子群，如BF 2 離子群。B離子可被佈植在約5E14 cm -2 至約5E15 cm -2 的劑量，以及約10KeV至約50KeV的佈植能量。
在一些實施例中，在高摻雜佈植後，退火例如可被執行，以修復因上述討論之佈植步驟而產在基板102中的缺陷，並活化所佈植的摻雜離子，例如B離子。退火步驟可被執行在約900°C至1200°C的溫度。
注意在第1B、1E、及1G圖中，佈植係藉由指向下方的箭頭所表示。此係用於解釋目的而並非用於表示實際的佈植方向。亦即，離子被佈植往基板102的方向(或稱之為佈植方向)並非一定得垂直於基板102的表面。舉例來說，佈植方向可傾斜至例如是約7°，亦即佈植方向與基板102的表面的法線(normal)方向之間的角度可約為7°。
如上所述步驟的結果，半導體裝置係被形成，例如是如第1H圖所示之半導體裝置。依據本揭露之實施例所製成的此半導體裝置包含基板102例如是Si基板、閘極結構104、閘極間隔物110形成在閘極結構104的兩側、以及源/汲極區域。源/汲極區域各包含輕摻雜汲極區域108以及一高摻雜區域116。源/汲極區域包含藉由前非晶化佈植所引入之摻雜離子，其包含例如是C或Ge。
第2圖繪示前非晶化佈植在摻雜離子之擴散的效果之一例。第2圖中之擴散輪廓係在退火被執行前而被取得。在第2圖所示之例中，虛線曲線代表當B離子在使用傳統方法而被佈植時B的擴散，亦即缺少前非晶化佈植的步驟(於後係被稱為傳統佈植)。實線曲線代表在高摻雜B佈植前，當B離子在使用依據本揭露之實施例的方法而被佈植時B的擴散，亦即包含前非晶化佈植的步驟，例如是在低溫下使用C的前非晶化佈植(於後係被稱為低溫C佈植)。從第2圖可以看出，當低溫C佈植已被執行時，B的擴散係被抑制。
第3A-3C圖繪示依據傳統方法之裝置中的淨摻雜(net-doping)分佈與依據本揭露實施例之裝置中的淨摻雜分佈之間的比較，其中假設其他條件係相同的。具體地，第3A-3C圖係模擬結果，其中第3A圖繪示傳統佈植之淨摻雜分布，第3B圖繪示以低溫C佈植之淨摻雜分布，第3C圖繪示在第3A圖及第3B圖中所示之兩裝置之各個裝置中沿切割線段之淨摻雜分布。於第3C圖中，虛線曲線表示對應至傳統方法之摻雜輪廓，而實線曲線表示對應至本揭露實施例之摻雜輪廓。從第3A-3C圖可看出，摻雜離子的擴散係受到低溫C佈植之抑制，而高摻雜區域係較佳地被定義。
相較於依傳統方法製成的裝置，由於摻雜物擴散的抑制與較佳定義之高摻雜區域，依本揭露實施例之方法所製成的裝置具有較佳的崩潰電壓(breakdown voltage)。第4圖繪示I D -V D 曲線針對以傳統佈植(虛線曲線)製成的裝置以及以低溫C佈植(實線曲線)製成的裝置，且係在施加至裝置之控制閘極電極的電壓V G 等於0V時所量測而得的。如在此使用的，V D 代表施加至裝置之汲極的電壓，而I D 代表流經裝置之汲極的電流。注意施加至裝置之源極的電壓為0V，意即源極係被接地。從第4圖可看出，當以低溫C佈植製成的裝置中電流I D 突然地(sharply)增加時之電壓V D 的絕對值，係大於當以傳統佈植製成之裝置中電壓I D 突然地增加時之電壓V D 的絕對值。意即，以低溫C佈植製成的裝置比以傳統佈植製成的裝置具有較大的崩潰電壓。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧基板
104‧‧‧閘極結構
108‧‧‧輕摻雜汲極區域
110‧‧‧閘極間隔物
116‧‧‧高摻雜區域
Claims (20)
- 【第1項】一種形成半導體裝置的方法，包括：
形成一閘極結構在一基板上；
使用該閘極結構為一罩幕(mask)執行第一摻雜離子(dopant ion)之一輕摻雜汲極(Lightly Doped Drain, LDD)佈植(implantation)至該基板中，以在該基板中形成輕摻雜汲極區域；
在該輕摻雜汲極佈植後，使用該閘極結構為一罩幕執行一前非晶化佈植(pre-amorphization implantation, PAI)至該基板中，以非晶化至少一部分的該些輕摻雜汲極區域；以及
在該前非晶化佈植後，使用該閘極結構為一罩幕執行第二摻雜離子的一高摻雜佈植(high-doping implantation)至該基板中，以形成與該些輕摻雜汲極區域至少部分重疊(overlap)的高摻雜區域。 - 【第2項】如申請專利範圍第1項所述之方法，其中形成該閘極結構在該基板上的步驟包括形成該閘極結構在一n型矽基板上。
- 【第3項】如申請專利範圍第1項所述之方法，其中執行該前非晶化佈植的步驟包括佈植鍺(Ge)離子至該基板中。
- 【第4項】如申請專利範圍第3項所述之方法，其中佈植鍺離子至該基板中的步驟包括佈植鍺離子在約1E15 cm-2 至約5E15 cm-2 的劑量(dose)。
- 【第5項】如申請專利範圍第3項所述之方法，其中佈植鍺離子至該基板中的步驟包括佈植鍺離子在約10KeV至約50KeV的佈植能量。
- 【第6項】如申請專利範圍第1項所述之方法，其中執行該前非晶化佈植的步驟包括佈植碳(C)離子至該基板中。
- 【第7項】如申請專利範圍第6項所述之方法，其中佈植碳離子至該基板中的步驟包括佈植碳離子在約1E15 cm-2 至約5E15 cm-2 的劑量。
- 【第8項】如申請專利範圍第6項所述之方法，其中佈植碳離子至該基板中的步驟包括佈植碳離子在約10KeV至約50KeV的佈植能量。
- 【第9項】如申請專利範圍第6項所述之方法，其中佈植碳離子至該基板中的步驟包括佈植碳離子在約一室溫至約-100 °C的環境溫度。
- 【第10項】如申請專利範圍第9項所述之方法，其中佈植碳離子至該基板中的步驟包括佈植碳離子在約0 °C至約-100 °C的環境溫度。
- 【第11項】如申請專利範圍第1項所述之方法，其中執行該輕摻雜汲極佈植的步驟包括佈植該第一摻雜離子為硼(B)離子至該基板中在約1E13 cm-2 至約1E14 cm-2 的劑量。
- 【第12項】如申請專利範圍第1項所述之方法，其中執行該輕摻雜汲極佈植的步驟包括佈植該第一摻雜離子為硼離子至該基板中在約10KeV至約30KeV的佈植能量。
- 【第13項】如申請專利範圍第1項所述之方法，其中執行該高摻雜佈植的步驟包括佈植該第二摻雜離子為硼離子至該基板中在約5E14 cm-2 至約5E15 cm-2 的劑量。
- 【第14項】如申請專利範圍第1項所述之方法，其中執行該高摻雜佈植的步驟包括佈植該第二摻雜離子為硼離子至該基板中在約10KeV至約50KeV的佈植能量。
- 【第15項】如申請專利範圍第1項所述之方法，其中形成該閘極結構的步驟包括：
形成一閘極隔離(insulating)層在該基板上；以及
形成一閘極電極在該閘極隔離層上。
- 【第16項】如申請專利範圍第1項所述之方法，更包括：
在該輕摻雜汲極佈植後，形成閘極間隔物(spacer)在該閘極結構的側壁(sidewall)。
- 【第17項】如申請專利範圍第16項所述之方法，其中：
執行該前非晶化佈植的步驟包括使用包含該閘極結構及該閘極間隔物之一結構為一罩幕執行該前非晶化佈植；以及
執行該高摻雜佈植的步驟包括使用包含該閘極結構及該閘極間隔物之該結構為一罩幕執行該高摻雜佈植。
- 【第18項】如申請專利範圍第1項所述之方法，更包括：
在該高摻雜佈植後，執行退火(annealing)。
- 【第19項】一種半導體裝置，包括：
一基板，包含一第一元件；
一閘極結構，形成在該基板上；以及
一源極區域及一汲極區域形成在該基板中並位在該閘極結構的側邊，該源極及該汲極區域包含一摻雜物(dopant)，該摻雜物含有與該第一元件不同的一第二元件，且該第一及該第二元件係來自周期表中相同的一族(group)。
- 【第20項】如申請專利範圍第19項所述之半導體裝置，其中：
該第一元件為矽，以及
該第二元件為碳或鍺之一者。
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