TW201519403A - 封裝積體電路結構、晶圓層級封裝結構及晶圓封裝方法 - Google Patents

封裝積體電路結構、晶圓層級封裝結構及晶圓封裝方法 Download PDF

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Abstract

一種封裝積體電路結構，包括一第一底材、一第二底材及一保護層。第一底材具有一互補金屬氧化物半導體裝置及一互補金屬氧化物半導體結合環。第二底材具有一微機電系統裝置及一微機電系統結合環。微機電系統結合環係圍繞微機電系統裝置之一周圍，並且係結合於互補金屬氧化物半導體結合環。保護層係覆蓋微機電系統結合環之複數個外側壁及互補金屬氧化物半導體結合環之複數個外側壁，並且係進一步覆蓋第一底材之一外側壁以及係不覆蓋第二底材之一外側壁。

Description

封裝積體電路結構、晶圓層級封裝結構及晶圓封裝方法
本發明是有關於一種封裝積體電路結構，特別是有關於一種晶圓層級封裝結構。
晶圓層級晶片級封裝(wafer level chip scale packaging，WLCSP)是一種封裝方法，其中，一半導體晶圓是被封裝以及被測試於晶圓層級，接著是被切成個別的晶片尺寸封裝體。此種方法會減小封裝尺寸、降低生產週期以及降低成本，相較於傳統之方法。在此，傳統之方法係為晶圓被切成個別的晶片，其是被分別地測試與封裝。
晶圓層級晶片級封裝傳統上是被使用去製造及封裝互補金屬氧化物半導體(CMOS)積體電路，但未被廣泛地運用於微機電系統(MEMS)之封裝之中。
本發明基本上採用如下所詳述之特徵以為了要解決上述之問題。
本發明之一實施例提供一種封裝積體電路結構，其包括一第一底材，具有一互補金屬氧化物半導體裝置及一互 補金屬氧化物半導體結合環；一第二底材，具有一微機電系統裝置及一微機電系統結合環，其中，該微機電系統結合環係圍繞該微機電系統裝置之一周圍，並且係結合於該互補金屬氧化物半導體結合環；以及一保護層，覆蓋該微機電系統結合環之複數個外側壁及該互補金屬氧化物半導體結合環之複數個外側壁，並且係進一步覆蓋該第一底材之一外側壁以及係不覆蓋該第二底材之一外側壁。
根據上述之實施例，該第二底材之該外側壁係接合該保護層之一外側壁，以界定該封裝積體電路結構被切割之一平面表面。
根據上述之實施例，該微機電系統結合環及該互補金屬氧化物半導體結合環之該等外側壁係相對於該第一底材之該外側壁被橫向地凹陷。
根據上述之實施例，該微機電系統結合環及該互補金屬氧化物半導體結合環係接合形成一封閉凹洞，以及該封閉凹洞係流體連通於該微機電系統裝置，並且係從圍繞該封裝積體電路結構之一周圍環境被密封。
根據上述之實施例，該封裝積體電路結構更包括一電氣連接結構，係連接該互補金屬氧化物半導體裝置於該第一底材之一上側，其中，該上側係相對於該第一底材之一下側，以及該互補金屬氧化物半導體結合環係被配置於該下側之上。
本發明之另一實施例提供一種晶圓層級封裝結構，其包括一第一底材；一第二底材；一列結合環結構，係被 配置於該第一底材與該第二底材之間，其中，一結合環結構之複數個內側壁係界定一凹洞於該第一底材之一第一表面與該第二底材之一第一表面之間；以及一測試線，係被配置於該第二底材之該第一表面之上，其中，該測試線係被配置於一刻線區域之中，並且係電性連接於位於該第二底材上之一裝置，以及該刻線區域係位於相鄰之結合環結構之相對之外側壁之間。
根據上述之實施例，該晶圓層級封裝結構更包括一深溝渠，係位於該第一底材之中，其中，該深溝渠係被校直於位於該測試線上之該刻線區域。
根據上述之實施例，該深溝渠係以一保護材料被填充，以及該保護材料包括光阻、聚酰亞胺、環氧樹脂、旋塗式玻璃材料或模鑄材料。
根據上述之實施例，該凹洞係以一惰性氣體被填充。
根據上述之實施例，該第一底材包括一互補金屬氧化物半導體裝置，以及該第二底材包括一微機電系統裝置。
根據上述之實施例，一結合環結構包括位於該第一底材上之一互補金屬氧化物半導體結合環以及位於該第二底材上之一微機電系統結合環。
根據上述之實施例，該微機電系統結合環係由銦、金、錫、銅、鋁、鍺及其結合物所構成。
根據上述之實施例，該互補金屬氧化物半導體結合環係由銦、金、錫、銅、鋁、鍺及其結合物所構成。
根據上述之實施例，在該微機電系統結合環與該 互補金屬氧化物半導體結合環之間之一結合係為一共熔金屬結合或一共熔鋁/鍺結合。
根據上述之實施例，該晶圓層級封裝結構更包括一矽通孔、一球型陣列或一重分佈層，係被配置於該第一底材之一上側之上，用以提供來自於該第一底材之該上側之電性連接。
本發明之又一實施例提供一種方法，其包括：提供具有複數個互補金屬氧化物半導體晶粒及複數個互補金屬氧化物半導體結合環之一第一晶圓，其中，複數個互補金屬氧化物半導體刻線區域係被配置於相鄰之互補金屬氧化物半導體晶粒之間；提供一深溝渠，其中，該深溝渠係被校直於該第一晶圓中之一互補金屬氧化物半導體刻線區域之內；提供具有複數個微機電系統晶粒及複數個微機電系統結合環之一第二晶圓，其中，複數個微機電系統刻線區域係被配置於相鄰之微機電系統晶粒之間，並且係對應於該等互補金屬氧化物半導體刻線區域；提供一測試線結構，其中，該測試線結構係被校直於該第二晶圓上之一微機電系統刻線區域之內；藉由結合該等互補金屬氧化物半導體結合環於該等微機電系統結合環結合該第一晶圓於該第二晶圓，其中，該深溝渠在結合之後係被校直於該測試線結構之上；以及沿著該等互補金屬氧化物半導體刻線區域及該等微機電系統刻線區域切割被結合之該第一晶圓及該第二晶圓。
根據上述之實施例，在結合之後，該深溝渠係被隔離於一周圍環境，更包括：在結合之後，開啟該第二晶圓之 該深溝渠；以及透過被開啟之該深溝渠探測該測試線結構以及利用該測試線結構執行一電氣測試於一微機電系統晶粒之上。
根據上述之實施例，該方法更包括：在該第一晶圓及該第二晶圓已被結合之後但在切割之前，以一保護材料填充該深溝渠，以覆蓋該測試線結構。
根據上述之實施例，結合該第一晶圓於該第二晶圓係形成複數個凹洞，以及該等凹洞係藉由該等微機電系統結合環及對應之該等互補金屬氧化物半導體結合環被橫向劃界，並且係藉由該第一晶圓及該第二晶圓被垂直劃界。
根據上述之實施例，該方法更包括：成型一矽通孔、一球型陣列或一重分佈層於該第一晶圓之一上側之上，以形成一電性連接於該第一晶圓上之一互補金屬氧化物半導體裝置。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉較佳實施例並配合所附圖式做詳細說明。
100‧‧‧晶圓層級封裝結構
102、402、702、902‧‧‧第一底材
104、406、710‧‧‧第二底材
112、712、912‧‧‧深溝渠
114、114a、114b、408、714、914‧‧‧微機電系統結合環
116、116a、116b、404、716、916‧‧‧互補金屬氧化物半導體結合環
118‧‧‧測試線
122‧‧‧刻線、刻線區域
123‧‧‧第一晶粒
124、124a、124b‧‧‧凹洞
128‧‧‧矽通孔
130‧‧‧球型陣列
132‧‧‧重分佈層
133‧‧‧第二晶粒
140‧‧‧保護材料
150、152‧‧‧積體電路
400‧‧‧封裝積體電路結構
402a、404a‧‧‧外側壁
406a、408a、410a‧‧‧外側壁
410‧‧‧保護層
412‧‧‧電氣內連線結構
704、904‧‧‧微機電系統製程
708、908‧‧‧互補金屬氧化物半導體製程
718、918‧‧‧測試線結構
720‧‧‧自動探測系統
722、922‧‧‧刻線區域
731、931‧‧‧電氣連接結構
923‧‧‧裝置區域
933‧‧‧平坦上表面
1000‧‧‧半導體晶圓
1000a‧‧‧圓周邊緣
1000b‧‧‧第一晶圓面
1000c‧‧‧第二晶圓面
1002‧‧‧晶粒
1004‧‧‧刻線
第1A圖係顯示根據一些實施例之在一保護層之成型前以及在切割前之一晶圓層級封裝結構之剖面示意圖；第1B圖係顯示根據一些實施例之第1A圖之晶圓層級封裝結構之俯視示意圖；第2圖係顯示在一保護層之成型後但在切割前之一晶圓層級封裝結構之剖面示意圖；第3圖係顯示在切割後之一晶圓層級封裝結構之剖面示意 圖；第4A圖係顯示根據一些實施例之一微機電系統封裝系統之剖面示意圖；第4B圖係顯示根據一些替代實施例之一微機電系統封裝系統之剖面示意圖；第5至6圖係顯示用於製造一微機電系統晶圓層級晶片級封裝之方法之一些實施例之流程圖；第7a至7g圖係顯示製造一微機電系統晶圓層級晶片級封裝之一方法之一些實施例之剖面示意圖；第8圖係顯示用於製造一微機電系統晶圓層級晶片級封裝之一方法之一些替代實施例之細部流程圖；第9a至9i圖係顯示用於製造一微機電系統晶圓層級晶片級封裝之一方法之一些替代實施例之剖面示意圖；以及第10A至10C圖係顯示一半導體晶圓之俯視示意圖及剖面示意圖。
茲配合圖式說明本發明之較佳實施例。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一較佳實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：上、下、左、右、前或後等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明並非用來限制本發明。
雖然晶圓層級晶片級封裝(WLCSP)已被使用做為互補金屬氧化物半導體(CMOS)晶圓，但晶圓層級晶片級封裝 (WLCSP)係呈現了多種挑戰對於互補金屬氧化物半導體(CMOS)晶圓與微機電系統(MEMS)晶圓之整合及/或對於其他形式的晶圓。舉例來說，一些微機電系統(MEMS)裝置(例如，慣性感測器)需要密封，而其他的微機電系統(MEMS)裝置需要一低壓環境。更有其他的微機電系統(MEMS)裝置需要足夠大允許移動部件之一凹洞，其可能需要來自於環境狀況(例如，濕氣與灰塵)之保護。互補金屬氧化物半導體(CMOS)晶圓不需要這些形式的特徵。鑑於此，本發明呈現了晶圓層級晶片級封裝(WLCSP)技術，其中，一微機電系統(MEMS)晶圓是結合於一互補金屬氧化物半導體(CMOS)晶圓。為了使這製程在一些實施例中是有效率的，一深溝渠能夠被蝕刻至位於一刻線區域處之一互補金屬氧化物半導體(CMOS)底材之中。深溝渠是被校直於在微機電系統(MEMS)晶圓上之一下方測試結構，其中，下方測試結構亦是被配置於在兩相鄰微機電系統(MEMS)晶粒間之一刻線區域之中。因此，在互補金屬氧化物半導體(CMOS)晶圓與微機電系統(MEMS)晶圓被結合之後，深溝渠能夠被打開去暴露測試結構，以允許結合結構之測試。在測試之後，一保護材料能夠填充深溝渠，以提供從環境之保護。在深溝渠已被填充之後，被結合之晶圓能夠沿著刻線被切割成個別的積體電路，其已經是被封裝以及準備好運送。
第10A圖至第10B圖係顯示一半導體晶圓1000，其包括有複數個晶粒1002。第10A圖至第10B圖之半導體晶圓1000具有一圓周邊緣1000a，其係結合第一晶圓面1000b及第二晶圓面1000c。半導體裝置或微機電系統(MEMS)裝置能被建構 於個別的晶粒1002之上。在製程完成之後，晶圓是被結合(堆疊)於彼此之上，如第10C圖所示。被結合之晶圓然後是沿著在相鄰晶粒間之複數個刻線1004被切割，如此一來，每一個晶粒係對應於一分別的晶體電路。這種一般製程是被指涉為”晶圓層級封裝”。
第1A圖係顯示根據一些實施例之一晶圓層級封裝結構100之剖面示意圖。在此繪示之實施例之中，兩個晶圓(亦即，被表示為一第一底材102之一第一晶圓以及被表示為一第二底材104之一第二晶圓)是被堆疊於彼此之上。值得注意的是，雖然第1A圖僅顯示兩個晶圓，但額外的晶圓(例如，3、4、5個晶圓等)也能夠被堆疊於彼此之上。
在第1A圖之範例之中，第一底材102具有複數個互補金屬氧化物半導體(CMOS)裝置，以及第二底材104具有複數個微機電系統(MEMS)裝置。第一底材102具有相鄰之互補金屬氧化物半導體(CMOS)結合環116a、116b，其中，一刻線122是介於其間。第二底材104具有相鄰之微機電系統(MEMS)結合環114a、114b，其中，刻線122亦是介於其間。在一些實施例之中，微機電系統(MEMS)結合環114及互補金屬氧化物半導體(CMOS)結合環116能夠包括有由銦、金、錫、銅、鋁、鍺及其結合物所構成之材料。
每一個微機電系統(MEMS)結合環是被配置去圍繞一或多個微機電系統(MEMS)裝置之一周圍，其是密封地隔離於周圍環境，於製造之結束處。微機電系統(MEMS)結合環114及互補金屬氧化物半導體(CMOS)結合環116係形成凹洞 124a、124b於第一底材與第二底材之間，並且幫助固定第一底材102於第二底材104。每一個凹洞124是流體連通於在第二底材104上之一或多個微機電系統(MEMS)裝置，並且能夠以一惰性氣體或一些其他形式的氣體被填充，其能夠施加一周圍壓力或一高壓力或一低壓力於凹洞124之壁。一電氣內連接結構是被成型於第一底材之一上側之上，以提供電性連接於第一底材102上之一互補金屬氧化物半導體(CMOS)裝置，從第一底材之上側。電氣內連接結構能夠是一矽通孔128、一球型陣列130或一重分佈層132的形式。
為了提供一或多個微機電系統(MEMS)裝置之測試，一測試線118是被配置於第二底材之上。一開放深溝渠112是被成型於在兩相鄰晶粒(一第一晶粒123及一第二晶粒133)間之第一底材之一刻線區域122之上。此開放深溝渠112係允許一測試探針或其他測試裝置去與測試線118電性接觸，如此一來，測試能夠被執行於中間製造階段處，在製造完成之前。此係允許製造過程被精確地特徵化，如此一來，問題能夠被快速地確認及解決。它亦允許有缺點之晶圓在製造過程早期被解決掉，以幫助改善整體製造生產量。
如第2圖所示，在第1圖之晶圓層級封裝結構100被切割之前，開放深溝渠112是以一保護材料140被填充。保護材料140能夠是光阻、聚酰亞胺、環氧樹脂、旋塗式玻璃材料或模鑄材料。
如第3圖所示，在深溝渠112已被保護材料140填充之後(如先前在第2圖中所繪示)，晶圓能夠沿著刻線被切割，因 而導致多個分別之積體電路(例如，150、152)。值得注意的是，此過程係有助於形成多個分離之積體電路於一經濟的方式，並且係允許互補金屬氧化物半導體裝置及微機電系統裝置之整合。此過程係允許在製造過程中之中間結構被測試，並且提供一精簡、區域有效率之最終封裝。
第4A圖係顯示根據一些實施例之一封裝積體電路結構400之剖面示意圖。封裝積體電路結構400包括有一第一底材402及一第二底材406。第一底材402具有一互補金屬氧化物半導體裝置及一互補金屬氧化物半導體結合環404。第二底材406具有一微機電系統裝置及一微機電系統結合環408。微機電系統結合環408係圍繞微機電系統裝置之一周圍，並且係結合於互補金屬氧化物半導體結合環404。舉例來說，一共熔金屬結合或一共熔Ga/Al結合能夠結合互補金屬氧化物半導體結合環404於微機電系統結合環408。一保護層410係覆蓋互補金屬氧化物半導體結合環404之複數個外側壁404a以及微機電系統結合環408之複數個外側壁408a。保護層410亦係覆蓋第一底材402之一外側壁402a，並且係不覆蓋第二底材406之一外側壁406a。第二底材406之外側壁406a係會合保護層410之一外側壁410a，以界定封裝積體電路結構被切割之一平坦表面。被配置於第一底材402之一上表面上之一電氣內連線結構412能夠允許電性接觸於一或多個互補金屬氧化物半導體裝置(及/或一或多個微機電系統裝置)。
第4B圖係顯示根據一些替代實施例之一微機電系統封裝系統之剖面示意圖。除了類似於以上第4A圖之結構之 外，在第4B圖之實施例之中，第一底材402之外側壁402a不是被保護層410所覆蓋。外側壁402a反而是校直於第二底材406之外側壁406a。第4A圖及第4B圖之結構是藉由在一先前單一化步驟過程中選擇切割位置而被成型。
第5圖係顯示根據一些實施例之用於製造一微機電系統晶圓層級晶片級封裝之方法流程圖。當所揭露之方法(例如，第5圖之方法500及第6圖之方法600)是被繪示及描述如下做為一系列之行動或事件時，如此之行動或事件不是被以一限制之範圍被解讀。
在步驟502，一微機電系統製程、一微機電系統結合環及一測試線結構是被施加於一第一底材之上。微機電系統結合環係為連續的圓環、矩形環或一系列之非連續墊。
在步驟504，一互補金屬氧化物半導體製程及一互補金屬氧化物半導體結合環是被施加於一第二底材之上。
在步驟506，在兩互補金屬氧化物半導體裝置間之一刻線區域中之一深溝渠是被蝕刻。
在步驟508，在微機電系統結合環與互補金屬氧化物半導體結合環間之一結合是被執行。此結合係為共熔金屬結合。
在步驟510，一電氣連接是被成型於第二底材之一上側之上。電氣連接是藉由矽通孔、球型陣列或重分佈層而被成型。
在步驟512，一單一化製程是被執行於刻線區域之上。此單一化是藉由切割於刻線區域而被實現。
第6圖係顯示用於製造一微機電系統晶圓層級晶片級封裝之一方法600之一些實施例之流程圖。方法600係執行一電氣測試去確認結合製程，在成型一電氣連接於第二底材(互補金屬氧化物半導體底材)之一上側之上前。
在步驟602，一微機電系統製程、一微機電系統結合環及一測試線結構是被施加於一第一底材之上。微機電系統結合環係為連續的圓環、矩形環或一系列之非連續墊。
在步驟604，一互補金屬氧化物半導體製程及一互補金屬氧化物半導體結合環是被施加於一第二底材之上。
在步驟606，在兩互補金屬氧化物半導體裝置間之一刻線區域中之一深溝渠是被蝕刻。
在步驟608，在微機電系統結合環與互補金屬氧化物半導體結合環間之一結合是被執行。此結合係為共熔金屬結合，例如，一共熔Al/Ge結合。
在步驟610，一第一薄化製程是被施加，以及深溝渠是被打開。第一薄化製程是藉由研磨第二底材之一上側而被施加。
在步驟612，一電氣測試是被執行去確認結合連接。電氣測試是藉由透過深溝渠之開口探測在第一底材上之測試線結構而被執行。
在步驟614，一電氣連接是被成型於第二底材之一上側之上。電氣連接是藉由矽通孔、球型陣列或重分佈層而被成型。
在步驟616，一單一化製程是被執行於刻線區域之 上。單一化是藉由切割於刻線區域而被實現。
第6圖之方法之一範例是以關於一系列之剖面圖來被描述，如第7a-7g圖所示。雖然第7a-7g圖是以關於方法600被敘述，但被揭露於第7a-7g圖中之結構不是被限於如此一方法。
在第7a-2圖，一微機電系統製程704、一微機電系統結合環714及一測試線結構718是被施加於一第一底材702之上。
在第7a-1圖，一互補金屬氧化物半導體製程708及一互補金屬氧化物半導體結合環716是被施加於一第二底材710之上。
在第7b圖，在兩互補金屬氧化物半導體裝置間之一刻線區域722中之一深溝渠712是被蝕刻。
在第7c圖，在微機電系統結合環714與互補金屬氧化物半導體結合環716間之一結合是被執行。測試線結構718是校直於深溝渠712。
在第7d圖，一第一薄化製程是被施加，以及深溝渠是被打開。此時，一晶圓之部分單一化是被成型。發生於所追隨製程中於一晶片上之可能裂痕不會延伸至晶圓之其餘部分。
在第7e圖，一電氣測試是被執行去確認結合連接。電氣測試是藉由透過深溝渠之開口探測在第一底材上之測試線結構而被執行。一自動探測系統720是被使用去執行可編程之自動測試。
在第7f圖，一電氣連接結構731是被成型於第二底材之一上側之上。然後，一單一化製成是被執行於刻線區域722之上。單一化是藉由切割於刻線區域上而被實現。
在第7g圖，所形成之微機電系統之一範例是被顯示。
第8圖係顯示用於製造一微機電系統晶圓層級晶片級封裝之一方法800之一些替代實施例之細部流程圖。方法800係提供額外的保護於一晶圓層級上之結合層。
在步驟802，類似於步驟602，一微機電系統製程、一微機電系統結合環及一測試線結構是被施加於一第一底材之上。
在步驟804，類似於步驟604，一互補金屬氧化物半導體製程及一互補金屬氧化物半導體結合環是被施加於一第二底材之上。
在步驟806，類似於步驟606，在兩互補金屬氧化物半導體裝置間之一刻線區域中之一深溝渠是被蝕刻。
在步驟808，類似於步驟608，在微機電系統結合環與互補金屬氧化物半導體結合環間之一結合是被執行。一凹洞是被成型於結合之內，以及一空間是被成型於結合之外。
在步驟810，類似於步驟610，一第一薄化製程是被施加，以及深溝渠是被打開。
在步驟812，一保護材料是被填充至深溝渠以及在結合外之空間之中。
在步驟814，一第二薄化製程是被施加於第二底材 之一上側，以移除在裝置區域及平坦上表面上之部分保護材料。
在步驟816，類似於步驟614，一電氣連接是被成型於第二底材之一上側之上。電氣連接是藉由矽通孔、球型陣列或重分佈層而被成型。
在步驟818，類似於步驟616，一單一化製程是被執行於刻線區域之上。單一化是藉由切割於刻線區域而被實現。
第8圖之方法之一範例是以關於一系列之剖面圖來被描述，如第9a-9i圖所示。
在第9a-1圖、第9a-2圖及第9b圖，一微機電系統製程904、一微機電系統結合環914及一測試線結構918是被施加於一第一底材902之上，而一互補金屬氧化物半導體製程908、一互補金屬氧化物半導體結合環916及位於一刻線區域922處之一深溝渠912是被施加於一第二底材之上。
在第9c圖，在微機電系統結合環914與互補金屬氧化物半導體結合環916間之一結合是被執行。一凹洞是被成型於結合之內，以及一空間是被成型於結合之外。
在第9d圖，一第一薄化製程是被施加，以及深溝渠912是被打開。
在第9e圖，一保護材料是被填充至深溝渠以及在結合外之空間之中。
在第9f圖，一第二薄化製程是被施加於第二底材之一上側，以移除在裝置區域923及一平坦上表面933上之部分保 護材料。
在第9g圖，一電氣連接結構931是被成型於第二底材之一上側之上。
在第9h圖，一單一化製程是被執行於刻線區域922之上。一切割製程是被執行去移除在刻線區域922中之一部分保護材料以及留下用於保護晶片之一適當部分之保護材料。
在第9i圖，所產生之微機電系統系統之一範例是被顯示。
雖然本發明已以較佳實施例揭露於上，然其並非用以限定本發明，此技術領域具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧第一底材
104‧‧‧第二底材
114a、114b‧‧‧微機電系統結合環
116a、116b‧‧‧互補金屬氧化物半導體結合環
118‧‧‧測試線
122‧‧‧刻線、刻線區域
124a、124b‧‧‧凹洞
128‧‧‧矽通孔
130‧‧‧球型陣列
132‧‧‧重分佈層
140‧‧‧保護材料
150、152‧‧‧積體電路

Claims (10)

  1. 一種封裝積體電路結構，包括：一第一底材，具有一互補金屬氧化物半導體裝置及一互補金屬氧化物半導體結合環；一第二底材，具有一微機電系統裝置及一微機電系統結合環，其中，該微機電系統結合環係圍繞該微機電系統裝置之一周圍，並且係結合於該互補金屬氧化物半導體結合環；以及一保護層，覆蓋該微機電系統結合環之複數個外側壁及該互補金屬氧化物半導體結合環之複數個外側壁，並且係進一步覆蓋該第一底材之一外側壁以及係不覆蓋該第二底材之一外側壁。
  2. 如申請專利範圍第1項所述之封裝積體電路結構，其中，該第二底材之該外側壁係接合該保護層之一外側壁，以界定該封裝積體電路結構被切割之一平面表面。
  3. 如申請專利範圍第1項所述之封裝積體電路結構，其中，該微機電系統結合環及該互補金屬氧化物半導體結合環之該等外側壁係相對於該第一底材之該外側壁被橫向地凹陷。
  4. 如申請專利範圍第1項所述之封裝積體電路結構，其中，該微機電系統結合環及該互補金屬氧化物半導體結合環係接合形成一封閉凹洞，以及該封閉凹洞係流體連通於該微機電系統裝置，並且係從圍繞該封裝積體電路結構之一周圍環境被密封。
  5. 如申請專利範圍第1項所述之封裝積體電路結構，更包括一 電氣連接結構，係連接該互補金屬氧化物半導體裝置於該第一底材之一上側，其中，該上側係相對於該第一底材之一下側，以及該互補金屬氧化物半導體結合環係被配置於該下側之上。
  6. 一種晶圓層級封裝結構，包括：一第一底材；一第二底材；一列結合環結構，係被配置於該第一底材與該第二底材之間，其中，一結合環結構之複數個內側壁係界定一凹洞於該第一底材之一第一表面與該第二底材之一第一表面之間；以及一測試線，係被配置於該第二底材之該第一表面之上，其中，該測試線係被配置於一刻線區域之中，並且係電性連接於位於該第二底材上之一裝置，以及該刻線區域係位於相鄰之結合環結構之相對之外側壁之間。
  7. 如申請專利範圍第6項所述之晶圓層級封裝結構，更包括一深溝渠，係位於該第一底材之中，其中，該深溝渠係被校直於位於該測試線上之該刻線區域，並且係以一保護材料被填充，以及該保護材料包括光阻、聚酰亞胺、環氧樹脂、旋塗式玻璃材料或模鑄材料。
  8. 如申請專利範圍第6項所述之晶圓層級封裝結構，其中，該第一底材包括一互補金屬氧化物半導體裝置，該第二底材包括一微機電系統裝置，以及一結合環結構包括位於該第一底材上之一互補金屬氧化物半導體結合環以及位於該第 二底材上之一微機電系統結合環。
  9. 如申請專利範圍第6項所述之晶圓層級封裝結構，更包括一矽通孔、一球型陣列或一重分佈層，係被配置於該第一底材之一上側之上，用以提供來自於該第一底材之該上側之電性連接。
  10. 一種晶圓封裝方法，包括：提供具有複數個互補金屬氧化物半導體晶粒及複數個互補金屬氧化物半導體結合環之一第一晶圓，其中，複數個互補金屬氧化物半導體刻線區域係被配置於相鄰之互補金屬氧化物半導體晶粒之間；提供一深溝渠，其中，該深溝渠係被校直於該第一晶圓中之一互補金屬氧化物半導體刻線區域之內；提供具有複數個微機電系統晶粒及複數個微機電系統結合環之一第二晶圓，其中，複數個微機電系統刻線區域係被配置於相鄰之微機電系統晶粒之間，並且係對應於該等互補金屬氧化物半導體刻線區域；提供一測試線結構，其中，該測試線結構係被校直於該第二晶圓上之一微機電系統刻線區域之內；藉由結合該等互補金屬氧化物半導體結合環於該等微機電系統結合環結合該第一晶圓於該第二晶圓，其中，該深溝渠在結合之後係被校直於該測試線結構之上；以及沿著該等互補金屬氧化物半導體刻線區域及該等微機電系統刻線區域切割被結合之該第一晶圓及該第二晶圓。
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