JP2014048291A - センサパッケージング方法およびセンサパッケージ - Google Patents

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Abstract

【課題】センサパッケージング方法を提供する。
【解決手段】方法80は、センサウェハ92及びキャップウェハ94を含む構造117を設けること82、コントローラ要素102、24を設けること100、コントローラ要素を構造の外面52、64に接合すること116を含む。ウェハ92、94の内面34、36はともに結合され、センサ30はウェハ92、94の間に置かれる。一方のウェハはその内面上に形成されるボンドパッド42を有する基板部分40、76を含む。他方のウェハは基板部分を被覆する。接合の後、方法80は、要素102、24上に導電性要素60を形成すること120、ウェハ92、94、102から材料区画96、98、107を除去して、ボンドパッド42を露出させること126、電気的相互接続56を形成すること130、パッケージング材料64を塗布すること134、単体化してセンサパッケージ20、70を製造すること138を含む。
【選択図】図4

Description

本発明は、一般的には半導体パッケージングに関する。より具体的には、本発明は、センサパッケージを形成するためのウェハレベル半導体パッケージングに関する。
マイクロ電子デバイス技術は、非常に小さな電子構造および機械構造を作成し、従来のバッチ半導体処理技法を使用して単一の基板上にこれらの構造を集積する方法を提供するため、近年において広く普及している。このようなマイクロ電子デバイスは主流の技術になりつつあるが、製造および容易に使用するために、それらを半導体パッケージ内にコスト効率的にパッケージングすることが課題として残っている。
米国特許第7419853号明細書 米国特許第6838776号明細書 米国特許第6921975号明細書 米国特許第7446017号明細書 米国特許第7868729号明細書 米国特許第8124435号明細書 米国特許第8154126号明細書 米国特許第7858440号明細書 米国特許出願公開第2011/0250721号明細書 米国特許出願公開第2011/0018084号明細書 米国特許出願公開第2011/0221042号明細書 米国特許出願公開第2006/0216857号明細書 国際公開第2002/056031号 国際公開第2007/017757号
センサパッケージング方法およびセンサパッケージを提供する。
本発明の第一の態様によれば、センサパッケージを形成する方法であって、キャップウェハの第1の内面が、センサウェハの第2の内面に結合されて、センサ構造が形成され、少なくとも1つのコントローラ要素の底面が、前記センサ構造の外面に結合されて、積層ウェハ構造が形成されるように、前記センサウェハ、前記キャップウェハ、および前記少なくとも1つのコントローラ要素をともに接合することであって、前記センサウェハは、前記キャップウェハによって封入される複数のセンサを含み、前記キャップウェハおよび前記センサウェハのうちの第1の一つは、前記第1の内面および前記第2の内面のうちの対応する一方の上に位置する複数の第1のボンドパッドを有する基板部分を含み、前記キャップウェハおよび前記センサウェハのうちの第2の一つは、前記基板部分を被覆し、前記少なくとも1つのコントローラ要素の上面は、制御回路および複数の第2のボンドパッドを含む、前記接合すること、前記センサウェハおよび前記キャップウェハのうちの前記第2の一つから第1の材料区画を除去して、前記複数の第1のボンドパッドを有する前記基板部分を露出させること、前記第1のボンドパッドと前記第2のボンドパッドとの間に電気的相互接続を形成すること、前記積層ウェハ構造を単体化して、前記センサパッケージを製造することを含む、方法が提供される。
本発明の第二の態様によれば、センサパッケージであって、センサダイおよびキャップを有するセンサ構造であって、前記センサダイは、センサを含み、前記キャップの第1の内面は、前記センサダイの第2の内面に結合され、前記キャップおよび前記センサダイのうちの一方は、前記第1の内面および第2の内面のうちの対応する一方の上に位置する複数の第1のボンドパッドを有する基板部分を含み、前記キャップおよび前記センサダイのうちの他方の材料区画は存在しない、前記センサ構造と、上面、および該上面と対向する底面を有するコントローラダイであって、前記上面は、制御回路および複数の第2のボンドパッドを含み、前記底面は、前記センサ構造の外面に接合されて積層構造が形成される、前記コントローラダイと、前記複数の第1のボンドパッドのうちの対応する一つと前記複数の第2のボンドパッドのうちの対応する一つとの間に取り付けられる電気的相互接続であって、該電気的相互接続は、少なくとも、前記材料区画が存在しない領域を通ってルーティングされる、前記電気的相互接続と、前記コントローラダイの上面の上方に位置し、前記制御回路および前記電気的相互接続を封入するパッケージング材料とを備える、センサパッケージが提供される。
本発明の第三の態様によれば、センサパッケージを形成する方法であって、キャップウェハの第1の内面が、センサウェハの第2の内面に結合されて、センサ構造が形成され、少なくとも1つのコントローラ要素の底面が、前記センサ構造の外面に結合されて、積層ウェハ構造が形成されるように、前記センサウェハ、前記キャップウェハ、および前記少なくとも1つのコントローラ要素をともに接合することであって、前記センサウェハは、前記キャップウェハによって封入される複数のセンサを含み、前記キャップウェハおよび前記センサウェハのうちの第1の一つは、前記第1の内面および前記第2の内面のうちの対応する一方の上に位置する複数の第1のボンドパッドを有する基板部分を含み、前記キャップウェハおよび前記センサウェハのうちの第2の一つは、前記基板部分を被覆し、前記少なくとも1つのコントローラ要素の上面は、制御回路および複数の第2のボンドパッドを含む、前記接合すること、前記センサウェハおよび前記キャップウェハのうちの前記第2の一つから第1の材料区画を除去して、前記複数の第1のボンドパッドを有する前記基板部分を露出させること、前記接合することおよび除去することの後に、前記第1のボンドパッドと前記第2のボンドパッドとの間に電気的相互接続を形成すること、前記少なくとも1つのコントローラ要素の上面の上方にパッケージング材料を塗布して、前記制御回路および前記電気的相互接続を封入すること、前記塗布することの後に、前記積層ウェハ構造を単体化して、前記センサパッケージを製造することを含む、方法が提供される。
一実施形態による例示的なセンサパッケージの上面図である。 図1の切断線A−Aに沿ったセンサパッケージの側面図である。 別の実施形態による、図1の切断線A−Aに沿ったセンサパッケージの側面図である。 図1〜図3のセンサパッケージを作製するためのパッケージング・プロセスの流れ図である。 パッケージング・プロセスに関連して使用されるセンサウェハ構造の上面図である。 図2に示される実施形態に対応するセンサウェハ構造の部分側面図である。 図3に示される実施形態に対応する別のセンサウェハ構造の部分上面図である。 パッケージング・プロセスに関連して使用される、コントローラウェハの形態のコントローラ要素の上面図である。 コントローラウェハの拡大部分上面図である。 図9の切断線10−10に沿ったコントローラウェハの部分側断面図である。 別の実施形態によるパッケージング・プロセスに関連して使用される、複数の別個のコントローラダイの形態のコントローラ要素の側面図である。 パッケージング・プロセスによるパッケージングの初期段階におけるコントローラウェハの部分側断面図である。 パッケージングの後続の段階における、積層構造を形成するために図6のセンサ構造に接合されるコントローラウェハの部分側断面図である。 パッケージングの後続の段階における図13の積層ウェハ構造の部分側断面図である。 パッケージングの後続の段階における図14の積層ウェハ構造の部分側断面図である。 パッケージングの後続の段階における図15の積層ウェハ構造の部分側断面図である。 パッケージングの後続の段階における図16の積層ウェハ構造の部分側断面図である。 図4のパッケージング・プロセスにしたがって図17の積層ウェハ構造から製造されるセンサパッケージの側断面図である。 図4のパッケージング・プロセスによるパッケージングの中間段階における、積層構造74を形成するためにセンサウェハ構造に接合される、コントローラダイの形態のコントローラ要素の部分側断面図である。 パッケージングの後続の段階における図19の積層ウェハ構造の部分側断面図である。 パッケージングの後続の段階における図20の積層ウェハ構造の部分側断面図である。 パッケージングの後続の段階における図21の積層ウェハ構造の部分側断面図である。 パッケージングの後続の段階における図22の積層ウェハ構造の部分側断面図である。 図4のパッケージング・プロセスにしたがって図23の積層ウェハ構造から製造されるセンサパッケージの側断面図である。
図面と併せて考察して詳細な説明および請求項を参照することで、より完全に本発明を理解することができる。これらの図面では全般にわたり同様の参照符号は類似の項目を示しており、図面は必ずしも原寸に比例して描かれてはいない。
半導体パッケージは一般的に、関連要素のセットを提供する。これらの要素は、いくつかの例において、パッケージングされる1つまたは複数の半導体デバイス、当該デバイスからパッケージへの相互接続、機械的支持と電気的、化学的、および環境的保護との両方を提供するための包囲または収容構造、ならびにパッケージを基板またはシステムに取り付けるための接合構造を含む。半導体パッケージング・プロセスの開発者が直面する問題は、たとえば、半導体デバイス(たとえば、マイクロエレクトロニクスおよび微細構造)が高温のプロセスに敏感であること、適切な遮蔽が必要であること、場合によってはデバイスを汚染物質から保護するために気密シールまたは気密に近いシールが要求されることなどから生じる。これらの問題に少なくとも部分的に起因して、パッケージングはこのようなデバイスにとっての主要なコスト推進要因の1つである。
半導体パッケージ内の半導体デバイスのうちの1つまたは複数は、マイクロ電子センサ(たとえば、磁気探知器)、微小電気機械システム(MEMS)センサ(たとえば、加速度計、ジャイロスコープ、圧力センサ)、または何らかの他の小型センサであり得る。このようなセンサに関して、適切なパッケージングは、センサデバイスへの、およびセンサデバイスからの信号の完全性を保証するために重要である。たとえば、センサパッケージ内のセンサデバイスまたは複数のセンサデバイスの角度不整合によって、測定信号が不正確になる可能性がある。したがって、正確な測定値を受信するために、センサパッケージ内のセンサの精密な角度アラインメントが重要である。
従来のチップ・レベル・パッケージングにおけるセンサの角度アラインメントは、現在、約±2度の精度に制限されている。角度アラインメント精度は、ダイ配置技法に利用される配置機器の公差によって制限される。このようなセンサから受信される測定値の精度を向上させるために、より精密な角度アラインメントが業界内で求められている。集積回路(IC)デバイスの形状寸法が縮小し続けており、小型センサデバイスの使用が増え続けており、複数のマイクロ電子構成要素を収容する半導体パッケージの作製が発展し続けているため、低コストで、正確で、信頼性があり、高密度のパッケージングソリューションへの需要が増大している。
実施形態は、センサパッケージング方法、および、当該センサパッケージング方法にしたがって製造されるセンサパッケージをもたらす。パッケージング方法は、従来のダイトゥダイ(die−to−die)配置技法の代わりにウェハレベルパッケージング技法を含む。ウェハレベルパッケージングとは、ウェハレベルで半導体デバイスをパッケージングすることを指し、本質的に、ウェハ作製プロセスを拡大してデバイス相互接続およびデバイス保護プロセスを含むようにするものである。本明細書で説明するウェハレベルパッケージング・プロセスは、センサの高スループットおよび精密配置パッケージングを低コストで提供する。追加の利点は、センサパッケージを結果として概してダイと同じサイズにするチップスケールパッケージング技術、サイズ低減のためにセンサおよびマイクロ電子デバイスを積層し、電気的性能を向上させることなどを含む。
ここで、図1および図2を参照すると、図1は一実施形態による例示的なセンサパッケージ20の上面図を示しており、図2は図1の切断線A−Aに沿ったセンサパッケージ20の側面図を示している。概して、センサパッケージ20は、センサ構造22と、センサ構造22に接合される、本明細書においてはコントローラダイ24と称する制御要素の形態の半導体ダイとを含む。様々な図1〜図3および図5〜図24は、説明を明瞭にするために、様々な陰影および/または網掛けを使用してセンサパッケージの種々の要素を区別するように示されている。これらの種々の要素は、現行のおよび近い将来のマイクロマシニングおよび/または半導体処理技法を利用して製造されることができる。
センサ構造22は、センサダイ26と、キャップ28と、センサダイ26の基板材料32の上またはその中に形成されるセンサ30とを含む。キャップ28の内面34は、センサダイ26とキャップ28との間にセンサ30が置かれた状態で、センサダイ26の内面36に結合される。したがって、キャップ28の内面34を、以下ではキャップ内面34と称し、センサダイ26の内面36を、以下ではダイ内面36と称する。センサ30は、加速度計、ジャイロスコープ、または何らかの他のセンサのような微小電気機械システム(MEMS)センサデバイスであってもよい。しかしながら、センサ30はMEMSセンサ構成に限定される必要はない。そうではなく、センサ30は、光学デバイス、電磁デバイス、化学デバイス、または、ミクロンおよび/もしくはサブミクロンサイズの構成要素を含む何らかの他のセンサデバイスであってもよい。加えて、センサ30は単数形において述べられているが、代替的な実施形態では、センサダイ26は基板材料32の上またはその中に形成される2つ以上のセンサデバイスを含んでもよい。
キャップ28は概してセンサダイ26を被覆し、それによってセンサ30を封入する。キャップ28は、キャップ内面34から内向きに広がり、それによって、センサ30の可動要素のための隙間をもたらす空洞38を含み得るが、このような構成は限定ではない。キャップ28は、たとえば、シールリングによってセンサダイ26に取り付けられ得、それによって、センサ30が封入領域内で気密または準気密に封止される。図2に示されている例示の実施形態では、キャップ28はセンサダイ26から露出される基板部分40を含む。すなわち、センサダイ26の材料区画は、キャップ28の基板部分40を被覆しない、すなわち、センサダイ26の材料区画は、キャップ28の基板部分40には存在しない。ボンドパッド42が基板部分40においてキャップ28のキャップ内面34上に形成される。したがって、キャップ28のキャップ内面34上に形成されるボンドパッド42は、キャップ28によって封止される領域の外側に位置する。ボンドパッド42は、従来のおよび発展中のセンサデバイス製造プロセスにしたがってセンサ30の様々な構造および/または電極に電気的に接続され得る。ボンドパッド42とセンサ30の構造および/または電極との電気的相互接続は、説明を簡潔にするために本明細書においては詳細に例示または記載されていない。
コントローラダイ24は、上面44と、上面44に対向する底面46とを有する。図2において、上面44は、物理的に底面46の上に位置するものとして図示されている。したがって、本明細書においては「上」および「底」という区別する用語が利用されている。上面44は、その上に形成される制御回路48とボンドパッド50とを含む。制御回路48は、センサ30への、およびセンサからの信号を通信するためにコントローラダイ24の「活性領域」内で使用される任意の能動または受動回路であり得る。
センサ構造22は、キャップ28の外面または外部表面に対応する外面52を含む。したがって、外面52は、明瞭にするために以下ではキャップ外面52と称する。センサ構造22は、センサダイ26の外面または外部表面に対応する、対向する外面54をさらに含む。したがって、外面54は、明瞭にするために以下ではダイ外面54と称する。示されている実施形態では、コントローラダイ24の底面46はセンサ構造22のダイ外面54に取り付けられて、キャップ28とコントローラダイ24との間に位置するセンサダイ26を有する積層構造55が製造される。
センサ構造22において、キャップ28の基板部分40のキャップ内面34上のボンドパッド42は、ボンドパッド50が位置するコントローラダイ24の上面44と同じ方向(すなわち、図2における上向き)を向いている。本明細書においてはボンドワイヤ56と称する電気的相互接続が、キャップ28のキャップ内面34の対応するボンドパッド42とコントローラダイ24の上面44上のボンドパッド50との間に容易に取り付けられて、コントローラダイ24とセンサ構造22のセンサダイ26との間の適切な電気的相互接続がもたらされる。
コントローラダイ24は、上面44上に形成されて上面にわたって分布されるバンプパッド58をさらに含む。一実施形態では、コントローラダイ24がセンサ構造22に接合された後に、導電性要素60がバンプパッド58上に形成される。導電性要素60は、ピラー、ボール、プラグ、または、バンプパッド58の上に伸張する何らかの他の導電性特徴部であり得る。導電性要素60は、図1においては断面が円形状であるものとして示されている。しかしながら、導電性要素60は、特定の設計基準にしたがって異なる断面形状を有してもよい。導電性要素60は、センサパッケージ20の入出力要素として利用される。
いくつかの実施形態では、一体型センサ(integral sensor)61が、従来のおよび近い将来の半導体製造プロセスにしたがって、コントローラダイ24の制御回路48の受動および能動要素と一体的に形成され得る。一体型センサ61の代わりに、またはそれに加えて、センサパッケージ20は、コントローラダイ24の上面44上に据え付けられるセンサダイ62を含んでもよい。一実施形態では、一体型センサ61またはセンサダイ62は、磁場の強度または向きを測定するための磁気探知器であってもよい。しかしながら、一体型センサ61および/またはセンサダイ62は、センサパッケージ20の特定の設計基準による何らかの他のセンサデバイスであってもよい。
パッケージング材料64がコントローラダイ24の上面44の上に塗布されて、制御回路48、ボンドワイヤ56、センサダイ62が封入され、導電性要素60が少なくとも部分的に封入され、それによって、導電性要素60の上面66のみがパッケージング材料64から露出される。パッケージング材料64は、たとえば、エポキシ樹脂材料のような任意の従来の成形コンパウンドであってもよい。
図3は、別の実施形態による、図1の切断線A−Aに沿ったセンサパッケージ70の側面図を示す。センサパッケージ70は、センサパッケージ20(図2)に類似している。したがって、センサパッケージ70はセンサ構造72に接合されるコントローラダイ24を含み、積層構造74が製造され、センサ構造72はセンサダイ26、キャップ28、およびセンサ30から構成される。センサパッケージ20のように、センサパッケージ70は、センサ構造72と、パッケージング材料64によって封入されるコントローラダイ24、導電性要素60、一体型センサ61および/またはセンサダイ62などとを電気的に相互接続するボンドワイヤ56を付加的に含む。
図3に部分的に示されているように、センサパッケージ70の際立った特徴は、センサダイ26が、キャップ28から露出する基板部分76を含むことである。すなわち、キャップ28の材料区画は、センサダイ26の基板部分76を被覆しない、すなわち、キャップ28の材料区画は、センサダイ26の基板部分76には存在しない。したがって、(図2に示されているように)キャップ28のキャップ内面34上に形成される代わりに、ボンドパッド42は、基板部分76においてセンサダイ26のダイ内面36上に形成される。したがって、ボンドパッド42は、センサダイ26のキャップ28によって封止される領域の外側に位置する。図2の実施形態におけるように、ボンドパッド42は、従来のおよび発展中のセンサデバイス製造プロセスにしたがってセンサ30の様々な構造および/または電極に電気的に接続され得る。ボンドパッド42とセンサ30の構造および/または電極との電気的相互接続は、説明を簡潔にするために本明細書においては詳細に例示または記載されていない。
同じく図3に示されている、センサパッケージ70の別の際立った特徴は、コントローラダイ24の底面46がセンサ構造72のキャップ外面52に取り付けられて、センサダイ26とコントローラダイ24との間に位置するキャップ28を有する積層構造74を生成することである。したがって、センサダイ26の基板部分76のダイ内面36上のボンドパッド42は、ボンドパッド50が位置するコントローラダイ24の上面44と同じ方向(すなわち、図3における上向き)を向いている。ボンドワイヤ56が、センサダイ26のダイ内面36の対応するボンドパッド42とコントローラダイ24の上面44上のボンドパッド50との間に容易に取り付けられて、コントローラダイ24とセンサ構造72のセンサダイ26との間の適切な電気的相互接続がもたらされる。
上記で説明したように、センサパッケージ20(図2)は、センサダイ26がキャップ28とコントローラダイ24との間に置かれる構造的構成を表している。その一方で、センサパッケージ70は、キャップ28がセンサダイ26とコントローラダイ24との間に置かれる入れ替わった構造的構成を表している。センサパッケージ20および70は、本明細書においては例示を目的として提供されている。しかしながら、センサパッケージは、特定の設計基準にしたがって、広範な形態、サイズ、形状、および機能をとってもよい。
図4は、別の実施形態によるセンサパッケージ20および70(図1〜図3)を作製するためのパッケージング・プロセス80の流れ図を示す。パッケージング・プロセス80は、半導体要素が、従来のダイ配置技法の代わりに、依然としてウェハ内にある状態でパッケージングされ、その後ウェハダイシングされる、ウェハレベルパッケージング技法を記載している。パッケージング・プロセス80は、複数のセンサパッケージ20(図2)のパッケージングに関連して、および、複数のセンサパッケージ70(図3)のパッケージングに関連して説明される。しかしながら、以下の方法は、非常に多数の半導体設計のためのパッケージング方法に適合されることができることが諒解される。パッケージング・プロセス80は、説明を明瞭にするために、例示的な工程の流れを記載している。しかしながら、現実の実務においては、パッケージング施設の特定の処理能力にしたがって、工程の順序に変更があってもよい。
パッケージング・プロセス80はアクティビティ82によって開始する。アクティビティ82において、センサウェハ構造が設けられ、その上には複数のセンサ30(図2)が形成される。センサウェハ構造は、デバイス製造者から提供され、別個のパッケージング施設においてパッケージング・プロセス80にしたがってパッケージングされ得る。代替的には、センサウェハ構造は、同じ製造施設内で作製およびパッケージングされてもよい。
アクティビティ82に関連して図5を参照すると、図5は、パッケージング・プロセス90に関連して使用されるセンサウェハ構造84の上面図を示す。図5は特に、センサパッケージ20(図2)の積層構造55(図2)を製造するのに使用される、点線によって表される複数のセンサ構造22を含む例示的なセンサウェハ構造84を示している。したがって、センサウェハ構造84の上面図において、センサダイ26のダイ外面54が見えている。
代替的に、図5の図解は、別のセンサウェハ構造86を表すことができる。センサウェハ構造86およびその関連要素は、図5においては括弧によって区別される。センサウェハ構造84のように、センサウェハ86は、センサパッケージ70(図3)の積層構造74(図3)を製造するのに使用される、点線によって表される複数のセンサ構造72を含む。したがって、センサウェハ構造86の上面図において、キャップ28のキャップ外面52が見えている。
センサ構造22および72は、慣性センサ、ジャイロスコープ、光学デバイス、圧力センサ、磁場センサ、スイッチ、マイクロフォンなどのような複数のセンサデバイスのいずれかを含んでもよい。しかしながら、代替的な実施形態では、センサ構造22および72は、ウェハレベルにおいて敏感な特徴部を個別に保護、すなわちキャッピングし、付加的に末端要素、すなわちボンドパッド42(図2)を露出または暴露することが望ましい任意の他のデバイスを含んでもよい。
センサウェハ構造84および86は、従来のおよび近い将来のバルクマイクロマシニング、表面マイクロマシニング、および/または高アスペクト比シリコンマイクロマシニング技法を利用して製造され得る。表面マイクロマシニング技法のための作製プロセスは概して、たとえば、1つまたは複数の犠牲酸化物層、1つまたは複数のポリシリコン構造層などの堆積、パターニング、およびエッチングを含むことができる。たとえば、1つまたは複数の犠牲酸化物層は、シリコンベースのウェハの上に重ねて堆積され得、その後、1つまたは複数の構造層が犠牲層の上に堆積され得る。
センサウェハ構造84または86のいずれかの上のすべての要素は同一であってもよく、または、センサウェハ構造84または86のいずれかは、センサ要素を混合したものを含むことができる。破線88は、センサウェハ構造84を構成する様々なセンサ構造22、または代替的には、センサウェハ構造86を構成する様々なセンサ構造72を線引きする境界を表す。破線88は付加的に、センサウェハ構造84が最終的にソーイング、ダイシング、エッチング、または他の様態で単体化(後述)されることになるロケーションを表す。したがって、破線88は、以下ではソーライン(saw line)88と称する。
示されている実施形態では、一点鎖線の選択対90は、最上部ウェハ、すなわちセンサウェハまたはキャップウェハ(後述)のいずれかのうちの部分(後述)が、センサウェハまたはキャップウェハのうちの他方である下部ウェハのボンドパッド42(図2および図3)にアクセスするために除去されることになる部分のロケーションを表す。これらの選択対90は、以下ではソー暴露線(saw−to−reveal line)90と称する。センサウェハ構造84および86は、概して円盤形状であるものとして示されている。しかしながら、センサウェハ構造84および86の代替的な実施形態は、長方形形状のような、任意の適切な形状であってもよい。所与のセンサウェハ構造84または86を構成するセンサ構造22または72の量は、センサ構造22または72のサイズ、および、センサウェハ構造84または86を組み立てるのに使用されるウェハ(後述)のサイズに応じて変化する。
ここで、アクティビティ82(図4)に関連して図6を参照すると、図6は、図2に示される実施形態に対応するセンサウェハ構造84の部分側面図を示す。センサウェハ構造84は、センサウェハ92と、キャップウェハ94と、センサウェハ92の基板材料32上に形成される複数のセンサ30とを含む。従来のおよび近い将来のプロセスにしたがって、センサウェハ92はセンサ30を含むように作製され、キャップウェハ94は別個に作製される。その後、任意の適切な接合技法および接合材料を使用して、キャップウェハ94はセンサウェハ92に結合される。ソーライン88が各隣接するセンサダイ26の境界を線引きしている。同様に、ソーライン88は各隣接するキャップ28の境界を線引きしている。さらに、ソーライン88および隣接するソー暴露線90は、キャップ28の基板部分40上に形成される下部ボンドパッド42を露出するために除去されることになるコントローラダイ26の材料区画96を線引きする。一実施形態では、センサウェハ92は、ボンドパッド42が存在するダイ内面92から空洞91、または空間が内向きに広がるように適切に形成され得る。このような構成は、主として、キャップウェハ94上の下部構造に対する、後述のソー暴露工程中に発生するソー切断からの損傷を防止する。代替的な構成では、電気接続のような下部構造が、キャップウェハ94の基板材料内に埋め込まれて、キャップウェハ94から電気的に絶縁され得、したがって、空洞91の必要がなくなる。
ここで、アクティビティ82(図4)に関連して図7を参照すると、図7は、図3に示される実施形態に対応するセンサウェハ構造86の部分側面図を示す。センサウェハ構造86は、センサウェハ92と、キャップウェハ94と、基板材料32上に形成されるセンサ30とを含む。上述のように、センサウェハ92はセンサ30を含むように作製され、キャップウェハ94は別個に作製される。その後、任意の適切な接合技法および接合材料を使用して、キャップウェハ94はセンサウェハ92に結合される。ソーライン88が各隣接するセンサダイ26の境界を線引きしている。同様に、ソーライン88は各隣接するキャップ28の境界を線引きしている。この構成では、ソーライン88および隣接するソー暴露線90は、センサダイ26の基板部分76上に形成される下部ボンドパッド42を露出するために除去されることになるキャップ28の材料区画98を線引きする。
図4に戻って参照すると、アクティビティ82に応答して、センサウェハ構造84(図6)またはセンサウェハ構造86(図7)が設けられる。パッケージング・プロセス80は、最初にセンサパッケージ20(図2)を製造するためにセンサウェハ構造84を設けることに関連して説明される。
アクティビティ82の後、パッケージング・プロセス80はアクティビティ100によって継続する。アクティビティ100において、少なくとも1つのコントローラ要素が設けられる。コントローラ要素は、デバイス製造者から提供され、別個のパッケージング施設においてパッケージング・プロセス80にしたがってパッケージングされ得る。代替的には、コントローラ要素は、同じ製造施設内で作製およびパッケージングされてもよい。
アクティビティ82に関連して図8〜図10を参照すると、図8は、パッケージング・プロセス80に関連して使用される、コントローラウェハ102の形態のコントローラ要素の上面図を示す。図9は、コントローラウェハ102の拡大部分上面図を示し、図10は、図9の切断線10−10に沿ったコントローラウェハ102の部分側断面図を示す。コントローラウェハ102は上面44および底面46を有し、上面44は複数のコントローラダイ24を含み、コントローラダイの各々は制御回路48と、いくつかの実施形態では、一体型センサ61とを含む。
コントローラウェハ102は、コントローラウェハ102の活性領域内に制御回路48を形成するために、従来のおよび近い将来の集積回路(IC)作製技法を利用して製造され得る。標準的なICウェハ作製技法の実施は、トランジスタ、コンデンサ、抵抗、ダイオード、ならびに、制御回路48、および存在する場合には一体型センサ61のすべての他の構成要素を作成する。加えて、これらのIC作製技法は、コントローラウェハ102の上面44にボンドパッド50およびバンプパッド58を形成するように実施され得る。これらの従来のプロセスのステップは、本明細書に記載する必要はない。
コントローラウェハ102の上面44は、コントローラウェハ102の概して平坦な上面44に沿った破線104を用いてマーキングされている。破線104は、コントローラウェハ102がソーイングまたはダイシングされることになるロケーションを表す。たとえば、示されている実施形態では、一点鎖線によって示される垂直に配列される線104の隣接する対106は、コントローラウェハ102の材料区画107(後述)が、下部にあるセンサウェハ構造84(図6)にアクセスするために除去され得るロケーションを表す。これらの線の隣接する対は、本明細書においてはソー暴露線106と総称される。残りの破線104は、コントローラウェハ102が、センサウェハ構造84の単体化と同時に最終的に単体化(後述)されることになるロケーションを表す。破線104は、以下ではソーライン104と称する。
コントローラウェハ102は、概して円盤形状であり、センサウェハ構造84(図6)と対応するものとして示されている。しかしながら、コントローラウェハ102の代替的な実施形態は、長方形形状のような、任意の適切な形状であってもよい。加えて、所与のコントローラウェハ102上に形成されるコントローラダイ24の量は、コントローラダイ24のサイズおよびコントローラウェハ102のサイズに応じて変化する。
ここで図11を参照すると、図11は、別の実施形態によるパッケージング・プロセス80に関連して使用され得る、コントローラダイ24の形態のコントローラ要素の側面図を示す。パッケージング・プロセス80(図3)は、設けられるコントローラ要素がコントローラウェハ102(図10)であるウェハトゥウェハ(wafer−to−wafer)作製プロセスとして具現化され、これは図12〜図18に関連して最初に説明される。代替的な実施形態では、パッケージング・プロセス80は、図19〜図24に関連して説明されるような、設けられる少なくとも1つのコントローラ要素が複数のコントローラダイ24であるダイトゥウェハ(die−to−wafer)作製プロセスとして具現化され得る。このように、図11は、コントローラウェハ102(図8)がダイシング、ソーイング、エッチング、または他の様態で単体化されて、物理的に互いに分離された複数のコントローラダイ24が形成された後のコントローラダイ24を示している。
ここでパッケージング・プロセス80に戻って、アクティビティ100の後、パッケージング・プロセス80はアクティビティ108によって継続する。アクティビティ108において、コントローラウェハ102(図8)が裏面研削プロセスを受けて、ウェハ102が薄くされる。特に、底面46(図10)が、従来の研削材料および機器を使用した、ウェハ薄化とも称される裏面研削を受ける。
アクティビティ108に関連して図12を参照すると、図12は、パッケージング・プロセス80によるパッケージングの初期段階110におけるコントローラウェハ102の部分側断面図を示す。図12において点線111によって表されるように、コントローラウェハ102は、タスク100(図4)におけるパッケージングのために提供されるときの初期厚さ112を呈する。コントローラウェハ102の初期厚さ112は、概ね750マイクロメートル(ミクロン)の厚さであり得る。ウェハ裏面研削は、半導体デバイスの積層および高密度パッケージングを可能にするためにウェハ厚さが低減される半導体デバイス作製工程である。図12にさらに示すように、裏面研削アクティビティ108を実行した後のコントローラウェハ102の最終厚さ114は、初期厚さ112よりも薄い。最終厚さ114は、機械的安定性を過度に犠牲にすることのない可能な限り薄い任意の適切な寸法であることができる。たとえば、コントローラウェハ102の最終厚さ114は概ね100マイクロメートル(ミクロン)であり得る。
図4に戻って参照すると、裏面研削アクティビティ108の後、パッケージング・プロセス80はアクティビティ116によって継続する。アクティビティ116において、コントローラウェハ102はセンサウェハ構造84に接合されて、積層ウェハ構造55(図2)が形成される。
アクティビティ116に関連して図13を参照すると、図13は、パッケージングの後続の段階118における、積層ウェハ構造117を形成するためにセンサウェハ構造84に接合されるコントローラウェハ102の部分側断面図を示す。接合は、直接ボンディング、接着、熱圧着、反応性接合、プラズマ励起接合、陽極接合、共晶接合、または任意の他の適切な接合技法を利用して実行され得る。たとえば、エポキシダイ取り付け材料またはフィルムが利用されて、コントローラウェハ102がセンサウェハ構造84に接合され得る。図示されている実施形態では、センサウェハ構造84には、アクティビティ116においてコントローラウェハ102がセンサウェハ構造84に接合されて積層ウェハ構造117が形成される前に、ともに接合されるセンサウェハ92およびキャップウェハ94が設けられる。しかしながら、代替的な実施形態では、センサウェハ92、キャップウェハ94、およびコントローラウェハ102は同時にともに接合されてもよい。加えて、コントローラウェハ102が一体型センサ61(図2)を含むとき、一体型センサ61が温度に敏感であることによって、利用される接合材料および技法が制限される場合があることに留意されたい。
コントローラウェハ102とセンサウェハ構造84との位置整合は、とりわけ、コントローラウェハ102およびセンサウェハ構造84の端部のノッチ、ピン、エッチング、またはホログラフィ像のような機械的または光学的な基準マークを利用することによって達成され得る。シリコンウェハ接合のための自動プロセス用機器、ならびに適切な位置整合技法の統合によって、コントローラウェハ102およびセンサウェハ構造84の半導体要素上の特定の特徴部に適合された精密配置が可能になり得る。したがって、センサの10分の1を下回る精度の角度アラインメントが達成され得る。このアラインメント精度は、通常、約±2度の精度に制限される従来のチップレベルのダイパッケージングにおいて達成されるセンサの角度アラインメントとは対照的である。
図4に戻って参照すると、接合アクティビティ116の後、パッケージング・プロセス80はアクティビティ120によって継続する。アクティビティ120において、導電性要素60(図2)が、コントローラウェハ102(図10)のバンプパッド58(図10)上に形成される。加えて、パッケージング・プロセス80のアクティビティ122が実行され得る。アクティビティ122において、センサパッケージ20(図2)の設計構成がセンサダイ62(図2)を必要とするとき、センサダイ62は、コントローラウェハ82のコントローラダイ24(図2)の直上の適切なロケーションにおいてコントローラウェハ102に据え付けられ得る。
パッケージング・プロセス80のアクティビティ120および122に関連して図14を参照すると、図14は、パッケージングの後続の段階124における図13の積層ウェハ構造117の部分側断面図を示す。図14によって表されるアクティビティ120において、導電性要素60が、コントローラウェハ102のバンプパッド58上に形成される。導電性要素60は、コントローラウェハ102のバンプパッド58上にめっきされる銅ピラーであってもよい。代替的には、スタッドバンプまたははんだボールが、従来のプロセスにしたがってバンプパッド58に付着されてもよい。
導電性要素60は、センサパッケージ20(図2)の製品回路に対する回転精度の向上を達成するためのウェハレベル・プロセスとして、積層ウェハ構造117の接合されたウェハのバンプパッド58上に形成される。ウェハレベル・プロセスとして導電性要素60を形成することによって、ダイを組み立ててセンサパッケージにして、その後センサパッケージを組み立てて製品回路にするのと比較して精度の向上が達成される。したがって、センサパッケージ20が、たとえばはんだ付けによって最終的に製品回路に組み付けられるとき、はんだが導電性要素60を製品回路上の対応する特徴部に位置整合させるため、製品回路に対するセンサパッケージ20の配置および回転は、導電性要素60の配置および回転によって決定されることになる。
同じく図14によって表されるアクティビティ122において、センサダイ62が、ダイ取り付けプロセスによってコントローラウェハ102に接合され、コントローラウェハ102にワイヤボンディングされ得る。代替的には、センサダイ62は、従来のワイヤボンディング技法ではなくフリップチップ技法を利用してコントローラウェハ102に据え付けられてもよく、この技法において、センサダイ62は反転されて、たとえば、はんだバンプ据え付け、スタッドバンプ接合などを使用してコントローラ要素24に直接接続される。ダイ取り付けプロセス、およびセンサダイ62のコントローラウェハ102へのワイヤボンディングの詳細は、説明を簡潔にするために本明細書においては説明されない。
フリップチップ技法によって、センサダイ62と下部にあるセンサウェハ構造84のセンサ30との間の良好な回転および傾き精度が達成され得る。一方で、コントローラウェハ102上の各コントローラダイ24は、ウェハトゥウェハ接合によって達成される優れた回転および傾き精度で、センサ30を収容する、下部にあるセンサウェハ構造84に接合されるため、ダイ取り付けプロセスが実施されたとしても、センサダイ62とセンサ30との間で位置整合精度の向上を達成することができる。一方で、より重要なことに、センサダイ62をコントローラウェハ102上に据え付けることによって、パッケージ密度の向上を達成することができる。
図4に戻って参照すると、パッケージング・プロセス80はアクティビティ126によって継続する。アクティビティ126において、コントローラウェハ102の材料区画107(図10)およびセンサウェハ構造84の材料区画96(図6)が除去されて、キャップウェハ94(図6)上のボンドパッド42(図2)が暴露される。
アクティビティ126に関連して図15を参照すると、図15は、パッケージングの後続の段階128における積層ウェハ構造117の部分側断面図を示す。一時的に図6に戻って参照すると、ボンドパッド42はセンサウェハ92の材料区画96の下部にある空洞または空間内に存在する。図15に示すように、コントローラウェハ102の材料区画107およびセンサウェハ92の材料区画96が除去されて、これらの空洞内に存在し、下部のキャップウェハ94上に形成されているボンドパッド42が露出、すなわち、暴露されている。材料区画107および96は、コントローラウェハ102内のソー暴露線106およびセンサウェハ92内のソー暴露線90(図6参照)に沿ってソーイングすることによって除去され得る。
再び、図4に戻って参照して、アクティビティ126において材料区画107および96が除去されてボンドパッド42が露出、すなわち暴露されると、パッケージング・プロセス80はアクティビティ130によって継続する。アクティビティ130において、ボンドワイヤ56(図2)の形態の電気的相互接続が、キャップウェハ94のボンドパッド42(図2)とコントローラウェハ102のボンドパッド50(図2)との間に取り付けられる。
ここでアクティビティ130に関連して図16を参照すると、図16は、パッケージングの後続の段階132における積層ウェハ構造117の部分側断面図を示す。図示されるように、ボンドワイヤ56が、従来のワイヤボンディングプロセスを使用してキャップウェハ94のキャップ内面34上のボンドパッド42、およびコントローラウェハ102の上面44上の対応するボンドパッド50に接合される。導電性要素60はボンドワイヤ56のワイヤ・ボンド・ループ高さよりも高いことが観察されるはずである。ワイヤボンディングはコスト効率的で柔軟な相互接続技法であり、ウェハレベル作製プロセス中に電気的相互接続を形成するときに容易に実施することができる。
図4に戻って参照すると、ワイヤボンディングアクティビティ130の後、パッケージング・プロセス80はアクティビティ134によって継続する。アクティビティ134において、パッケージング材料64(図2)が塗布されて、積層ウェハ構造117が封入される。
アクティビティ134に関連して図17を参照すると、図17は、パッケージングの後続の段階136における積層ウェハ構造117の部分側断面図を示す。図17に示すように、導電性要素60、コントローラウェハ102の上面44、センサダイ62、ボンドワイヤ56、およびキャップウェハ94の露出したキャップ内面34が、パッケージング材料64によって封入される。パッケージング材料64は、成形コンパウンド、埋め込み用樹脂、エポキシ樹脂などであってもよい。パッケージング材料64は、ボンドワイヤ56および導電性要素60を被覆するのに十分な層厚で塗布される。パッケージング材料64が封入中に導電性要素60を完全に被覆してしまう場合、パッケージング材料64は、摩滅されるかまたは他の様態で研磨され、ボンドワイヤ56を露出させることがないように導電性要素60の上面66を露出させることができる。
上述のように、パッケージング施設の特定の処理能力にしたがって、工程の順序に変更があってもよい。たとえば、導電性要素60はワイヤボンディング(図16によって表される)の後または封入(図17によって表される)の後であるが、単体化アクティビティ(後述)の前に形成されてもよい。
再び図4に戻って参照すると、ワイヤボンディングアクティビティ130および/または封入アクティビティ134の後、簡潔にするために本明細書には示されていない、継続処理が実行され得る。この継続処理は、導電性要素60の上にはんだボールを付加することを含み得る。はんだボールを付加することによって、孤立性を増大させつつ、電気的相互接続を改善させることができる。追加の継続処理は、目視検査、運用試験、通電テスト、負荷テスト、加速寿命試験、パッケージング材料64および導電性要素60の上面66の上に追加の再配線層を構築することなどを含んでもよく、これらのすべては依然としてウェハレベルにおけるものである。
アクティビティ134の後、アクティビティ138が最終的に実行される。アクティビティ138において、作製された積層ウェハ構造117が単体化、すなわち、従来のように切断、穿孔、またはダイシングされる。アクティビティ138の後、パッケージング・プロセス80は終了する。
アクティビティ138に関連して図18を参照すると、図18は、パッケージング・プロセス80にしたがって積層ウェハ構造117(図17)から製造されるセンサパッケージ20の側断面図を示す。図示されるように、積層ウェハ構造117は、センサ構造22のソーライン88(図6参照)およびコントローラウェハ102の残りのソーライン104(図10参照)に対応するソーラインに沿って単体化、すなわち、切断、穿孔、またはダイシングされて、個々のセンサパッケージ20がもたらされている。単体化アクティビティ138の後、個々のセンサパッケージ20は、たとえば、最終用途におけるプリント回路基板に結合されることができる。結果もたらされるセンサパッケージ20の各々は、xおよびyのパッケージ寸法が、センサ構造22のxおよびy寸法にほぼ等しいチップスケールパッケージを表す。しかしながら、各センサパッケージ20のz寸法、すなわち、厚さは、導電性要素60およびボンドワイヤ56を収容するために、積層ウェハ構造の厚さよりも約100〜200マイクロメートル(ミクロン)大きいものであり得る。
パッケージング・プロセス80は、上記において、センサパッケージ20を製造するためにセンサウェハ構造84(図6)およびコントローラウェハ102(図10)を利用するウェハトゥウェハパッケージング・プロセスとして説明された。代替的な実施形態にしたがって、パッケージング・プロセス80は、下記において、センサパッケージ70(図3)を製造するためにセンサウェハ構造86(図7)およびすでに単体化された、すなわち、分離されたコントローラダイ24(図11)を利用するダイトゥウェハパッケージング・プロセスとして説明される。しかしながら、パッケージング・プロセス80は、センサパッケージ70を製造するためにウェハ構造86およびコントローラウェハ102を利用して、ウェハトゥウェハ・パッケージング・プロセスとして実施されてもよいことは容易に理解されるはずである。同様に、パッケージング・プロセス80は、センサパッケージ20を製造するためにセンサウェハ構造84およびすでに単体化された、すなわち、分離されたコントローラダイ24を利用するダイトゥウェハパッケージング・プロセスとして実施されてもよい。各実施形態において、従来のチップレベルのダイパッケージングと比較して回転および傾き精度の向上が達成され得る。
図19は、パッケージング・プロセス80(図4)の接合アクティビティ116(図4)によるパッケージングの中間段階142における、積層ウェハ構造140を形成するためにセンサウェハ構造86に接合される、複数のコントローラダイ24の形態のコントローラ要素の部分側断面図を示す。単体化されたコントローラダイ24がセンサウェハ構造86に取り付けられる技法を実施することによって、単体化されたコントローラダイ24は、アクティビティ116において接合する前に精査および試験されることができる。したがって、「良好な」(すなわち、適切に機能する)コントローラダイ24のみがセンサウェハ構造86に接合されることになる。加えて、コントローラダイ24はすでに単体化されている、すなわち、物理的に互いから分離されているため、コントローラダイ24のxおよびy寸法は、センサダイ26のxおよびy寸法と異なっていてもよい。
図20は、パッケージング・プロセス80(図4)のアクティビティ120および122(図4)によるパッケージングの後続の段階144における図19の積層ウェハ構造140の部分側断面図を示す。したがって、段階144において、導電性要素60がコントローラダイ24のバンプパッド58上に形成される。加えて、存在する場合、センサダイ62がコントローラダイ24の上面44に据え付けられる。
図21は、パッケージング・プロセス80(図4)のアクティビティ126(図4)によるパッケージングの後続の段階146における図20の積層ウェハ構造140の部分側断面図を示す。段階146において、キャップ層92の材料区画98が除去されて、下部にあるセンサウェハ92上のボンドパッド42(図3)が暴露される。材料区画98は、キャップウェハ94内のソー暴露線90(図20参照)に沿ってソーイングすることによって除去され得る。
図22は、パッケージング・プロセス80(図4)のアクティビティ130(図4)によるパッケージングの後続の段階148における図21の積層ウェハ構造140の部分側断面図を示す。段階148において、ボンドワイヤ56の形態の電気的相互接続が、センサウェハ92のボンドパッド42と、コントローラダイ24の各々の対応するボンドパッド50との間に取り付けられる。
図23は、パッケージング・プロセス80(図4)のアクティビティ134(図4)によるパッケージングの後続の段階150における図22の積層ウェハ構造140の部分側断面図を示す。アクティビティ150において、パッケージング材料64が塗布されて、積層ウェハ構造140が封入される。図23に示すように、導電性要素60、コントローラダイ24の上面44、センサダイ62、ボンドワイヤ56、およびセンサウェハ92の露出したダイ内面36が、パッケージング材料64によって封入される。ここでも、パッケージング材料64が封入中に導電性要素60を完全に被覆してしまう場合、パッケージング材料64は、摩滅されるかまたは他の様態で研磨され、ボンドワイヤ56を露出させることがないように導電性要素60の上面66を露出させることができる。
図24は、パッケージング・プロセス80(図4)のアクティビティ138(図4)の後に図23の積層ウェハ構造140から製造されるセンサパッケージ70の側断面図を示す。すなわち、作製された積層ウェハ構造140が単体化、すなわち、従来のように切断、穿孔、またはダイシングされて、センサパッケージ70がもたらされる。たとえば、積層ウェハ構造140は、個々のセンサパッケージ70を提供するためにウェハ構造86のソーライン88(図8参照)に沿って単体化されている。したがって、結果もたらされるセンサパッケージ70の各々は、xおよびyのパッケージ寸法が、センサ構造22のxおよびy寸法にほぼ等しいチップスケールパッケージを表す。しかしながら、各センサパッケージ70のz寸法、すなわち、厚さは、導電性要素60およびボンドワイヤ56を収容するために、積層ウェハ構造140の厚さよりも約100〜200マイクロメートル(ミクロン)大きいものであり得る。
本明細書に記載の実施形態は、センサパッケージング方法、および、当該センサパッケージング方法にしたがって製造されるセンサパッケージをもたらす。パッケージング方法は、従来のダイ配置技法の代わりにウェハレベルパッケージング技法を含む。ウェハレベルパッケージング技法によれば、コントローラウェハがセンサウェハ構造に接合されて、コントローラウェハの能動面がパッケージの外方に向いている積層ウェハ構造が形成される。したがって、パッケージ入力および出力はコントローラウェハ上に形成されることができる。積層ウェハ構造の一部がソーイング、エッチング、または他の様態で切断されて、センサウェハ構造の下部にあるボンドパッドが暴露され、コントローラウェハ上のコントローラダイの対応するボンドパッドが、ウェハ形式でセンサ・ボンド・パッドにワイヤボンディングされる。この方法は、センサウェハ構造が、センサウェハに接合されるキャップウェハを含み、センサウェハ構造のボンドパッドがセンサウェハ上にではなくキャップウェハ上に位置する場合に特に有用である。
ウェハレベルパッケージング・プロセスは、小型センサのパッケージングに特に適しており、センサの精密な回転および傾き精度が、ダイレベルではなくウェハレベルで達成されることができる。その上、必要とされる角度精度が、よりコストがかかり時間がかかる試験なしに保証されることができる。したがって、本明細書で説明するウェハレベルパッケージング・プロセスは、センサの高スループットおよび精密配置パッケージングを比較的低コストで提供する。その上、ウェハレベルパッケージング・プロセスの結果として、個々のセンサパッケージが概してセンサダイと同じサイズになり、センサおよびマイクロ電子デバイスが積層されてサイズが低減されてパッケージ密度が改善され、電気的性能が向上されるなどといったことになる。加えて、ウェハ構造および対応する方法はコスト効率的であり、容易に実装され、既存のアセンブリおよびパッケージングツールおよび技法に適合性がある。
本発明の好ましい実施形態が詳細に例示および記載されてきたが、本発明の技術思想または添付の特許請求項の範囲から逸脱することなく、そこに様々な改変を行うことができることが当業者には容易に明らかとなろう。たとえば、ウェハ接合後のプロセス工程は、提示されたものとは異なる順序で実行されることができる。
20,70…センサパッケージ、24,26…コントローラダイ、26,62…センサダイ、28…キャップ、30…センサ、48…制御回路、58…バンプパッド、60…導電性要素、64…パッケージング材料、82,102…コントローラウェハ、86,92…センサウェハ、94…キャップウェハ。

Claims (20)

  1. センサパッケージを形成する方法であって、
    キャップウェハの第1の内面が、センサウェハの第2の内面に結合されて、センサ構造が形成され、少なくとも1つのコントローラ要素の底面が、前記センサ構造の外面に結合されて、積層ウェハ構造が形成されるように、前記センサウェハ、前記キャップウェハ、および前記少なくとも1つのコントローラ要素をともに接合することであって、前記センサウェハは、前記キャップウェハによって封入される複数のセンサを含み、前記キャップウェハおよび前記センサウェハのうちの第1の一つは、前記第1の内面および前記第2の内面のうちの対応する一方の上に位置する複数の第1のボンドパッドを有する基板部分を含み、前記キャップウェハおよび前記センサウェハのうちの第2の一つは、前記基板部分を被覆し、前記少なくとも1つのコントローラ要素の上面は、制御回路および複数の第2のボンドパッドを含む、前記接合すること、
    前記センサウェハおよび前記キャップウェハのうちの前記第2の一つから第1の材料区画を除去して、前記複数の第1のボンドパッドを有する前記基板部分を露出させること、
    前記第1のボンドパッドと前記第2のボンドパッドとの間に電気的相互接続を形成すること、
    前記積層ウェハ構造を単体化して、前記センサパッケージを製造すること
    を含む、方法。
  2. 前記接合することは、
    前記キャップウェハの前記第1の内面を、前記センサウェハの前記第2の内面と接合して、前記センサ構造を形成すること、
    前記キャップウェハと前記センサウェハとの接合の後、前記少なくとも1つのコントローラ要素の底面を、前記センサ構造の外面と接合して、前記積層ウェハ構造を形成すること
    を含む、請求項1に記載の方法。
  3. 前記少なくとも1つのコントローラ要素は、上面および底面を有するコントローラウェハの形態であり、前記上面は、複数のコントローラダイを含み、前記複数のコントローラダイの各々は、前記制御回路および前記複数の第2のボンドパッドを有し、
    前記接合することは、前記複数のコントローラダイの各々が、前記複数のセンサのうちの1つと位置整合されるように、前記コントローラウェハの底面を、前記センサ構造の外面に取り付けることを含み、
    前記除去することは、前記第1の材料区画と一致する前記コントローラウェハの第2の材料区画を除去して、前記複数の第1のボンドパッドを有する前記基板部分を露出させることを含む、請求項1に記載の方法。
  4. 前記複数のセンサのうちの1つと位置整合された前記複数のコントローラダイの各々について、前記形成することは、前記第1のボンドパッドと第2のボンドパッドとの間の前記電気的相互接続を形成し、
    前記単体化することは、前記形成することの後に実行されて、複数のセンサパッケージが製造され、前記センサパッケージは、前記複数のセンサパッケージのうちの1つである、請求項3に記載の方法。
  5. 前記少なくとも1つのコントローラ要素は、互いに物理的に分離された複数の別個のコントローラダイを含み、前記複数の別個のコントローラダイの各々は、上面および底面を有し、前記上面は、前記制御回路および前記複数の第2のボンドパッドを含み、前記接合することは、前記複数のコントローラダイの各々が前記複数のセンサのうちの1つと位置整合されるように、前記複数の別個のコントローラダイの各々の底面を前記センサ構造の外面に取り付けることを含む、請求項1に記載の方法。
  6. 前記複数のセンサのうちの1つと位置整合された前記複数のコントローラダイの各々について、前記形成することは、前記第1のボンドパッドと第2のボンドパッドとの間の前記電気的相互接続を形成し、
    前記単体化することは、前記形成することの後に実行されて、複数のセンサパッケージが製造され、前記センサパッケージは、前記複数のセンサパッケージのうちの1つである、請求項5に記載の方法。
  7. 前記センサ構造の外面は、前記センサウェハの第2の外面であり、前記接合することは、前記少なくとも1つのコントローラ要素の底面を、前記センサウェハの前記第2の外面に取り付けて、前記キャップウェハと前記少なくとも1つのコントローラ要素との間に位置付けられる前記センサウェハを有する前記積層ウェハ構造を製造することを含む、請求項1に記載の方法。
  8. 前記センサ構造の外面は、前記キャップウェハの第1の外面であり、前記接合することは、前記少なくとも1つのコントローラ要素の底面を、前記キャップウェハの前記第1の外面に取り付けて、前記センサウェハと前記少なくとも1つのコントローラ要素との間に位置付けられる前記キャップウェハを有する前記積層ウェハ構造を製造することを含む、請求項1に記載の方法。
  9. 前記少なくとも1つのコントローラ要素は、前記上面の上に形成されるバンプパッドを含み、前記方法は、前記接合することの後に前記バンプパッドの上に導電性要素を形成することをさらに含む、請求項1に記載の方法。
  10. 前記除去することは、前記接合することの後に実行される、請求項1に記載の方法。
  11. 前記制御回路および前記電気的相互接続を封入するために、前記少なくとも1つのコントローラ要素の前記上面の上にパッケージング材料を塗布すること、
    前記塗布することの後に、前記単体化することを実行すること
    をさらに含む、請求項1に記載の方法。
  12. 前記接合することの後に、前記少なくとも1つのコントローラ要素の上面の上にセンサダイを据え付けることをさらに含む、請求項1に記載の方法。
  13. センサパッケージであって、
    センサダイおよびキャップを有するセンサ構造であって、前記センサダイは、センサを含み、前記キャップの第1の内面は、前記センサダイの第2の内面に結合され、前記キャップおよび前記センサダイのうちの一方は、前記第1の内面および第2の内面のうちの対応する一方の上に位置する複数の第1のボンドパッドを有する基板部分を含み、前記キャップおよび前記センサダイのうちの他方の材料区画は存在しない、前記センサ構造と、
    上面、および該上面と対向する底面を有するコントローラダイであって、前記上面は、制御回路および複数の第2のボンドパッドを含み、前記底面は、前記センサ構造の外面に接合されて積層構造が形成される、前記コントローラダイと、
    前記複数の第1のボンドパッドのうちの対応する一つと前記複数の第2のボンドパッドのうちの対応する一つとの間に取り付けられる電気的相互接続であって、該電気的相互接続は、少なくとも、前記材料区画が存在しない領域を通ってルーティングされる、前記電気的相互接続と、
    前記コントローラダイの上面の上方に位置し、前記制御回路および前記電気的相互接続を封入するパッケージング材料と
    を備える、センサパッケージ。
  14. 前記センサ構造の外面は、前記センサダイの第2の外面であり、前記コントローラダイの底面は、前記センサダイの前記第2の外面に取り付けられて、前記キャップと前記コントローラダイとの間に位置付けられる前記センサダイを有する前記積層構造が製造される、請求項13に記載のセンサパッケージ。
  15. 前記キャップは、前記第1の内面の上に位置する前記複数の第1のボンドパッドを有する前記基板部分を含み、前記複数の第1のボンドパッドは、前記コントローラダイの上面と同じ方向を向いている、請求項14に記載のセンサパッケージ。
  16. 前記センサ構造の外面は、前記キャップの第1の外面であり、前記コントローラダイの底面は、前記キャップの第1の外面に取り付けられて、前記センサダイと前記コントローラダイとの間に位置付けられる前記キャップを有する前記積層構造が製造される、請求項13に記載のセンサパッケージ。
  17. 前記センサダイは、前記第2の内面の上に位置する前記複数の第1のボンドパッドを有する前記基板部分を含み、前記複数の第1のボンドパッドは、前記コントローラダイの上面と同じ方向を向いている、請求項16に記載のセンサパッケージ。
  18. 前記コントローラダイの上面に位置する第2のセンサをさらに備える、請求項13に記載のセンサパッケージ。
  19. センサパッケージを形成する方法であって、
    キャップウェハの第1の内面が、センサウェハの第2の内面に結合されて、センサ構造が形成され、少なくとも1つのコントローラ要素の底面が、前記センサ構造の外面に結合されて、積層ウェハ構造が形成されるように、前記センサウェハ、前記キャップウェハ、および前記少なくとも1つのコントローラ要素をともに接合することであって、前記センサウェハは、前記キャップウェハによって封入される複数のセンサを含み、前記キャップウェハおよび前記センサウェハのうちの第1の一つは、前記第1の内面および前記第2の内面のうちの対応する一方の上に位置する複数の第1のボンドパッドを有する基板部分を含み、前記キャップウェハおよび前記センサウェハのうちの第2の一つは、前記基板部分を被覆し、前記少なくとも1つのコントローラ要素の上面は、制御回路および複数の第2のボンドパッドを含む、前記接合すること、
    前記センサウェハおよび前記キャップウェハのうちの前記第2の一つから第1の材料区画を除去して、前記複数の第1のボンドパッドを有する前記基板部分を露出させること、
    前記接合することおよび除去することの後に、前記第1のボンドパッドと前記第2のボンドパッドとの間に電気的相互接続を形成すること、
    前記少なくとも1つのコントローラ要素の上面の上方にパッケージング材料を塗布して、前記制御回路および前記電気的相互接続を封入すること、
    前記塗布することの後に、前記積層ウェハ構造を単体化して、前記センサパッケージを製造すること
    を含む、方法。
  20. 前記除去することは、前記接合することの後に実行される、請求項19に記載の方法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312193B2 (en) * 2012-11-09 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Stress relief structures in package assemblies
US10273147B2 (en) 2013-07-08 2019-04-30 Motion Engine Inc. MEMS components and method of wafer-level manufacturing thereof
WO2015003264A1 (en) 2013-07-08 2015-01-15 Motion Engine Inc. Mems device and method of manufacturing
WO2015013828A1 (en) 2013-08-02 2015-02-05 Motion Engine Inc. Mems motion sensor and method of manufacturing
WO2015103688A1 (en) 2014-01-09 2015-07-16 Motion Engine Inc. Integrated mems system
WO2015154173A1 (en) 2014-04-10 2015-10-15 Motion Engine Inc. Mems pressure sensor
US11674803B2 (en) 2014-06-02 2023-06-13 Motion Engine, Inc. Multi-mass MEMS motion sensor
CN104332452B (zh) * 2014-08-20 2017-04-19 深圳市汇顶科技股份有限公司 芯片封装模组
CA3004760A1 (en) 2014-12-09 2016-06-16 Motion Engine Inc. 3d mems magnetometer and associated methods
WO2016112463A1 (en) 2015-01-15 2016-07-21 Motion Engine Inc. 3d mems device with hermetic cavity
US9969614B2 (en) * 2015-05-29 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS packages and methods of manufacture thereof
US11342189B2 (en) 2015-09-17 2022-05-24 Semiconductor Components Industries, Llc Semiconductor packages with die including cavities and related methods
US10319639B2 (en) 2017-08-17 2019-06-11 Semiconductor Components Industries, Llc Thin semiconductor package and related methods
FR3047842B1 (fr) 2016-02-12 2018-05-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Composant electronique a resistance metallique suspendue dans une cavite fermee
US10620151B2 (en) * 2016-08-30 2020-04-14 Analog Devices Global Electrochemical sensor, and a method of forming an electrochemical sensor
US11268927B2 (en) 2016-08-30 2022-03-08 Analog Devices International Unlimited Company Electrochemical sensor, and a method of forming an electrochemical sensor
US9878904B1 (en) * 2016-10-25 2018-01-30 Rosemount Aerospace Inc. MEMS sensor with electronics integration
CN106477510B (zh) * 2016-11-29 2018-03-20 合肥芯福传感器技术有限公司 堆叠式mems传感器封装体、芯片及其制作方法
US11348796B2 (en) 2017-08-17 2022-05-31 Semiconductor Components Industries, Llc Backmetal removal methods
US11361970B2 (en) 2017-08-17 2022-06-14 Semiconductor Components Industries, Llc Silicon-on-insulator die support structures and related methods
US11404277B2 (en) 2017-08-17 2022-08-02 Semiconductor Components Industries, Llc Die sidewall coatings and related methods
US11404276B2 (en) 2017-08-17 2022-08-02 Semiconductor Components Industries, Llc Semiconductor packages with thin die and related methods
US10458826B2 (en) * 2017-08-25 2019-10-29 Ubotic Company Limited Mass flow sensor module and method of manufacture
US11022579B2 (en) 2018-02-05 2021-06-01 Analog Devices International Unlimited Company Retaining cap
CN108982761B (zh) * 2018-06-20 2021-01-08 佛山市川东磁电股份有限公司 一种二氧化氮传感器封装装置
JP7203638B2 (ja) 2019-02-28 2023-01-13 未来工業株式会社 波付管装置、波付管用の端末部材、および波付管端部固定装置
JP7133500B2 (ja) 2019-03-11 2022-09-08 未来工業株式会社 波付管用の端末部材、および波付管装置
CN110817789B (zh) * 2019-11-13 2023-07-25 青岛歌尔智能传感器有限公司 组合传感器及其制作方法
CN113526454B (zh) * 2021-07-16 2024-04-19 芯知微(上海)电子科技有限公司 一种mems封装结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10148642A (ja) * 1996-11-18 1998-06-02 Mitsubishi Electric Corp 半導体加速度センサ
US20110127670A1 (en) * 2009-11-30 2011-06-02 Baw-Ching Perng Chip package and manufacturing method thereof
JP2011115925A (ja) * 2009-12-07 2011-06-16 Toyota Motor Corp Memsを備える半導体装置及びその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AUPR245301A0 (en) 2001-01-10 2001-02-01 Silverbrook Research Pty Ltd An apparatus (WSM06)
US6921975B2 (en) 2003-04-18 2005-07-26 Freescale Semiconductor, Inc. Circuit device with at least partial packaging, exposed active surface and a voltage reference plane
US6838776B2 (en) 2003-04-18 2005-01-04 Freescale Semiconductor, Inc. Circuit device with at least partial packaging and method for forming
US7256074B2 (en) 2003-10-15 2007-08-14 Micron Technology, Inc. Methods for wafer-level packaging of microelectronic devices and microelectronic devices formed by such methods
JP2005180930A (ja) * 2003-12-16 2005-07-07 Ricoh Co Ltd 半導体センサ装置及びその製造方法
DE102005007540A1 (de) * 2005-02-18 2006-08-31 Robert Bosch Gmbh Mikromechanischer Membransensor mit Doppelmembran
US7295029B2 (en) 2005-03-24 2007-11-13 Memsic, Inc. Chip-scale package for integrated circuits
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7419853B2 (en) 2005-08-11 2008-09-02 Hymite A/S Method of fabrication for chip scale package for a micro component
CN100449743C (zh) * 2005-09-29 2009-01-07 南茂科技股份有限公司 芯片结构与堆叠式芯片封装结构
FI119728B (fi) 2005-11-23 2009-02-27 Vti Technologies Oy Menetelmä mikroelektromekaanisen komponentin valmistamiseksi ja mikroelektromekaaninen komponentti
US7446017B2 (en) 2006-05-31 2008-11-04 Freescale Semiconductor, Inc. Methods and apparatus for RF shielding in vertically-integrated semiconductor devices
US7674646B2 (en) * 2006-11-07 2010-03-09 Freescale Semiconductor, Inc. Three dimensional integrated passive device and method of fabrication
US20080246126A1 (en) 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
US20080290430A1 (en) * 2007-05-25 2008-11-27 Freescale Semiconductor, Inc. Stress-Isolated MEMS Device and Method Therefor
JP5172254B2 (ja) * 2007-09-11 2013-03-27 ローム株式会社 半導体装置
US7858440B2 (en) 2007-09-21 2010-12-28 Infineon Technologies Ag Stacked semiconductor chips
US7868729B2 (en) 2009-03-03 2011-01-11 Freescale Semiconductor, Inc. Stacked device assembly with integrated coil and method of forming same
CN101872749B (zh) * 2009-04-24 2012-05-23 南茂科技股份有限公司 凹穴芯片封装结构及使用其的层叠封装结构
DE102009026738A1 (de) * 2009-06-04 2010-12-09 Robert Bosch Gmbh Mikromechanischer Beschleunigungssensor und Verfahren zur Herstellung eines Beschleunigungssensors
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US8551814B2 (en) 2010-03-11 2013-10-08 Freescale Semiconductor, Inc. Method of fabricating a semiconductor device that limits damage to elements of the semiconductor device that are exposed during processing
US8647962B2 (en) * 2010-03-23 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level packaging bond
US8686550B2 (en) * 2012-02-13 2014-04-01 Freescale Semiconductor, Inc. Method and apparatus for high pressure sensor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10148642A (ja) * 1996-11-18 1998-06-02 Mitsubishi Electric Corp 半導体加速度センサ
US20110127670A1 (en) * 2009-11-30 2011-06-02 Baw-Ching Perng Chip package and manufacturing method thereof
JP2011115925A (ja) * 2009-12-07 2011-06-16 Toyota Motor Corp Memsを備える半導体装置及びその製造方法

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