TW201513195A - 半導體封裝件之製造方法 - Google Patents

半導體封裝件之製造方法 Download PDF

Info

Publication number
TW201513195A
TW201513195A TW103125706A TW103125706A TW201513195A TW 201513195 A TW201513195 A TW 201513195A TW 103125706 A TW103125706 A TW 103125706A TW 103125706 A TW103125706 A TW 103125706A TW 201513195 A TW201513195 A TW 201513195A
Authority
TW
Taiwan
Prior art keywords
resin sheet
sealing resin
semiconductor wafer
sealing
heat
Prior art date
Application number
TW103125706A
Other languages
English (en)
Inventor
Kosuke Morita
Tsuyoshi Ishizaka
Eiji Toyoda
Goji Shiga
Chie Iino
Original Assignee
Nitto Denko Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nitto Denko Corp filed Critical Nitto Denko Corp
Publication of TW201513195A publication Critical patent/TW201513195A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Grinding Of Cylindrical And Plane Surfaces (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Dicing (AREA)

Abstract

本發明提供一種半導體封裝件之製造方法，其可在研磨使用密封樹脂片之密封物後產率良好地形成目的之電路要素。本發明之半導體封裝件之製造方法包含：密封體形成步驟，係形成一或多數半導體晶片已埋入密封樹脂片之密封體；及研磨步驟，係研磨前述密封體之前述密封樹脂片使與前述半導體晶片之活性面相反側的表面露出而形成研磨體，前述研磨體中前述密封樹脂片之表面與前述半導體晶片之露出面的最大高低差係10μm以下。

Description

半導體封裝件之製造方法 技術領域
本發明係有關於一種半導體封裝件之製造方法。
背景技術
近年來，電子機器之小型化、輕量化、高機能化之要求提高，與此相對應的，對於構成電子機器之封裝件亦尋求小型化、薄型化、高密度安裝。
半導體封裝件之製作係，代表地，採用藉由密封樹脂密封已固定在基板及暫時定位材等上之電子零件，且依需要切割密封物使其成為電子零件單位之封裝件的步驟。在如此之過程中，為回應上述要求，有人提出在樹脂密封後研磨密封物而尋求薄型化之技術(例如，專利文獻1、2等)。在倒裝晶片BGA(Ball Grid Array：球格柵陣列)、倒裝晶片SiP(System in Package：系統級封裝件)、扇入型晶圓級封裝件、扇出型晶圓級封裝件等之薄型半導體封裝件的製造步驟中，藉如此之研磨之薄型化亦為重要之要素。
先前技術文獻 專利文獻
專利文獻1：日本專利第3420748號公報
專利文獻2：日本專利第3666576號公報
發明概要
但是，已知有產生所謂在研磨密封物後，即使欲對與研磨面相反之側的面實施形成再配線或凸塊等電路要素之程序，亦無法形成所希望之再配線或凸塊，或在再配線形成後產生再配線剝離之缺點的情形。在上述專利文獻1及2之技術中未認知到該等缺點，因此希望解決它。本發明之目的係在於提供一種半導體封裝件之製造方法，其可在研磨使用密封樹脂片之密封物後產率良好地形成目的之電路要素。
本發明人依據研磨面之狀態對於與研磨面相反側之面上形成電路要素所造成的影響予以考慮，專心檢討，結果發現藉由以下構造可解決上述課題，而完成本發明。
即，本發明係一種半導體封裝件之製造方法，其包含：密封體形成步驟，係形成一或多數半導體晶片已埋入密封樹脂片之密封體；及研磨步驟，係研磨前述密封體之前述密封樹脂片使與前述半導體晶片之活性面相反之側的表面露出而形成研 磨體，前述研磨體中前述密封樹脂片之表面與前述半導體晶片之露出面的最大高低差係10μm以下。
本發明人查明電路要素形成時產生缺點之原因係與形成電路要素之面相反側之研磨體之研磨面的狀態，特別是表面之段差。在與研磨體之研磨面相反側之面(以下，簡稱為「背面」)上形成再配線凸塊等之電路要素時，若以研磨面為固定面，則研磨面之段差之影響及於背面，結果在背面也產生段差。在背面產生段差之狀態下欲形成電路要素時，由於該段差之影響，再配線對晶圓等之密接性會降低而容易剝離，或凸塊形成之定位困難，形成背面之電路要素之產率降低。在該製造方法中，由於密封樹脂片之表面與半導體晶片之露出面的最大高低差(以下，簡稱為「最大高低差」)為10μm以下，故可產率良好地進行背面之電路要素之形成。上述最大高低差超過10μm時，有產生上述電路要素形成時之缺點的情形。
在150℃下實施1小時熱硬化處理後之前述密封樹脂片在25℃下之肖氏D硬度宜為60以上。又，在150℃下實施1小時熱硬化處理後之前述密封樹脂片在25℃下之儲存彈性模數宜為3GPa以上。依據本發明人之檢討，研磨體之研磨面段差之其中一主因推測為密封體中密封樹脂片(熱硬化處理後)之硬度與半導體晶片之硬度的差(以下，簡稱為「硬度差」)。即，推測硬度差大時段差亦變大，硬度差小時段差亦變小之相關關係成立。在該製造方法中， 藉由令上述肖氏D硬度或上述儲存彈性模數在上述範圍內，可減少硬度差而減少研磨體之研磨面之上述最大高低差，結果，可提高在背面之電路要素之形成效率。
在前述密封體形成步驟中，可將已倒裝晶片連接至半導體晶圓之前述半導體晶片埋入前述密封樹脂片，來形成前述密封體，或者，亦可將已固定至暫時固定材之前述半導體晶片埋入前述密封樹脂片，來形成前述密封體。前者適合使半導體晶片排列在晶圓上而製作半導體裝置之晶圓載晶片之程序，後者適合扇出型晶圓級封裝件之程序。無論在哪一形態中形成密封體，皆可在研磨體之背面產率良好地形成電路要素。
前述研磨步驟後，亦可更包含再配線形成步驟，係在前述研磨體之前述半導體晶片之活性面側之面形成再配線。
該製造方法中，使用多數前述半導體晶片，且亦可更包含一切割步驟，係在前述再配線形成步驟後，以目的之半導體晶片單位切割前述研磨體。
2‧‧‧暫時固定材
2a‧‧‧熱膨脹性黏著劑層
2b,11a‧‧‧支持體
11,21‧‧‧密封樹脂片
11S,21S‧‧‧密封樹脂片之表面
12a‧‧‧貫通電極
12A,12B‧‧‧半導體晶圓
13,23‧‧‧半導體晶片
13a‧‧‧突起電極
13S,23S‧‧‧露出面
14‧‧‧底部填充材
15,25‧‧‧密封體
16,26‧‧‧研磨體
16A,16B,16C‧‧‧研磨體
17,27‧‧‧凸塊
18,28‧‧‧半導體封裝件
19,29‧‧‧再配線
A,A1,A2‧‧‧活性面
B1,B2‧‧‧面
G1,G2‧‧‧研磨面
圖式之簡單說明
圖1A係示意地顯示本發明一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖1B係示意地顯示本發明一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖1C係示意地顯示本發明一實施形態之半導體封裝件 之製造方法之一步驟的截面圖。
圖1D係示意地顯示本發明一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖1E係示意地顯示本發明一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖1F係示意地顯示本發明一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖1G係示意地顯示本發明一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖2係示意地顯示本發明一實施形態之密封樹脂片的截面圖。
圖3A係示意地顯示本發明另一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖3B係示意地顯示本發明另一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖3C係示意地顯示本發明另一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖3D係示意地顯示本發明另一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖3E係示意地顯示本發明另一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖3F係示意地顯示本發明另一實施形態之半導體封裝件之製造方法之一步驟的截面圖。
圖3G係示意地顯示本發明另一實施形態之半導體封裝 件之製造方法之一步驟的截面圖。
圖4係示意地顯示測量研磨體之研磨面之最大小高低差之步驟的平面圖。
用以實施發明之形態
以下一面參照圖式一面說明本發明之半導體封裝件之製造方法的實施形態。但是，圖之一部份或全部中，省略不需要說明之部份，且為容易說明，有放大或縮小等而圖示之部份。顯示上下等之位置關係之用語只是為容易說明而使用，完全沒有限定本發明之構造之意圖。
<第1實施形態>
[半導體封裝件之製造方法]
一面參照圖1A至圖1G一面說明使用密封樹脂片之本實施形態之半導體封裝件之製造方法。圖1A至圖1G分別係示意地顯示本發明一實施形態之半導體封裝件之製造方法之一步驟的截面圖。在第1實施形態中，藉由密封樹脂片樹脂密封搭載於半導體晶圓上之半導體晶片而製作半導體封裝件。第1實施形態之半導體封裝件之製造方法適合晶圓載晶片(COW)程序。
(晶片搭載晶圓準備步驟)
在晶片搭載晶圓準備步驟中，準備已將多數半導體晶片13倒裝晶片連接之半導體晶圓12A(參照圖1A)。藉由習知方法切割已形成預定電路之半導體晶圓而單片化，可形成半導體晶片13。為搭載半導體晶片13於半導體晶圓12A 上，可使用倒裝晶片接合機等習知裝置。在本實施形態中，採用半導體晶片13之已形成有突起電極13a的活性面A1與半導體晶圓12A對向之倒裝晶片連接。透過已形成於半導體晶片13之凸塊等之突起電極13a、及設於半導體晶圓12A之貫通電極12a，電性地連接半導體晶片13及半導體晶圓12A。貫通電極12a可合適地使用TSV(Through Silicon Via：矽穿孔)形式之電極。
又，在半導體晶片13及半導體晶圓12A之間填充有底部填充材14，該底部填充材14係用以緩和兩者之熱膨脹係數之差，特別是用以防止產生連接部份之裂縫等。底部填充材14可使用習知者。底部填充材14之配置可在半導體晶片13搭載於半導體晶圓12A後，藉由使液狀之底部填充材14注入兩者間進行，亦可在準備具有片狀之底部填充材14之半導體晶片13或半導體晶圓12A後，藉由連接半導體晶片13及半導體晶圓12A進行。
(密封步驟)
在密封步驟中，將密封樹脂片11積層在半導體晶圓12A上以埋入半導體晶片13，且藉上述密封樹脂片樹脂密封半導體晶片13(參照圖1B)。該密封樹脂片11具有作為用以保護半導體晶片13及其附帶要素不受外部環境影響之機能。
密封樹脂片11之積層方法沒有特別限制，可舉例如擠出成形用以形成密封樹脂片之樹脂組成物之熔融混合物，將擠出成形物載置在半導體晶圓12A上且壓製，藉 此成批地進行密封樹脂片11之形成的方法，及在離型處理片上塗布用以密封樹脂片11之樹脂組成物，乾燥塗布膜而形成密封樹脂片11後，將該密封樹脂片11轉印在半導體晶圓12A上的方法等。
在本實施形態中，藉由採用上述密封樹脂片11，於半導體晶片13之被覆方面，只需藉由黏貼在半導體晶圓12A上即可埋入半導體晶片13，可使半導體封裝件之生產效率提高。此時，藉由熱壓及積層等習知方法可將密封樹脂片11積層在半導體晶圓12A上。作為熱壓條件，溫度係，例如，40至120℃，且宜為50至100℃，壓力係，例如，50至2500kPa，且宜為100至2000kPa，時間係，例如，0.3至10分鐘，且宜為0.5至5分鐘。又，考慮提高密封樹脂片11對半導體晶片13及半導體晶圓12A之密接性及追隨性時，宜在減壓條件下(例如10至2000Pa)，進行壓製。
(密封體形成步驟)
在密封體形成步驟中，將上述密封樹脂片熱硬化處理後，形成半導體晶片13已埋入密封樹脂片11之密封體15(參照圖1B)。密封樹脂片之熱硬化處理條件係加熱溫度宜為100℃至200℃，而以120℃至180℃更佳，加熱時間宜為10分至180分之間，而以30分至120分之間更佳，亦可依需要加壓。加壓時，宜可採用0.1MPa至10MPa，而以0.5MPa至5MPa更佳。
(研磨步驟)
在研磨步驟中，研磨密封體15之密封樹脂片11使與半 導體晶片13之活性面A之露出面13S相反之側的表面露出而形成研磨體16A(參照圖1C)。研磨時，可如圖1C所示地與密封樹脂片11一起研磨半導體晶片13，亦可只研磨密封樹脂片11。研磨使用習知研磨裝置進行即可。可合適地採用一面使鑽石車刀等之研磨車刀旋轉，一面將密封體15送至其上且研磨密封體表面而形成研磨體16A的步驟。
研磨體16A中密封樹脂片之表面11S與半導體晶片之露出面13S的最大高低差係10μm以下，且宜為7μm以下，而5μm以下更佳。藉由令研磨面G1之最大高低差在上述範圍內，可減少研磨半導體晶圓12A之研磨體16B(參照圖1E)之研磨面G1中之段差對背面B1的影響，且可產率良好地形成再配線19。又，上述最大高低差之下限越小越好，且宜為0μm，但是亦可為由物理之極限開始0.1μm以上。
(背面研磨步驟)
在背面研磨步驟中，研磨與研磨體16A之研磨面G1相反側之面(即，背面B1)(參照圖1D)。藉此，可研磨半導體晶圓12A之露出面，製得薄型化之半導體晶圓12B。研磨後之半導體晶圓12B之厚度可依目的之封裝件之規格變更，例如，宜為25至200μm，而以50至100μm更佳。研磨使用習知研磨裝置進行即可。由於研磨面G1之最大高低差變小，故即使不另外準備背面研磨用膠帶以固定研磨體16A，亦可進行背面研磨，且可尋求生產效率之提高及降低成本。當然，亦可使用背面研磨用膠帶固定研磨體16A，此時可防止背面研磨時之研磨面G1的污染。背面研磨用膠 帶可使用習知者。
(再配線形成步驟)
在本實施形態中，宜更包含在研磨體16B之半導體晶片13之活性面A1側的面B1上形成再配線19的再配線形成步驟(參照圖1E)。在再配線形成步驟中，藉背面研磨形成薄型化半導體晶圓12B後，在研磨體16B上形成與半導體晶圓12B之貫通電極12a連接的再配線19。
作為再配線之形成方法，例如，利用真空成膜法等之習知方法在露出之半導體晶圓12B上形成金屬片層，且藉由半加成法(Semi-additive process,SAP)等習知方法，可形成再配線19。
然後，可在再配線19及研磨體16B上形成聚醯亞胺及PBO等之絕緣層。
(凸塊形成步驟)
接著，可進行在已形成之再配線19上形成凸塊17之凸塊加工(參照圖1F)。凸塊加工可藉由焊料球及焊料鍍敷等習知方法進行。凸塊之材質沒有特別限制，例如，可舉例如：錫-鉛系金屬材、錫-銀系金屬材、錫-銀-銅系金屬材、錫-鋅系金屬材、錫-鋅-鉍系金屬材等之焊料類(合金)，金系金屬材，及銅系金屬材等。
(晶片背面保護步驟)
形成凸塊17後，為保護半導體晶片13之露出面13S，亦可將研磨體16A之研磨面G1(參照圖1C)再度樹脂密封。密封方法沒有特別限制，習知之將液狀或薄膜狀之密封樹脂 塗布或黏貼在研磨面G1上，使其乾燥、硬化即可。又，此步驟可在研磨步驟後在切割步驟前之任一階段中進行。
(切割步驟)
接著，亦可進行經過由密封樹脂片11、半導體晶圓12B、及半導體晶片13等之要素構成之凸塊形成之研磨體16C的切割(參照圖1G)。藉此，可製得目的之半導體晶片13單位之半導體封裝件18。雖然在圖1G中係對應於1個半導體晶片進行切割，但是亦可以2個以上之半導體晶片為一單位進行切割。通常，切割係藉由以往習知之切割片固定上述研磨體16後進行。切斷處之對位亦可藉由使用直接照明或間接照明之影像辨識進行。
在此步驟中，例如，可採用所謂進行切入到切割片為止之全切割的切斷方式等。在此步驟中使用之切割裝置沒有特別限制，可使用以往習知者。
又，若接續切割步驟進行研磨體之擴展時，該擴展可使用以往習知之擴展裝置進行。擴展裝置具有透過切割可將切割片壓下至下方之圓圈狀外環，及直徑比外環小且支持切割片之內環。藉由該擴展步驟，可防止相鄰半導體封裝件18彼此接觸而破損。
(基板安裝步驟)
依需要，可進行將藉上述製得之半導體封裝件18安裝在另一基板(未圖示)之基板安裝步驟。半導體封裝件18安裝在基板上可使用倒裝晶片接合機及粒接機等之習知裝置。
[密封樹脂片]
一面參照圖2，一面說明本實施形態之密封樹脂片。圖2係示意地顯示本發明一實施形態之密封樹脂片的截面圖。密封樹脂片11係，代表地，在積層於聚對苯二甲酸乙二酯(PET)薄膜等之支持體11a之狀態下提供。又，在支持體11a上，為容易剝離密封樹脂片11，亦可實施離型處理。
又，在150℃下實施1小時熱硬化處理後之密封樹脂片11在25℃下之肖氏D硬度宜為60以上，而以70以上更佳。上述肖氏D硬度之上限宜為92以下。此外，在150℃下實施1小時熱硬化處理後之密封樹脂片11在25℃下之儲存彈性模數宜為3GPa以上，而以10GPa以上更佳。上述儲存彈性模數之上限宜為30GPa以下。藉由令熱硬化處理後之密封樹脂片11之肖氏D硬度或儲存彈性模數在上述範圍內，可減少硬度差，因此可減少上述最大高低差。
(形成密封樹脂片之樹脂組成物)
形成密封樹脂片之樹脂組成物係合適地具有如上述之特性，且可利用於半導體晶片等之電子零件之樹脂密封者即可，沒有特別限制，但是較佳者可舉含有以下A成分至E成分之環氧樹脂組成物為例。又，C成分可依需要添加或不添加。
A成分：環氧樹脂
B成分：酚樹脂
C成分：彈性體
D成分：無機填充劑
E成分：硬化促進劑
(A成分)
環氧樹脂(A成分)沒有特別限制。例如，可使用三苯甲烷型環氧樹脂、甲酚酚醛清漆型環氧樹脂、聯苯型環氧樹脂、變性雙酚A型環氧樹脂、雙酚A型環氧樹脂、雙酚F型環氧樹脂、變性雙酚F型環氧樹脂、二環戊二烯型環氧樹脂、酚系酚醛清漆型環氧樹脂、苯氧樹脂等之各種環氧樹脂。該等環氧樹脂可單獨使用，亦可併用2種以上。
由確保環氧樹脂硬化後之韌性及環氧樹脂之反應性之觀點來看，宜為環氧當量150至250，軟化點或熔點50至130℃之常溫下為固形者，其中，由信賴性之觀點來看，宜為三苯甲烷型環氧樹脂、甲酚酚醛清漆型環氧樹脂、聯苯型環氧樹脂。
又，由低應力性之觀點來看，宜為具有縮醛基及聚氧伸烷基等柔軟骨架之變性雙酚A型環氧樹脂，由於具有縮醛基之變性雙酚A型環氧樹脂呈液體狀且處理性良好，故可特別適合地使用。
環氧樹脂(A成分)之含量宜設定在相對於環氧樹脂組成物整體在1至10重量%之範圍內。
(B成分)
酚樹脂(B成分)係在與環氧樹脂(A成分)間產生硬化反應即可，沒有特別限制。例如，可使用酚系酚醛清漆樹脂、酚芳烷樹脂、聯苯芳烷樹脂、二環戊二烯型酚樹脂、甲酚酚醛清漆樹脂、可溶酚醛樹脂等。該等酚樹脂可單獨使用， 亦可併用2種以上。
酚樹脂由與環氧樹脂(A成分)之反應性之觀點來看，宜使用羥基當量70至250，軟化點50至110℃者，其中由硬化反應性之觀點來看，亦可適合地使用如酚芳烷樹脂或聯苯芳烷樹脂之低吸濕性者。
環氧樹脂(A成分)及酚樹脂(B成分)之摻合比例，由硬化反應性之觀點來看，相對於環氧樹脂(A成分)中之環氧基1當量，酚樹脂(B成分)中之羥基之合計宜摻合成0.7至1.5當量，而以0.9至1.2當量更佳。
密封樹脂片11中之環氧樹脂及酚樹脂之合計含量宜為2.5重量%以上，而以3.0重量%以上更佳。若為2.5重量%以上，可良好地獲得對半導體晶片13、半導體晶圓12A等之接著力。密封樹脂片11中之環氧樹脂及酚樹脂之合計含量宜為20重量%以下，而以10重量%以下更佳。若為20重量%以下，可減少吸濕性。
(C成分)
與環氧樹脂(A成分)及酚樹脂(B成分)一起使用之彈性體(C成分)賦予樹脂組成物藉密封樹脂片密封電子零件必要之可撓性，且產生如此作用即可，其構造沒有特別限制。例如，可使用聚丙烯酸酯等之各種丙烯酸系共聚物、苯乙烯丙烯酸系共聚物、丁二烯橡膠、苯乙烯-丁二烯橡膠(SBR)、乙烯乙酸乙烯酯共聚物(EVA)、異戊二烯橡膠、丙烯腈橡膠等之橡膠質聚合物。其中，由容易分散至環氧樹脂(A成分)，且與環氧樹脂(A成分)之反應性高，故可提 高製得之密封樹脂片之耐熱性或強度之觀點來看，宜使用丙烯酸系共聚物。該等可單獨使用，亦可併用2種以上。
又，丙烯酸系共聚物，例如，可藉由以常用方法自由基聚合呈預定混合比之丙烯酸單體混合物而合成。自由基聚合之方法可使用以有機溶劑作為溶劑進行之溶液聚合法、及一面使原料單體分散在水中一面進行聚合之懸浮聚合法等。此時使用之聚合起始劑可使用，例如：2,2'-偶氮雙異丁腈、2,2'-偶氮雙-(2,4-二甲基戊腈)、2,2'-偶氮雙-4-甲氧基-2,4-二甲基戊腈、其他偶氮系或二偶氮系聚合起始劑，過氧化苯甲醯及過氧化丁酮等之過氧化物系聚合起始劑等。又，若為懸浮聚合之情形，例如，最好添加如聚丙烯醯胺、聚乙烯醇之分散劑。
彈性體(C成分)之含量係環氧樹脂組成物整體之15至30重量%。彈性體(C成分)之含量小於15重量%時，會難以獲得密封樹脂片11之柔軟性及可撓性，進一步抑制密封樹脂片之翹曲之樹脂密封亦困難。相反地，上述含量超過30重量%時，密封樹脂片11之熔融黏度變高且半導體晶片13之埋入性降低，並且會有密封樹脂片11之硬化體之強度及耐熱性降低之傾向。
又，彈性體(C成分)相對於環氧樹脂(A成分)之重量比率(C成分之重量/A成分之重量)宜設定在3至4.7之範圍內。這是因為上述重量比率小於3時，會難以控制密封樹脂片11之流動性，超過4.7時，會有密封樹脂片11對半導體晶片13之接著性劣化之傾向。
(D成分)
無機質填充劑(D成分)沒有特別限制，可使用以往習知之各種填充劑，例如，可舉例如：石英玻璃、滑石、二氧化矽(熔融二氧化矽或結晶性二氧化矽等)、氧化鋁、氮化鋁、氮化矽、氮化硼之粉末。該等可單獨使用，亦可併用2種以上。
其中，由藉減少環氧樹脂組成物之硬化體之熱線膨脹係數降低內部應力，結果可抑制電子零件密封後之密封樹脂片11之翹曲方面來看，宜使用二氧化矽粉末，二氧化矽粉末中，宜使用熔融二氧化矽粉末。熔融二氧化矽粉末可舉球狀熔融二氧化矽粉末、破碎熔融二氧化矽粉末為例，但是由所謂流動性之觀點來看，特佳的是使用球狀熔融二氧化矽粉末。其中，宜使用平均粒徑0.1至30μm之範圍者，且以使用1至20μm之範圍者更佳。
又，平均粒徑可使用由母集團任意地抽出之試料，且藉由使用雷射繞射散射式粒度分布測量裝置測量而導出。
無機質填充劑(D成分)之含量宜為環氧樹脂組成物整體之70至95重量%，而以75至92重量%更佳，且80至90重量%又更佳。無機質填充劑(D成分)之含量小於50重量%時，由於環氧樹脂組成物之硬化體之線膨脹係數變大，故有密封樹脂片11之翹曲變大之傾向。另一方面，上述含量超過90重量%時，由於密封樹脂片11之柔軟性或流動性變差，故有與半導體晶片之接著性降低之傾向。
(E成分)
硬化促進劑(E成分)只要可進行環氧樹脂與酚樹脂之硬化，則沒有特別限制，但是由硬化性及保存性之觀點來看，可適合地使用三苯膦或四苯鏻四硼酸苯酯等之有機磷系化合物、及咪唑系化合物。該等硬化促進劑可單獨使用，亦可併用其他硬化促進劑。
硬化促進劑(E成分)之含量宜相對於環氧樹脂(A成分)及酚樹脂(B成分)之合計100重量份為0.1至5重量份。
(其他成分)
又，環氧樹脂組成物中除了A成分至E成分以外，亦可添加阻燃劑成分。阻燃劑成分可使用例如氫氧化鋁、氫氧化鎂、氫氧化鐵、氫氧化鈣、氫氧化錫、複合金屬氫氧化物等之各種金屬氫氧化物等。
金屬氫氧化物之平均粒徑由在加熱環氧樹脂組成物時確保適當流動性之觀點來看，平均粒徑宜為1至10μm，而以2至5μm更佳。金屬氫氧化物之平均粒徑小於1μm時，有難以均一地分散在環氧樹脂組成物，而且環氧樹脂組成物加熱時無法獲得充分流動性之傾向。又，平均粒徑超過10μm時，由於金屬氫氧化物(E成分)之平均添加量之表面積變小，故有阻燃效果降低之傾向。
又，阻燃劑成分除了上述金屬氫氧化物以外，可使用偶磷氮化合物。偶磷氮化合物，例如，可由SPR-100、SA-100、SP-100(以上，大塚化學公司(股))、FP-100、FP-110(以上，伏見製藥所(股))等市售品取得。
由所謂即使少量亦可發揮阻燃效果之觀點來看，宜為以式(1)或式(2)表示之偶磷氮化合物，該等偶磷氮化合物包含之磷元素的含有率宜為12重量%以上。
(式(1)中，n係3至25之整數，R1及R2相同或不同，且係具有選自於由烷氧基、苯氧基、胺基、羥基及烯丙基構成之群組之官能基的1價有機基。)
(式(2)中，n及m係分別獨立地為3至25之整數。R3及R5相同或不同，且係具有選自於由烷氧基、苯氧基、胺基、羥基及烯丙基構成之群組之官能基的1價有機基。R4係具有選自於由烷氧基、苯氧基、胺基、羥基及烯丙基構成之群組之官能基的2價有機基。)
又，由所謂安定性及抑制空孔生成之觀點來看，宜使用以式(3)表示之環狀偶磷氮寡聚物。
(式(3)中，n係3至25之整數，R6及R7相同或不同，且係氫、羥基、烷基、烷氧基或環氧丙基。)
以式(3)表示之環狀偶磷氮寡聚物可由FP-100、FP-110(以上，伏見製藥所(股))等市售品取得。
偶磷氮化合物之含量宜為包含環氧樹脂組成物中包含之環氧樹脂(A成分)、酚樹脂(B成分)、彈性體(D成分)、硬化促進劑(E成分)及偶磷氮化合物(其他成分)之有機成分整體的10至30重量%。即，偶磷氮化合物之含量小於有機成分整體之10重量%時，密封樹脂片11之阻燃性降低，並且對被附著體(即，已搭載半導體晶片之半導體晶圓)等之凹凸追隨性降低，有產生空孔的傾向。上述含量超過有機成分整體之30重量%時，在密封樹脂片11之表面會容易產生裂縫，有不易進行對被附著體之對位等作業性降低之傾向。
又，併用上述金屬氫氧化物及偶磷氮化合物，可製得確保片密封需要之可撓性，且具優異阻燃性之密封樹 脂片11。藉由併用兩者，可獲得只使用金屬氫氧化物時之充分阻燃性，及只用偶磷氮化合物時充分之可撓性。
上述阻燃劑中，由樹脂密封成型時密封樹脂片之變形性、被附著體之凹凸追隨性、對半導體晶片或半導體晶圓之密接性方面來看，希望使用有機系阻燃劑，特別適合使用偶磷氮系阻燃劑。
又，環氧樹脂組成物，除了上述各成分以外可依需要，適當摻合以碳黑為首之顏料等其他添加劑。
(密封樹脂片之製備方法)
以下說明密封樹脂片之製作方法。首先，藉由混合上述各成分，調製環氧樹脂組成物。混合方法只要係可將各成分均一地分散混合之方法，則沒有特別限制。然後，例如，塗布已溶解或分散各成分於有機溶劑等中而形成之清漆而形成片狀。或者，亦可藉由利用揉合機等直接摻混各摻合成分，調製摻混物，且將如此製得之摻混物擠出而形成片狀。
使用清漆之具體製作步驟係依據常用方法適當混合上述A至E成分及依需要之其他添加劑，使其均一地溶解或分散於有機溶劑中，調製清漆。接著，藉由在聚酯等支持體上塗布上述清漆且使其乾燥，可製得密封樹脂片11。而且依需要，為保護密封樹脂片之表面，亦可黏貼聚酯薄膜等之剝離片。剝離片係在密封時剝離。
上述有機溶劑沒有特別限制，可使用以往習知之各種有機溶劑，例如，丁酮、丙酮、環己酮、二乙酮、甲 苯、乙酸乙酯等。該等可單獨使用，亦可併用2種以上。又，通常，宜使用有機溶劑使清漆之固形物濃度在30至60重量%之範圍內。
有機溶劑乾燥後之片厚度沒有特別限制，但是由厚度之均一性及殘存溶劑量之觀點來看，通常宜設定為5至100μm，而以20至70μm更佳。
另一方面，使用摻混時，使用混合機等習知方法混合上述A至E成分及依需要之其他添加劑，然後，藉由熔融摻混調製摻混物。熔融摻混之方法沒有特別限制，但是可舉藉由混合輥、加壓式揉合機、擠出機等習知摻混機，進行熔融摻混之方法為例。摻混條件係如果溫度在上述各成分之軟化點以上，則沒有特別限制，例如30至150℃，考慮環氧樹脂之熱硬化性時，宜為40至140℃，而以60至120℃更佳，又，時間係，例如1至30分鐘，且宜為5至15分鐘。藉此，可調製摻混物。
將所製得之摻混物藉由擠出成形而成形，藉此可製得密封樹脂片11。具體而言，在不冷卻熔融摻混後之摻混物而維持高溫狀態下，進行擠出成形，藉此可形成密封樹脂片11。如此擠出方法沒有特別限制，可舉例如：T模擠出法、輥軋法、輥摻混法、共擠出法、壓延成形法等。擠出溫度如果在上述各成分之軟化點以上，則沒有特別限制，但是考慮環氧樹脂之熱硬化性及成形性時，係例如40至150℃，而宜為50至140℃，且70至120℃又更佳。藉由以上，可形成密封樹脂片11。
如此製得之密封樹脂片亦可依需要積層成所希望厚度來使用。即，密封樹脂片可以單層構造使用，亦可作成積層成2層以上之多層構造而成之積層體來使用。
<第2實施形態>
以下，說明本發明一實施形態之第2實施形態。圖3A至圖3G分別係示意地顯示本發明另一實施形態之半導體封裝件之製造方法之一步驟的截面圖。雖然第1實施形態係藉由密封樹脂片樹脂密封倒裝晶片連接於半導體晶圓上之半導體晶片，但是第2實施形態係在將半導體晶片暫時固定在暫時固定材上而不是半導體晶圓上之狀態下進行密封樹脂。該第2實施形態適合製造被稱為所謂Fan-out(扇出)型晶圓級封裝件(WLP)之半導體封裝件。
[暫時固定材準備步驟]
在暫時固定材準備步驟中，準備在支持體2b上已積層熱膨脹性黏著劑層2a之暫時固定材2(參照圖3A)。又，亦可使用放射線硬化型黏著劑層，取代熱膨脹性黏著劑層。在本實施形態中，說明關於具有熱膨脹性黏著劑層之暫時固定材2。
(熱膨脹性黏著劑層)
熱膨脹性黏著劑層2a可藉由包含聚合物成分，及發泡劑之黏著劑組成物形成。聚合物成分(特別是基底聚合物)可合適地使用丙烯酸系聚合物(有時稱為「丙烯酸聚合物A」)。丙烯酸聚合物A可舉使用(甲基)丙烯酸酯為主單體者為例。前述(甲基)丙烯酸酯可舉例如：(甲基)丙烯酸烷 酯(例如，甲酯、乙酯、丙酯、異丙酯、丁酯、異丁酯、二級丁酯、三級丁酯、戊酯、異戊酯、己酯、庚酯、辛酯、2-乙基己酯、異辛酯、壬酯、癸酯、異癸酯、十一酯、十二酯、十三酯、十四酯、十六酯、十八酯、二十酯等之烷基之碳數1至30，特別是碳數4至18直鏈狀或分支鏈狀的烷酯等)及(甲基)丙烯酸環烷酯(例如，環戊酯、環己酯等)等。該等(甲基)丙烯酸酯可單獨或併用2種以上。
又，前述丙烯酸聚合物A，以凝集力、耐熱性、交聯性之改質為目的，亦可依需要包含對應於可與前述丙烯酸聚合物A共聚合之其他單體成分。如此之單體成分可舉例如：丙烯酸、甲基丙烯酸、伊康酸、順丁烯二酸、反丁烯二酸、巴豆酸、羧乙基丙烯酸酯等之含羧基單體；順丁烯二酸酐、伊康酸酐等之含酸酐基單體；(甲基)丙烯酸羥乙酯、(甲基)丙烯酸羥丙酯、(甲基)丙烯酸羥丁酯等之含羥基單體；(甲基)丙烯醯胺、N,N-二甲基(甲基)丙烯醯胺、N-丁基(甲基)丙烯醯胺或N-羥甲基(甲基)丙烯醯胺、N-羥甲基丙烷(甲基)丙烯醯胺等的(N-取代或無取代)醯胺系單體；醋酸乙烯酯、丙酸乙烯酯等之乙烯酯系單體；苯乙烯、α-甲基苯乙烯等之苯乙烯系單體；丙烯腈、甲基丙烯腈等之氰基丙烯酸酯系單體；(甲基)丙烯酸氧化丙烯等的含環氧基之丙烯酸系單體；乙烯、丙烯、異戊二烯、丁二烯、異丁烯等之烯烴或二烯系單體；(甲基)丙烯酸胺乙酯、(甲基)丙烯酸N,N-二甲基胺乙酯、(甲基)丙烯酸三級丁胺乙酯等之含(取代或無取代)胺基單體；(甲基)丙烯酸甲氧乙酯、(甲 基)丙烯酸乙氧乙酯等之(甲基)丙烯酸烷氧烷系單體；N-乙烯吡咯啶酮、N-甲基乙烯吡咯啶酮、N-乙烯吡啶、N-乙烯哌啶酮、N-乙烯嘧啶、N-乙烯哌、N-乙烯吡、N-乙烯吡咯、N-乙烯咪唑、N-乙烯噁唑、N-乙烯嗎福林、N-乙烯己內醯胺等之具有含氮原子環的單體；N-乙烯羧酸醯胺類；苯乙烯磺酸、烯丙磺酸、(甲基)丙烯酸醯胺丙磺酸、磺酸丙基(甲基)丙烯酸酯等之含磺酸基單體；(甲基)丙烯酸-2-羥乙丙烯醯磷酸酯等之含磷酸基單體；N-環己基順丁烯二醯亞胺、N-異丙基順丁烯二醯亞胺、N-月桂基順丁烯二醯亞胺、N-苯基順丁烯二醯亞胺等之順丁烯二醯亞胺系單體；N-甲基伊康醯亞胺、N-乙基伊康醯亞胺、N-丁基伊康醯亞胺、N-辛基伊康醯亞胺、N-2-乙基己基伊康醯亞胺、N-環己基伊康醯亞胺、N-月桂基伊康醯亞胺等之伊康醯亞胺系單體；N-(甲基)丙烯醯氧甲撐琥珀醯亞胺、N-(甲基)丙烯醯-6-氧六甲撐琥珀醯亞胺、N-(甲基)丙烯醯-8-氧八甲撐琥珀醯亞胺等之琥珀醯亞胺系單體；(甲基)丙烯酸聚乙二醇、(甲基)丙烯酸聚丙二醇等之二醇系丙烯酯單體；(甲基)丙烯酸四氫糠基酯等之具有含氧原子雜環的單體；氟化(甲基)丙烯酸酯等之含有氟原子之丙烯酸酯單體；聚矽氧系(甲基)丙烯酸酯等之含有矽原子之丙烯酸酯單體；己二醇二(甲基)丙烯酸酯、(聚)乙二醇二(甲基)丙烯酸酯、(聚)丙二醇二(甲基)丙烯酸酯、新戊二醇二(甲基)丙烯酸酯、新戊四醇二(甲基)丙烯酸酯、三羥甲基丙烷三(甲基)丙烯酸酯、新戊四醇三(甲基)丙烯酸酯、二新戊四醇六(甲基)丙烯酸酯、環氧 (甲基)丙烯酸酯、聚酯丙烯酸酯、胺甲酸乙酯丙烯酸酯、二乙烯苯、丁基二(甲基)丙烯酸酯、己基二(甲基)丙烯酸酯等之多官能基單體等。
前述丙烯酸聚合物A係藉由使單一單體或2種以上之單體混合物聚合而製得。聚合可藉溶液聚合(例如，自由基聚合、陰離子聚合、陽離子聚合等)，乳化聚合，塊狀聚合，懸浮聚合、光聚合(例如，紫外線(UV)聚合等之任何方式進行。
丙烯酸聚合物A之重量平均分子量沒有特別限制，宜為大約35萬至100萬，而以大約45萬至80萬更佳。
又，為調整黏著力，熱膨脹性黏著劑可適當地使用外部交聯劑。外部交聯之方法之具體方法可舉添加聚異氰酸酯化合物、環氧化合物、吖丙烷化合物、三聚氰胺系交聯劑等所謂交聯劑而使其反應的方法為例。使用外部交聯劑時，其使用量可藉由與欲交聯之基底聚合物之平衡，進一步，依據作為黏著劑之使用用途適當決定。外部交聯劑之使用量一般相對於前述基底聚合物100重量份為20重量份以下(宜為0.1重量份至10重量份)。
熱膨脹性黏著劑層2a，如前所述，含有用以賦予熱膨脹性之發泡劑。因此，在暫時固定材2之熱膨脹性黏著劑層2a上形成包含已研磨半導體晶片23之研磨體26的狀態下(參照圖3C)，在任意時間至少部份地加熱暫時固定材2，使含有已加熱之熱膨脹性黏著劑層2a之部份的發泡劑發泡及/或膨脹，藉此熱膨脹性黏著劑層2a至少部份地 膨脹，藉由該熱膨脹性黏著劑層2a之至少部份的膨脹，對應於該膨脹部份之黏著面(與研磨體26之界面)變形成凹凸狀，且熱膨脹性黏著劑層2a與研磨體26之接著面積減少，因此，兩者間之接著力減少，可由暫時固定材2剝離研磨體26(參照圖3D)。
(發泡劑)
熱膨脹性黏著劑層2a中使用之發泡劑沒有特別限制，可由習知之發泡劑適當選擇。發泡劑可單獨或組合2種以上使用。發泡劑可合適地使用熱膨脹性微小球。
(熱膨脹性微小球)
熱膨脹性微小球沒有特別限制，可由習知之熱膨脹性微小球(各種無機系熱膨脹性微小球，及有機系熱膨脹性微小球等)適當選擇。熱膨脹性微小球，由混合操作容易之觀點來看，可合適地使用微膠囊化之發泡劑。如此之熱膨脹性微小球可舉：將異丁烷、丙烷、戊烷等可藉由加熱而容易氣化並膨脹之物質內包在具有彈性之殼內的微小球等為例。前述殼大多係藉由熱熔融性物質及藉熱膨脹破壞之物質形成。形成前述殼之物質可舉例如：偏二氯乙烯-丙烯腈共聚物、聚乙烯醇、聚乙烯、丁縮醛、聚甲基丙烯酸甲酯、聚丙烯腈、聚偏二氯乙烯、聚碸等。
熱膨脹性微小球可藉由慣用之方法，例如，凝聚法、及界面聚合法等製造。又，熱膨脹性微小球可使用，例如，松本油脂製藥公司(股)製之商品名「Matsumoto Microsphere」之系列(例如，商品名「Matsumoto Microsphere F30」、商品名「Matsumoto Microsphere F301D」、商品名「Matsumoto Microsphere F50D」、商品名「Matsumoto Microsphere F501D」、商品名「Matsumoto Microsphere F80SD」、商品名「Matsumoto Microsphere F80VSD」等)，以及EXPANCEL公司製之商品名「051DU」、商品名「053DU」、商品名「551DU」、商品名「551-20DU」、商品名「551-80DU」等之市售品。
又，使用熱膨脹性微小球作為發泡劑時，該熱膨脹性微小球之粒徑(平均粒徑)可依據熱膨脹性黏著劑層之厚度等適當選擇。熱膨脹性微小球之平均粒徑，例如，可由100μm以下(宜為80μm以下，而以1μm至50μm更佳，特佳為1μm至30μm)之範圍選擇。又，熱膨脹性微小球之粒徑之調整可在熱膨脹性微小球之生成過程中進行，亦可在生成後，藉由分級等之方法進行。熱膨脹性微小球宜粒徑一致。
(其他發泡劑)
在本實施形態中，發泡劑亦可使用熱膨脹性微小球以外之發泡劑。如此之發泡劑可適當地選擇各種無機系發泡劑及有機系發泡劑等各種發泡劑使用。無機系發泡劑之代表例可舉例如：碳酸銨、碳酸氫銨、碳酸氫鈉、亞硝酸銨、氫氧化硼鈉、各種醯胺類等。
又，有機系發泡劑之代表例可舉例如：水；三氯單氟甲烷、二氯單氟甲烷等之氯氟化烷系化合物；偶氮雙異丁腈、偶氮二甲醯胺、偶氮二羧酸鋇等之偶氮系化合 物；對甲苯磺醯肼、二苯磺-3,3'-二磺醯肼、4,4'-氧雙(苯磺醯肼)、烯丙雙(苯磺醯肼)等之肼系化合物；對甲苯磺半卡肼、4,4'-氧雙(苯磺半卡肼)等之半卡肼系化合物；5-啉-1,2,3,4-噻三唑等之三唑系化合物；N,N'-二亞硝戊甲撐四胺、N,N'-二甲基-N,N'-亞硝對苯二醯胺等之N-亞硝系化合物等。
在本實施形態中，為了使熱膨脹性黏著劑層之接著力可藉由加熱處理而更有效率且安定地降低，因此具有體積膨脹率到達5倍以上，尤其7倍以上，特別10倍以上不會破裂之適當強度的發泡劑是理想的。
發泡劑(熱膨脹性微小球等)之摻合量可依據熱膨脹性黏著劑層之膨脹倍率及接著力之降低性適當設定，但是一般係，相對於形成熱膨脹性黏著劑層之基底聚合物100重量份，例如1重量份至150重量份(宜為10重量份至130重量份，而以25重量份至100重量份更佳)。
在本實施形態中，發泡劑可合適地使用發泡開始溫度(熱膨脹開始溫度)(T0)在80℃至210℃之範圍內者，且宜為具有90℃至200℃(95℃至200℃更佳，且100℃至170℃特佳)之發泡開始溫度者。發泡劑之發泡開始溫度比80℃低時，有發泡劑會因密封體或研磨體之製造時或使用時之熱而發泡之情形，處理性或生產性降低。另一方面，發泡劑之發泡開始溫度超過210℃時，暫時固定材之支持體或密封樹脂會需要過度之耐熱性，在處理性、生產性及成本方面不理想。又，發泡劑之發泡開始溫度(T0)相當於 熱膨脹性黏著劑層之發泡開始溫度(T0)。
又，使發泡劑發泡之方法(即，使熱膨脹性黏著劑層熱膨脹之方法)可由習知之加熱發泡方法適當選擇而採用。
在本實施形態中，熱膨脹性黏著劑層，由加熱處理前之適度接著力及加熱處理後之接著力降低性之平衡方面來看，在不含發泡劑之形態下之彈性模數宜在23℃至150℃為5×104Pa至1×106Pa，而以5×104Pa至8×105Pa更佳，且5×104Pa至5×105Pa特別合適。熱膨脹性黏著劑層之在不含發泡劑形態之彈性模數(溫度：23℃至150℃)小於5×104Pa時熱膨脹性劣化，有剝離性降低之情形。又，熱膨脹性黏著劑層之在不含發泡劑形態之彈性模數(溫度：23℃至150℃)比1×106Pa大時，有初期接著性劣化之情形。
又，不含發泡劑形態之熱膨脹性黏著劑層係相當於藉由黏著劑(不含發泡劑)形成之黏著劑層。因此，在熱膨脹性黏著劑層之不含發泡劑之形態下的彈性模數可使用黏著劑(不含發泡劑)測量。又，熱膨脹性黏著劑層可藉由包含可形成在23℃至150℃下之彈性模數5×104Pa至1×106Pa之黏著劑層的黏著劑，及發泡劑之熱膨脹性黏著劑形成。
熱膨脹性黏著劑層不含發泡劑之形態下的彈性模數係製作不添加發泡劑之形態之熱膨脹性黏著劑層(即，由不含發泡劑之黏著劑形成之黏著劑層)(樣本)，使用Rheometric公司製動態黏彈性測量裝置「ARES」，且使用 樣本厚度：大約1.5mm，Φ7.9mm平行板之夾具，藉由剪力模式，在頻率：1Hz、升溫速度：5℃/分、應變：0.1%(23℃)、0.3%(150℃)下測量，在23℃及150℃製得之剪力儲存彈性模數G'的值。
熱膨脹性黏著劑層之彈性模數可藉由調節黏著劑之基底聚合物之種類、交聯劑、添加劑等來控制。
熱膨脹性黏著劑層之厚度沒有特別限制，可藉由接著力之降低性等適當地選擇，例如大約5μm至300μm(宜為20μm至150μm)。但是，使用熱膨脹性微小球作為發泡劑時，熱膨脹性黏著劑層之厚度宜比所包含之熱膨脹性微小球之最大粒徑厚。熱膨脹性黏著劑層之厚度過薄時，表面平滑性因熱膨脹性微小球之凹凸而受損，且加熱前(未發泡狀態)之接著性降低。又，因加熱處理造成之熱膨脹性黏著劑層之變形度小，且接著力難以平滑地降低。另一方面，熱膨脹性黏著劑層之厚度過厚時，因加熱處理造成膨脹或發泡後，熱膨脹性黏著劑層會容易產生凝集破壞，有在研磨體26上產生糊殘留之情形。
又，熱膨脹性黏著劑層可為單層或多層。
在本實施形態中，熱膨脹性黏著劑層亦可包含各種添加劑(例如，著色劑、增黏劑、增量劑、填充劑、黏著賦予劑、可塑劑、抗老化劑、抗氧化劑、界面活性劑、交聯劑等)。
(支持體)
支持體2b係成為暫時固定材2之強度母體的薄板狀構 件。支持體2b之材料可考慮處理性及耐熱性等來適當選擇，可使用例如SUS等之金屬材料，聚醯亞胺、聚醯胺醯亞胺、聚丁酮、聚醚碸等之塑膠材料，玻璃，矽晶圓等。該等中，由耐熱性、強度及再利用可能性等之觀點來看，SUS板是理想的。
支持體2b之厚度可考慮目的之強度或處理性而適當選擇，且宜為100至5000μm，而以300至2000μm更佳。
(暫時固定材之形成方法)
暫時固定材2係藉由在支持體2b上形成熱膨脹性黏著劑層2a而製得。熱膨脹性黏著劑層可利用，例如，混合黏著劑、發泡劑(熱膨脹性微小球等)、及依需要之溶劑及其他添加劑等，形成片狀層之慣用方法形成。具體而言，例如，藉由以下方法可形成熱膨脹性黏著劑層，即，將包含黏著劑、發泡劑(熱膨脹性微小球等)、及依需要之溶劑及其他添加劑等之混合物，塗布在支持體2b上的方法，在適當分離件(剝離紙等)上塗布前述混合物而形成熱膨脹性黏著劑層，且將其轉印(轉移)在支持體2b上的方法等。
(熱膨脹性黏著劑層之熱膨脹方法)
在本實施形態中，熱膨脹性黏著劑層可藉由加熱而熱膨脹。加熱處理之方法可利用熱風乾燥機、近紅外線燈、空氣乾燥機等適當加熱裝置進行。加熱處理時之加熱溫度只要在熱膨脹性黏著劑層中之發泡劑(熱膨脹性微小球等)之發泡開始溫度(熱膨脹開始溫度)以上即可，但是加熱處理之條件可依據下述等來適當設定：依發泡劑(熱膨脹性 微小球等)種類造成之接著面積減少性、包含支持體、半導體晶片之研磨體之耐熱性，加熱方法(熱容量、加熱裝置等)等。一般之加熱處理條件係在溫度100℃至250℃，1秒鐘至90秒鐘(加熱板等)或5分鐘至15分鐘(熱風乾燥機等)。又，加熱處理時之熱源亦有可使用紅外線燈或加熱水之情形。
(中間層)
在本實施形態中，熱膨脹性黏著劑層2a與支持體2b之間，亦可設有以提高密接力或加熱後之剝離性為目的之中間層(未圖示)。特佳的是設有橡膠狀有機彈性中間層作為中間層。如此，藉由設置橡膠狀有機彈性中間層，在將半導體晶片23接著於暫時固定材2上時(參照圖3A)，可使熱膨脹性黏著劑層2a之表面良好地追隨半導體晶片23之表面形狀，而增大接著面積，並同時可在研磨加工後之研磨體26自暫時固定材2加熱剝離時，高度地(精確地)控制熱膨脹性黏著劑層2a之加熱膨脹，而使熱膨脹性黏著劑層2a向厚度方向優先地且均一地膨脹。
又，橡膠狀有機彈性中間層可夾在支持體2b之單面或兩面間。
橡膠狀有機彈性中間層，例如，宜藉由依據ASTM D-2240之D型肖氏D型硬度50以下，特別是40以下之天然橡膠、合成橡膠或具有橡膠彈性之合成樹脂形成。又，即使如聚氯乙烯等本質地具有硬質系聚合物，亦可藉由與可塑劑及柔軟劑等摻合劑等之組合呈現橡膠彈性。如此之 組成物亦可作為前述橡膠狀有機彈性中間層之構成材料使用。
橡膠狀有機彈性中間層可藉以下形成方法形成，即例如將包含合成橡膠或橡膠彈性之合成樹脂等之橡膠狀有機彈性層形成材的塗布液塗布在基材上之方式(塗布法)；將由前述橡膠狀有機彈性層形成材構成之薄膜、或在1層以上之熱膨脹性黏著劑層上由前述膠狀有機彈性層形成材構成之層預先形成之積層薄膜，與基材接著的方式(乾積層法)；將包含基材之構成材料之樹脂組成物及包含前述膠狀有機彈性層形成材之樹脂組成物共擠出的方式(共擠出法)等。
又，橡膠狀有機彈性中間層可藉由以具有天然橡膠、及合成橡膠或具有橡膠彈性之合成樹脂為主成分的黏著性物質形成，且，亦可藉由以該成分為主體之發泡薄膜等形成。發泡可藉由慣用方法，例如，機械之攪拌方法、利用反應生成氣體之方法、使用發泡劑之方法、去除可溶性物質之方法、噴灑之方法、形成合成發泡體之方法、燒結法等進行。
橡膠狀有機彈性中間層之厚度係，例如，大約5μm至300μm，且宜為大約20μm至150μm。又，在中間層係，例如，橡膠狀有機彈性中間層之情形下，當橡膠狀有機彈性中間層之厚度過薄時，無法形成加熱發泡後之三維構造變化，有剝離性惡化之情形。
橡膠狀有機彈性中間層可由單層，亦可由2以上 層構成。
又，中間層在不損害暫時固定材之作用效果的範圍內，亦可包含各種添加劑(例如，著色劑、增黏劑、增量劑、填充劑、黏著賦予劑、可塑劑、抗老化劑、抗氧化劑、界面活性劑、交聯劑等)。
(半導體晶片配置步驟)
在半導體晶片配置步驟中，在上述暫時固定材2上配置多數半導體晶片23使其活性面A2對向於暫時固定材2(參照圖3A)。半導體晶片23之配置可使用倒裝晶片接合機或接粒機等之習知裝置。
半導體晶片23之配置之布局或配置數可依據暫時固定材2之形狀、尺寸及目的之封裝件生產數等適當設定，例如，可排列成多數行，且多數列之矩陣狀來配置。
(密封步驟)
在密封步驟中，以覆蓋多數半導體晶片23之方式將密封樹脂片21積層在暫時固定材2上而進行樹脂密封(參照圖3B)。密封樹脂片21積層在暫時固定材2上之方法可採用與第1實施形態同樣之條件。
(密封體形成步驟)
在密封體形成步驟中，對上述密封樹脂片21實施熱硬化處理而形成密封體25(參照圖3B)。密封樹脂片21之熱硬化處理條件可採用與第1實施形態同樣之條件。
(研磨步驟)
在研磨步驟中，研磨密封體25之密封樹脂片21使與半 導體晶片23之活性面A2相反之側的面23S露出而形成研磨體26(參照圖3C)。研磨使用習知研磨裝置進行即可。
研磨體26中密封樹脂片之表面21S及半導體晶片之露出面23S的最大高低差係10μm以下，且宜為7μm以下，而以5μm以下更佳。藉由令研磨面G2(參照圖3E)之最大高低差在上述範圍內，可減少研磨體26之研磨面G2之段差對背面B2之影響，且可產率良好地形成再配線29。
(熱膨脹性黏著劑層剝離步驟)
在熱膨脹性黏著劑層剝離步驟中，加熱暫時固定材2使熱膨脹性黏著劑層2a熱膨脹，藉此在熱膨脹性黏著劑層2a與研磨體26間進行剝離(參照圖3D)。或者，亦可合適地採用在支持體2b與熱膨脹性黏著劑層2a之界面進行剝離，然後，在熱膨脹性黏著劑層2a與研磨體26之界面藉熱膨脹進行剝離的步驟。不論是哪一種情形，均可藉由加熱熱膨脹性黏著劑層2a使之熱膨脹，來使其接著力降低，而可容易地進行在熱膨脹性黏著劑層2a與研磨體26之界面之剝離。熱膨脹之條件可採用上述「熱膨脹性黏著劑層之熱膨脹方法」欄之條件。
在此步驟中，亦可在半導體晶片23露出之狀態下，在再配線形成步驟之前藉由電漿處理等清潔研磨體26之表面。
(再配線形成步驟)
在本實施形態中，宜進一步包含在研磨體26之半導體晶片23之活性面A2側之面B2上形成再配線29的再配線形 成步驟。在再配線形成步驟中，剝離上述熱膨脹性黏著劑層2a後，在研磨體26上形成與上述露出之半導體晶片23連接之再配線29(參照圖3E)。
再配線之形成方法，例如，利用真空成膜等之習知方法在露出之半導體晶片23上形成金屬片層，藉由半添加法等習知方法，可形成再配線29。
然後，亦可在再配線29及研磨體26上形成聚醯亞胺及PBO等之絕緣層。
(凸塊形成步驟)
接著，亦可進行在已形成之再配線29上形成凸塊27之凸塊加工(參照圖3F)。凸塊加工可藉由焊料球及焊料鍍敷等習知方法進行。凸塊27之材質可合適地使用與第1實施形態同樣之材質。
(晶片背面保護步驟)
形成凸塊27後，為保護半導體晶片23之露出面23S，亦可再次樹脂密封研磨體26A之研磨面G2(參照圖3C)。密封方法沒有特別限制，習知之將液狀或薄膜狀之密封樹脂塗布或黏貼在研磨面G2上，使其乾燥、硬化即可。又，此步驟可在研磨步驟後切割步驟前任一階段進行。
(切割步驟)
最後，進行由半導體晶片23、密封樹脂片21及再配線29等之要素構成之積層體的切割(參照圖3G)。藉此，可以半導體晶片單位製得將配線拉出至晶片區域外側的半導體封裝件28。切割方法可採用與第1實施形態同樣之方法。
實施例
以下，舉例地詳細說明該發明之較佳實施例。但是，記載於該實施例中之材料及摻合量等，除非特別限定之記載，不是該發明範圍只限定於該等之意思。又，份意味重量份。
[實施例1]
(密封樹脂片之製作)
利用混合機混合以下成分，藉2軸混摻機在120℃下熔融混摻2分鐘，接著由T模擠出，藉此製成厚度500μm之密封樹脂片A。
[實施例2]
(密封樹脂片之製作)
利用混合機混合以下成分，藉2軸混摻機在120℃下熔融混摻2分鐘，接著由T模擠出，藉此製成厚度500μm之密封樹脂片B。
[比較例1]
(密封樹脂片之製作)
將以下成分溶解或分散於丁酮中，製成固形物40重量%之清漆。
液狀環氧樹脂(DIC(股)製，EXA-4850-150)
又，上述(*)之丙烯酸共聚物係由BA(丙烯酸丁酯)：AN(丙烯腈)：GMA(縮水甘油丙烯酸酯)=85：8：7構成之共聚物，且重量平均分子量係80萬。上述丙烯酸共聚物係如下地合成。以85：8：7重量%之重量比率準備丙烯酸丁酯、丙烯腈、縮水甘油丙烯酸酯，使用2,2'-偶氮雙異丁腈作為聚合起始劑，在丁酮中在氮氣流下，在70℃下進行5小時及在80℃下進行1小時之自由基聚合，藉此製得目的之丙烯酸共聚物。
在已實施離型性理之PET薄膜上，塗布上述清漆使溶劑乾燥後之塗膜厚度為50μm，接著將乾燥條件設定成120℃、3分鐘使上述塗膜乾燥，而得到50μm之樹脂片。使用積層機積層製得之樹脂片至厚度500μm為止且製成密封樹脂片C。
(密封樹脂片之儲存彈性模數之測量)
儲存彈性模數之測量係使用固體黏彈性測量裝置(Rheometric Scientific公司製：形式：RSA-III)進行。具體而言，藉由下述方法獲得，即，將各密封樹脂片在150℃下加熱1小時使其硬化，由該硬化物將樣本尺寸作成長度400mm×寬度2mm×厚度80μm而獲得測量試料後，將測量試料固定在薄膜拉伸測量用夾具且在頻率1Hz、升溫速度10℃/分、應變0.05%之條件下測量-50至300℃之溫度區域內之儲存彈性模數及損失彈性模數，且讀取在25℃下之儲存彈性模數(E')。
(密封樹脂片之肖氏D硬度之測量)
藉以下方法獲得，即，使用積層機積層各密封樹脂片使其成為2mm厚，在150℃下加熱該積層體使其熱硬化後，依據JIS K 7215，使用硬度計(MITUTOYO(股)製，塑膠用硬度計)，讀取在25℃下之測量值。
(半導體封裝件之製作)
在矽插入物上倒裝晶片安裝以下規格之半導體晶片，準備晶片安裝插入物，該晶片安裝插入物係藉雙酚A型環氧系硬化性底部填充材源極電極在晶片-插入物之間。
<半導體晶片>
半導體晶片尺寸：7.3mm□(厚度400μm)
凸塊材質：Cu 30μm厚，Sn-Ag 15μm厚
凸塊數：544凸塊
凸塊間距：50μm
晶片數：16個(4個×4個)
<矽插入物>
直徑：8英吋
厚度：730μm
電極：矽穿孔(直徑：30μm)
在製得之晶片安裝插入物上，在以下所示之加熱加壓條件下，藉由真空壓製分別黏貼密封樹脂片A至C。
<黏貼條件>
溫度：90℃
加壓力：0.5MPa
真空度：2000Pa
壓製時間：3分
開放於大氣後，在熱風乾燥機中，在150℃下、1小時之條件下使密封樹脂片熱硬化，製得密封體。接著，使用研磨裝置(DISCO(股)製，表面鉋床「DFS8910」)研磨，藉此在研磨車刀之周速度1000m/分、饋送間距100μm、切入深度10μm之條件下，共同薄化密封體與半導體晶片到半導體晶片之厚度為100μm為止，藉此製成研磨體。
將製得之研磨體之矽插入物之露出面(與已黏貼密封樹脂片之面相反之側的面)，藉由(DISCO製，「DGP8761」)研磨至矽插入物之厚度為100μm為止。
在矽插入物之研磨面上塗布聚醯胺酸(3,4',3,4'-聯苯四羧酸二酐與4,4'-二胺二苯醚、對苯二胺反應而得者)，使其熱硬化，形成厚度10μm之聚醯亞胺層。在對應於矽穿孔之位置，藉雷射加工形成開口，使該孔露出。在 包含開口之聚醯亞胺層表面上，藉鍍敷依序形成金膜、鎳膜。又，依鉻、銅之順序實施濺鍍，以形成種膜(鉻層之厚度20nm、銅層之厚度100nm)，藉由電解銅鍍敷形成具有預定配線圖案之再配線層，且藉此製成半導體封裝件。
(研磨面之最大高低差之測量)
使用實施例及比較例之半導體封裝件，且使用觸針式表面形狀測量器(「Dektak8」，ULVAC(股)公司製)測量半導體封裝件之研磨面中密封樹脂片之表面與半導體晶片之露出面的最大高低差。具體而言，如圖4所示，每1次一行及一列地掃描表面以包含配置成矩陣狀之半導體晶片13的各行及各列，藉此求得研磨面之表面形狀，且依據該表面形狀算出最大高低差。又，利用顯微鏡(倍率：500倍)確認在再配線形成面上是否有配線之斷裂，沒有斷裂時評價為「○」，有斷裂時評價為「×」。結果顯示於表1中。
如由表1可知，實施例1及2中，研磨後之最大高低差係10μm以下，因此可產率良好地進行作為半導體封裝件之電路面要素的再配線之形成，相對於此，比較例1之半導體封裝件由於最大高低差超過10μm，結果再配線之形成性不佳。
11‧‧‧密封樹脂片
12A‧‧‧半導體晶圓
13‧‧‧半導體晶片
15‧‧‧密封體

Claims (7)

  1. 一種半導體封裝件之製造方法，包含：密封體形成步驟，係形成一或多數半導體晶片已埋入密封樹脂片之密封體；及研磨步驟，係研磨前述密封體之前述密封樹脂片使與前述半導體晶片之活性面相反側的表面露出而形成研磨體，前述研磨體中前述密封樹脂片之表面與前述半導體晶片之露出面的最大高低差係10μm以下。
  2. 如請求項1之半導體封裝件之製造方法，其中在150℃下實施1小時熱硬化處理後之前述密封樹脂片在25℃下之肖氏D硬度係60以上。
  3. 如請求項1之半導體封裝件之製造方法，其中在150℃下實施1小時熱硬化處理後之前述密封樹脂片在25℃下之儲存彈性模數係3GPa以上。
  4. 如請求項1之半導體封裝件之製造方法，其中前述密封體形成步驟中，係將已倒裝晶片連接至半導體晶圓之前述半導體晶片埋入前述密封樹脂片，來形成前述密封體。
  5. 如請求項1之半導體封裝件之製造方法，其中前述密封體形成步驟中，係將已固定至暫時固定材之前述半導體晶片埋入前述密封樹脂片，來形成前述密封體。
  6. 如請求項1至5中任一項之半導體封裝件之製造方法，其 更包含一再配線形成步驟，係於前述研磨步驟後，在前述研磨體之前述半導體晶片之活性面側之面形成再配線。
  7. 如請求項6之半導體封裝件之製造方法，其使用多數前述半導體晶片，且更包含一切割步驟，係於前述再配線形成步驟後，以目的之半導體晶片單位切割前述研磨體。
TW103125706A 2013-08-07 2014-07-28 半導體封裝件之製造方法 TW201513195A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013164354 2013-08-07
JP2014126120A JP2015053468A (ja) 2013-08-07 2014-06-19 半導体パッケージの製造方法

Publications (1)

Publication Number Publication Date
TW201513195A true TW201513195A (zh) 2015-04-01

Family

ID=52461156

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103125706A TW201513195A (zh) 2013-08-07 2014-07-28 半導體封裝件之製造方法

Country Status (4)

Country Link
JP (1) JP2015053468A (zh)
KR (1) KR20160041966A (zh)
TW (1) TW201513195A (zh)
WO (1) WO2015019817A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016143192A1 (ja) * 2015-03-12 2016-09-15 リンテック株式会社 保護膜形成用フィルム
JP6580447B2 (ja) * 2015-10-16 2019-09-25 リンテック株式会社 粘着シート及び半導体装置の製造方法
CN107924912B (zh) * 2016-03-31 2020-09-11 株式会社Lg化学 半导体器件及其制造方法
US10518387B2 (en) * 2017-07-18 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Grinding element, grinding wheel and manufacturing method of semiconductor package using the same
KR20220022471A (ko) * 2018-07-16 2022-02-25 나노-디멘션 테크놀로지스, 엘티디. 호스트 구조에 내장된 통합된 구성요소의 연결을 개선하는 방법 및 시스템
JP7175698B2 (ja) * 2018-10-03 2022-11-21 株式会社ディスコ ウェーハの加工方法
JP6621951B1 (ja) 2018-12-28 2019-12-18 長瀬産業株式会社 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4567986B2 (ja) * 2000-03-17 2010-10-27 パナソニック株式会社 電気素子内蔵モジュール及びその製造方法
JP3862001B2 (ja) * 2002-03-18 2006-12-27 信越化学工業株式会社 ウエハーモールド用液状エポキシ樹脂組成物及びこれを用いた半導体装置
US7880317B2 (en) * 2005-11-22 2011-02-01 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
JP5401905B2 (ja) * 2008-04-25 2014-01-29 日立化成株式会社 熱硬化性樹脂組成物
JPWO2011089664A1 (ja) * 2010-01-20 2013-05-20 住友ベークライト株式会社 半導体保護膜形成用フィルム及び半導体装置
JP2012227441A (ja) * 2011-04-21 2012-11-15 Sumitomo Bakelite Co Ltd 半導体装置の製造方法および半導体装置
JP5961055B2 (ja) * 2012-07-05 2016-08-02 日東電工株式会社 封止樹脂シート、電子部品パッケージの製造方法及び電子部品パッケージ
JP2014197670A (ja) * 2013-03-07 2014-10-16 日東電工株式会社 半導体装置の製造方法及び熱硬化性樹脂シート

Also Published As

Publication number Publication date
KR20160041966A (ko) 2016-04-18
WO2015019817A1 (ja) 2015-02-12
JP2015053468A (ja) 2015-03-19

Similar Documents

Publication Publication Date Title
TWI605082B (zh) Sealing resin sheet, manufacturing method of electronic part package and electronic part package
TWI616476B (zh) Thermosetting resin sheet and method of manufacturing electronic component package
CN107892882B (zh) 切割带一体型粘接片
TW201513195A (zh) 半導體封裝件之製造方法
JP5837381B2 (ja) 半導体装置の製造方法
JP6484061B2 (ja) 電子部品パッケージの製造方法
TW201513196A (zh) 半導體封裝件之製造方法
WO2015076088A1 (ja) 両面セパレータ付き封止用シート、及び、半導体装置の製造方法
WO2015060106A1 (ja) 半導体パッケージの製造方法
WO2014196296A1 (ja) 半導体装置の製造方法
JP6041933B2 (ja) 熱硬化性樹脂シート及び電子部品パッケージの製造方法
WO2016031579A1 (ja) 半導体装置の製造方法及び封止用シート
WO2014083974A1 (ja) 半導体装置の製造方法
JP2015126129A (ja) 電子部品パッケージの製造方法
WO2015046073A1 (ja) 半導体装置の製造方法
JP2015126131A (ja) 電子部品パッケージの製造方法
JP2015126130A (ja) 電子部品パッケージの製造方法