TW201511244A - 半導體積體電路裝置 - Google Patents

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Kazuo Tomita
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Abstract

於作為攝像元件之一之CMOS感測器等中，隨著像素尺寸之微細化，發生飽和電子數降低所致之畫質下降、串擾所致之模糊之產生、暗時之白點之產生等問題。為了避免此種問題，增加供給至一個像素之光子數為有效方法，因此採用於各光電二極體之上方，設置將中央部作為高折射率構件之波導的對策。然而，僅藉由該等對策，難以防止微細化迅速發展之攝像元件的像素特性之劣化。 本申請案之一實施形態之概要如下：於具有光電二極體陣列區域之半導體積體電路裝置之各像素區域內，於其光電二極體之上方具有波導收容孔，該波導收容孔係具有大致垂直之側壁，並由到達底面之氧化矽系側壁絕緣膜、及越深入內部折射率越高之多層氮化矽系絕緣膜填埋。

Description

半導體積體電路裝置
本申請案係關於一種半導體積體電路裝置(或半導體裝置)，例如為可應用於具有固體攝像元件之半導體積體電路裝置者。
日本專利特開2007-305690號公報(專利文獻1)係關於固體攝像元件者。於其中揭示有如下波導：於下端具有使用氮化矽膜之抗反射膜，並大致貫通表面之配線層，且中央部為高折射率。
日本專利特開2012-227510號公報(專利文獻2)或對應於其之美國專利公開案2012-267741號公報(專利文獻3)係關於固體攝像元件者。於其中揭示有如下波導：於光電二極體之正上方具有抗反射膜，且自配線層之上端附近起向下方至配線層之中途為止，內側由高折射率之絕緣膜填埋。
日本專利特開2006-128383號公報(專利文獻4)係關於CMOS型固體攝像元件者。於其中揭示有如下波導：由折射率高於周圍之絕緣膜構成，且朝向下方具有錐度。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2007-305690號公報
[專利文獻2]日本專利特開2012-227510號公報
[專利文獻3]美國專利公開案2012-267741號公報
[專利文獻4]日本專利特開2006-128383號公報
例如，於作為攝像元件之一之CMOS感測器(CMOS攝像元件)等中，隨著像素尺寸之微細化，產生各種問題。即，飽和電子數降低所致之畫質下降、圖像位準上之白痕等之增加、串擾所致之模糊之產生、暗時之白點之產生等。
為了避免此種問題，較有效為增加供給至一個像素之光子數，因此採用有於各光電二極體之上方，設置將中央部作為高折射率構件之波導的對策。
然而，根據本案發明者之研究，明確到：僅藉由該等對策，難以防止微細化迅速發展之攝像元件(CMOS感測器等)的像素特性之劣化。
以下說明用以解決此種問題之方法等，但其他問題及新穎之特徵當可根據本說明書之記載及隨附圖式而明確。
如下所述，簡單說明本申請案中所揭示之實施形態中之代表性者之概要。
即，本申請案之一實施形態之概要係如下者：於具有光電二極體陣列區域之半導體積體電路裝置之各像素區域內，於其光電二極體之上方具有波導收容孔，該波導收容孔具有大致垂直之側壁，並由到達底面之氧化矽系側壁絕緣膜及越深入內部折射率越高之多層氮化矽系絕緣膜填埋。
如下所述，簡單說明藉由本申請案中所揭示之實施形態中之代表性者而獲得的效果。
即，根據上述本申請案之一實施形態，可防止伴隨微細化之像素特性之劣化。
1‧‧‧晶圓(半導體基板)
1a‧‧‧晶圓或晶片之第1主面(裝置面)
1b‧‧‧晶圓或晶片之第2主面(背面)
1n‧‧‧N型單晶矽基板區域(N型基板區域)
1s‧‧‧N型單晶矽基板(半導體基板)
2‧‧‧半導體晶片(半導體基板)
3‧‧‧STI區域(元件分離區域)
4a、4b、4c‧‧‧主動區域
5a、5b、5c、5d‧‧‧閘極電極
6‧‧‧相互連接配線(第1層銅填埋配線)
7d‧‧‧電源用接觸部
7g‧‧‧接地用接觸部
7r‧‧‧重設電晶體之與金屬配線之接觸部
7s‧‧‧與讀出線之接觸部
7t‧‧‧傳輸電晶體之與金屬配線之接觸部
8c‧‧‧與列選擇線之通孔部
8r‧‧‧重設信號用通孔部
8s‧‧‧放大電晶體之與金屬配線之通孔部
8t‧‧‧傳輸電晶體之與金屬配線之通孔部
9‧‧‧波導收容孔
9b‧‧‧波導收容孔之底面
9s‧‧‧波導收容孔之側壁
10‧‧‧波導
11‧‧‧層間絕緣膜
12‧‧‧內透鏡層
14‧‧‧彩色濾光片層
15‧‧‧微透鏡層
16n‧‧‧N型負極區域
17p‧‧‧表面P+型區域
18‧‧‧波導及其周邊區域
19‧‧‧氧化矽系側壁絕緣膜
20a‧‧‧第1氮化矽系絕緣膜
20ae‧‧‧第1氮化矽系絕緣膜之應加以蝕刻之部分
20b‧‧‧第2氮化矽系絕緣膜
20be‧‧‧第2氮化矽系絕緣膜之應加以蝕刻之部分
20c‧‧‧第3氮化矽系絕緣膜(填埋氮化矽系絕緣膜)
21‧‧‧平坦化絕緣膜
22‧‧‧預金屬化絕緣膜
23‧‧‧配線層間氧化矽系絕緣膜
24‧‧‧第1層配線層內氧化矽系絕緣膜
25‧‧‧第2層配線層內氧化矽系絕緣膜
26‧‧‧第1層配線層上擴散障壁絕緣膜
27‧‧‧第2層配線層上擴散障壁絕緣膜
30a‧‧‧第1氮化矽系側壁絕緣膜
30b‧‧‧第2氮化矽系側壁絕緣膜
31‧‧‧間隙填充材料
ADC‧‧‧AD轉換電路區域
AR‧‧‧抗反射膜
CC‧‧‧控制電路區域
CF‧‧‧彩色濾光片
CL‧‧‧讀出線
CP‧‧‧對稱面
CS‧‧‧讀出電路區域
DM‧‧‧光電二極體陣列區域
DP‧‧‧P型深井區域
DSP‧‧‧數位信號處理電路區域
FD‧‧‧浮動擴散層
Gnd‧‧‧接地(接地電位)
IL‧‧‧內透鏡
IS‧‧‧CMOS影像感測器(CMOS影像感測器區域)
M1‧‧‧第1層銅填埋配線
M2‧‧‧第2層銅填埋配線
ML‧‧‧微透鏡
MW‧‧‧多層配線
PC‧‧‧周邊電路區域
PD‧‧‧光電二極體
PW1、PW2‧‧‧P型井區域
PX‧‧‧像素區域
RL‧‧‧列選擇線
RS‧‧‧列選擇電路區域
RT‧‧‧重設電晶體
SDN+1、SDN+2‧‧‧高濃度N型區域
SDP+‧‧‧高濃度P型區域
SF‧‧‧放大電晶體
ST‧‧‧列選擇電晶體
TX‧‧‧傳輸電晶體
Vdd‧‧‧電源(電源電位)
W1a‧‧‧第1氮化矽系絕緣膜之上部之寬度
W1b‧‧‧第1氮化矽系絕緣膜之下部之寬度
W2a‧‧‧第2氮化矽系絕緣膜之上部之寬度
W2b‧‧‧第2氮化矽系絕緣膜之下部之寬度
WE‧‧‧非填充部分之寬度
Φr‧‧‧重設信號
Φt‧‧‧傳輸信號
θ‧‧‧側壁之內角
圖1係用於說明作為本申請案之一實施形態之半導體積體電路裝置之具體例的具有CMOS影像感測器之CMOS晶片的電路構成等之一例的晶片整體上表面電路構成圖。
圖2係表示圖1之CMOS影像感測器區域IS之一例的整體電路構成圖。
圖3係表示圖2之像素區域PX之一例的整體電路圖。
圖4係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的像素區域之裝置結構等之一例(矩形波導收容孔結構/氧化矽系側壁結構/階梯狀折射率分佈方式/氮化矽多層填充型結構)的、表示對應於圖3之裝置佈局之一例的佈局圖。
圖5係用以表示圖2之像素區域PX之剖面結構之一例之概要的、對應於圖4之X-X'剖面的晶片剖面圖。
圖6係大致對應於圖4之佈局之(為了易於觀察，省略一部分連接結構等)裝置剖面結構說明圖。
圖7係用於說明圖5之波導10之詳細結構的裝置要部剖面圖。
圖8係對應於圖7之第3氮化矽系絕緣膜20c之深度方向之二等分面的Z-Z'水平剖面之剖面圖。
圖9係將圖8之對稱面CP作為對稱中心的A-A'剖面之折射率分佈圖。
圖10係表示氮化矽膜之膜中之氮量與折射率之關係的資料繪線圖。
圖11係表示代表性氮化矽膜成膜製程中之氣體流量比與所形成之氮化矽膜之氮組成比之關係的資料繪線圖。
圖12係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導之周邊之詳細裝置結構及相關製法之概況等之一例的像素區域PX之詳細裝置剖面圖(該圖中，省略波導10之部分內部結構)。
圖13係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的、波導收容孔之周邊之製造步驟中途(氧化矽系側壁絕緣膜19形成至第1氮化矽系絕緣膜20a之成膜)之裝置模式剖面圖。
圖14係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的、波導收容孔之周邊之製造步驟中途(間隙填充材料塗佈步驟)之裝置模式剖面圖。
圖15係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的、波導收容孔之周邊之製造步驟中途(間隙填充材料深蝕刻步驟)之裝置模式剖面圖。
圖16係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的、波導收容孔之周邊之製造步驟中途(第1氮化矽系絕緣膜20a之深蝕刻步驟)之裝置模式剖面圖。
圖17係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的、波導收容孔之周邊之製造步驟中途(間隙填充材料去除步驟)之裝置模式剖面圖。
圖18係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的、波 導收容孔之周邊之製造步驟中途(第1氮化矽系絕緣膜20a上之波導收容孔上部擴寬蝕刻步驟)之裝置模式剖面圖。
圖19係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的、波導收容孔之周邊之製造步驟中途(第2氮化矽系絕緣膜20b之成膜步驟)之裝置模式剖面圖。
圖20係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的、波導收容孔之周邊之製造步驟中途(第2氮化矽系絕緣膜20b上之波導收容孔上部擴寬蝕刻步驟)之裝置模式剖面圖。
圖21係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的、波導收容孔之周邊之製造步驟中途(平坦化處理步驟前)之裝置模式剖面圖。
圖22係用於說明本申請案之上述一實施形態之半導體積體電路裝置中，關於CMOS影像感測器之波導形成區域的深度方向範圍之變化例1(抗反射膜正上方結構)的、對應於圖4之X-X'剖面的晶片剖面圖。
圖23係用於說明本申請案之上述一實施形態之半導體積體電路裝置中，關於CMOS影像感測器之波導形成區域的深度方向範圍之變化例2(半導體基板正上方結構)的、對應於圖4之X-X'剖面的晶片剖面圖。
圖24係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之折射率分佈之變化例(連續折射率分佈方式)的、將圖8之對稱面CP作為對稱中心的A-A'剖面之折射率分佈圖。
圖25係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於剖面結構之變化例(具正錐之波導收容孔)的波導10之詳細裝置要部剖面圖。
圖26係對應於圖25之第3氮化矽系絕緣膜20c之深度方向之二等分面的Z-Z'水平剖面之剖面圖。
圖27係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之變化例1(具氮化矽系側壁之矩形波導收容孔)的波導10之詳細裝置要部剖面圖。
圖28係對應於圖27之第3氮化矽系絕緣膜20c之深度方向之二等分面的Z-Z'水平剖面之剖面圖。
圖29係將圖27之對稱面CP作為對稱中心的A-A'剖面之折射率分佈圖。
圖30係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之變化例2(具氮化矽系側壁之正錐波導收容孔)的波導10之詳細裝置要部剖面圖。
圖31係用於說明對應於圖5(部分對應於圖7或圖12)之上述一實施形態之概要的、對應於圖4之X-X，剖面的晶片模式剖面圖。
〔實施形態之概要〕
首先，就本申請案中所揭示之代表性實施形態之概要進行說明。
1.一種半導體積體電路裝置，其包括：(a)半導體基板，其具有第1主面；(b)光電二極體陣列區域，其設置於上述半導體基板之上述第1主 面側；(c)多個像素區域，其等呈矩陣狀地設置於上述光電二極體陣列區域內；(d)層間絕緣膜，其設置於包含上述光電二極體陣列區域之上述半導體基板之上述第1主面上；及(e)多層配線，其設置於上述層間絕緣膜內；且此處，各像素區域包括：(c1)光電二極體，其設置於上述半導體基板之上述第1主面之表面區域內；(c2)波導收容孔，其設置於上述光電二極體之上方之上述層間絕緣膜中，並具有大致垂直之側壁；(c3)氧化矽系側壁絕緣膜，其覆蓋上述波導收容孔之側面，並到達上述波導收容孔之底面；(c4)第1氮化矽系絕緣膜，其覆蓋上述氧化矽系側壁絕緣膜之表面及上述波導收容孔之上述底面；(c5)第2氮化矽系絕緣膜，其在上述波導收容孔內覆蓋上述第1氮化矽系絕緣膜之表面，且折射率高於上述第1氮化矽系絕緣膜；及(c6)第3氮化矽系絕緣膜，其以填埋上述波導收容孔內之方式設置於上述第2氮化矽系絕緣膜上，且折射率高於上述第2氮化矽系絕緣膜。
2.如上述項1之半導體積體電路裝置，其中上述光電二極體陣列區域係構成CMOS影像感測器者。
3.如上述項2之半導體積體電路裝置，其中上述第1氮化矽系絕緣膜之上部之寬度窄於其下部之寬度。
4.如上述項1至3中任一項之半導體積體電路裝置，其中上述第2氮化矽系絕緣膜之上部之寬度窄於其下部之寬度。
5.如上述項1至4中任一項之半導體積體電路裝置，其中於上述層間絕緣膜與上述半導體基板之間設置有抗反射膜。
6.如上述項5之半導體積體電路裝置，其中上述波導收容孔到達上述抗反射膜。
7.如上述項1至6中任一項之半導體積體電路裝置，其中上述波導收容孔到達上述半導體基板之上述第1主面。
8.一種半導體積體電路裝置，其包括：(a)半導體基板，其具有第1主面；(b)光電二極體陣列區域，其設置於上述半導體基板之上述第1主面側；(c)多個像素區域，其等呈矩陣狀地設置於上述光電二極體陣列區域內；(d)層間絕緣膜，其設置於包含上述光電二極體陣列區域之上述半導體基板之上述第1主面上；及(e)多層配線，其設置於上述層間絕緣膜內；且此處，各像素區域包括：(c1)光電二極體，其設置於上述半導體基板之上述第1主面之表面區域內；(c2)波導收容孔，其設置於上述光電二極體之上方之上述層間絕緣膜中；(c3)第1氮化矽系側壁絕緣膜，其覆蓋上述波導收容孔之側面，並到達上述波導收容孔之底面；(c4)第2氮化矽系側壁絕緣膜，其覆蓋上述第1氮化矽系側壁絕緣膜之表面，並到達上述波導收容孔之上述底面，且折射率高於上述第1氮化矽系側壁絕緣膜；及(c5)第3氮化矽系絕緣膜，其以填埋上述波導收容孔內之方式設 置於上述第2氮化矽系絕緣膜上，且折射率高於上述第2氮化矽系絕緣膜。
9.如上述項8之半導體積體電路裝置，其中上述光電二極體陣列區域係構成CMOS影像感測器者。
10.如上述項8或9之半導體積體電路裝置，其中上述波導收容孔具有朝向上述半導體基板側變細之錐形。
11.如上述項8或9之半導體積體電路裝置，其中上述波導收容孔具有大致垂直之側壁，且各像素區域進而包括：(c6)氧化矽系側壁絕緣膜，其覆蓋上述波導收容孔之上述側面，並到達上述波導收容孔之底面。
12.如上述項8至11中任一項之半導體積體電路裝置，其中於上述層間絕緣膜與上述半導體基板之間設置有抗反射膜。
13.如上述項12之半導體積體電路裝置，其中上述波導收容孔到達上述抗反射膜。
14.如上述項8至13中任一項之半導體積體電路裝置，其中上述波導收容孔到達上述半導體基板之上述第1主面。
15.一種半導體積體電路裝置，其包括：(a)半導體基板，其具有第1主面；(b)光電二極體陣列區域，其設置於上述半導體基板之上述第1主面側；(c)多個像素區域，其等呈矩陣狀地設置於上述光電二極體陣列區域內；(d)層間絕緣膜，其設置於包含上述光電二極體陣列區域之上述半導體基板之上述第1主面上；及(e)多層配線，其設置於上述層間絕緣膜內；且此處，各像素區域包括： (c1)光電二極體，其設置於上述半導體基板之上述第1主面之表面區域內；(c2)波導收容孔，其設置於上述光電二極體之上方之上述層間絕緣膜中，並具有朝向上述半導體基板側變細之錐形；(c3)第1氮化矽系絕緣膜，其覆蓋上述波導收容孔之側面及底面；(c4)第2氮化矽系絕緣膜，其在上述波導收容孔內覆蓋上述第1氮化矽系絕緣膜之表面，且折射率高於上述第1氮化矽系絕緣膜；及(c5)第3氮化矽系絕緣膜，其以填埋上述波導收容孔內之方式設置於上述第2氮化矽系絕緣膜上，且折射率高於上述第2氮化矽系絕緣膜；且進而，此處，上述第1氮化矽系絕緣膜之上部之寬度窄於其下部之寬度，上述第2氮化矽系絕緣膜之上部之寬度窄於其下部之寬度。
16.如上述項15之半導體積體電路裝置，其中上述光電二極體陣列區域係構成CMOS影像感測器者。
17.如上述項15或16之半導體積體電路裝置，其中於上述層間絕緣膜與上述半導體基板之間設置有抗反射膜。
18.如上述項17之半導體積體電路裝置，其中上述波導收容孔到達上述抗反射膜。
19.如上述項15至18中任一項之半導體積體電路裝置，其中上述波導收容孔到達上述半導體基板之上述第1主面。
其次，就本申請案中所揭示之代表性實施形態之其他概要進行說明。
20.一種半導體積體電路裝置，其包括：(a)半導體基板，其具有第1主面；(b)光電二極體陣列區域，其設置於上述半導體基板之上述第1主 面側；(c)多個像素區域，其等呈矩陣狀地設置於上述光電二極體陣列區域內；(d)層間絕緣膜，其設置於包含上述光電二極體陣列區域之上述半導體基板之上述第1主面上；及(e)多層配線，其設置於上述層間絕緣膜內；且此處，各像素區域包括：(c1)光電二極體，其設置於上述半導體基板之上述第1主面之表面區域內；(c2)波導收容孔，其設置於上述光電二極體之上方之上述層間絕緣膜中，並具有朝向上述半導體基板側變細之錐形；(c3)第1氮化矽系絕緣膜，其覆蓋上述波導收容孔之側面及底面；(c4)第2氮化矽系絕緣膜，其在上述波導收容孔內覆蓋上述第1氮化矽系絕緣膜之表面，且折射率高於上述第1氮化矽系絕緣膜；及(c5)第3氮化矽系絕緣膜，其以填埋上述波導收容孔內之方式設置於上述第2氮化矽系絕緣膜上，且折射率高於上述第2氮化矽系絕緣膜；且進而，此處，上述第1氮化矽系絕緣膜之上部之寬度窄於其下部之寬度。
21.如上述項20之半導體積體電路裝置，其中上述光電二極體陣列區域係構成CMOS影像感測器者。
22.如上述項20或21之半導體積體電路裝置，其中於上述層間絕緣膜與上述半導體基板之間設置有抗反射膜。
23.如上述項22之半導體積體電路裝置，其中上述波導收容孔到達上述抗反射膜。
24.如上述項20至23中任一項之半導體積體電路裝置，其中上述波導收容孔到達上述半導體基板之上述第1主面。
〔本申請案中之記載形式、基本用語、用法之說明〕
1.於本申請案中，為方便起見，實施態樣之記載亦存在視需要分為複數個部分而記載之情形，但除了特別明示並非如此之情形以外，該等係單一之例之各部分，一者為另一者之一部分詳情或者一部分或全部之變化例等，並非相互獨立之不同者。又，原則上，同樣之部分省略重複。又，關於實施態樣中之各構成要素，除了特別明示並非如此之情形、理論上限定於其數量之情形及根據文脈明顯並非如此之情形以外，並非必需者。
進而，於本申請案中，於稱為「半導體裝置」或「半導體積體電路裝置」時，主要指將各種電晶體(主動元件)單獨體及以其等為中心之電阻、電容器等集成於半導體晶片等(例如單晶矽基板)上而成者以及將半導體晶片等封裝而成者。此處，作為各種電晶體之代表性者，可例示以MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半導體場效電晶體)為代表之MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)。此時，作為積體電路構成之代表性者，可例示以將N通道型MISFET與P通道型MISFET組合而成之CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)型積體電路為代表之CMIS(Complementary Metal Insulator Semiconductor，互補金屬絕緣體半導體)型積體電路。
當今之半導體積體電路裝置、即LSI(Large Scale Integration，大型積體電路)之晶圓步驟通常係分為二個部分考慮。即，第一部分為自作為原材料之矽晶圓之搬入起至預金屬化(Premetal)步驟(包括M1配線層下端與閘極電極結構之間之層間絕緣膜等之形成、接觸孔形成、 鎢插塞、填埋等的步驟)為止的FEOL(Front End of Line，前段製程)步驟。第二部分為自M1配線層形成起至對於鋁系焊墊電極(或銅焊墊電極)上之最終鈍化膜的焊墊開口之形成為止(於晶圓位準封裝製程中亦包含該製程)的BEOL(Back End of Line，後段製程)步驟。
於本申請案中，於稱為「層間絕緣膜」時，除了特別明示並非如此時或者明顯並非如此之情形以外，係設為包括金屬配線層之層內絕緣膜、金屬層間之層間絕緣膜、預金屬化絕緣膜、各配線層之障壁絕緣膜等者。
再者，於本申請案中，為方便起見，著眼於層間絕緣膜之層而對屬於相同層間絕緣膜之配線及通孔標註相同層名。即，第1層填埋配線與第2層填埋配線之間之通孔為第2層通孔。
2.同樣地，於實施態樣等之記載中，關於材料、組成等，即便稱為「由A構成之X」等，除了特別明示並非如此之情形及根據文脈明顯並非如此之情形以外，亦不排除將A以外之要素作為主要之構成要素之一者。例如，若就成分而言，則係「包含A作為主要成分之X」等意思。例如，即便稱為「矽構件」等，亦不限定於純粹之矽，當然亦包括包含以SiGe合金或其他矽為主要成分之多元合金、其他添加物等的構件。
同樣地，即便稱為「氧化矽膜」、「氧化矽系絕緣膜」等，不僅包括相對純粹之非摻雜氧化矽(Undoped Silicon Dioxide)，亦包括以其他氧化矽為主要成分之絕緣膜。例如，摻雜有TEOS(Tetraethoxysilane，四乙氧基矽烷)基氧化矽(TEOS-based silicon oxide)、PSG(Phosphorus Silicate Glass，磷矽酸鹽玻璃)、BPSG(Borophosphosilicate Glass，硼磷矽酸鹽玻璃)等雜質之氧化矽系絕緣膜亦為氧化矽膜。又，除了熱氧化膜、CVD氧化膜以外，SOG(Spin On Glass，旋塗玻璃)、奈米群集二氧化矽(NSC：Nano- Clustering Silica)等塗佈系膜亦為氧化矽膜或氧化矽系絕緣膜。此外，FSG(Fluorosilicate Glass，氟矽酸鹽玻璃)、SiOC(Silicon Oxycarbide，碳氧化矽)或碳摻雜氧化矽(Carbon-doped Silicon oxide)或OSG(Organosilicate Glass，有機矽酸鹽玻璃)等Low-k絕緣膜亦同樣為氧化矽膜或氧化矽系絕緣膜。進而，在與該等同樣之構件中導入有空位之二氧化矽系Low-k絕緣膜(多孔系絕緣膜於稱為「多孔或多孔質」時，包括分子性多孔質)亦為氧化矽膜或氧化矽系絕緣膜。
又，作為與氧化矽系絕緣膜並列而於半導體領域中常用之矽系絕緣膜，有氮化矽系絕緣膜。作為屬於該系統之材料，有SiN、SiCN、SiNH、SiCNH等。此處，於稱為「氮化矽」時，除了特別明示並非如此時以外，包括SiN及SiNH兩者。同樣地，於稱為「SiCN」時，除了特別明示並非如此時以外，包括SiCN及SiCNH兩者。
再者，SiC具有與SiN類似之性質，SiON反而大多情形下應分類為氧化矽系絕緣膜，但於作為蝕刻停止膜之情形時，與SiC、SiN等相近。
氮化矽膜除了常用作SAC(Self-Aligned Contact，自我對齊接觸)技術中之蝕刻停止膜即CESL(Contact Etch-Stop Layer，接觸蝕刻停止層)以外，亦用作SMT(Stress Memorization Technique，應力記憶技術)中之應力賦予膜。
3.於稱為「晶圓」時，通常係指於其上形成半導體積體電路裝置(半導體裝置、電子裝置亦相同)之單晶矽晶圓，但當然亦包括磊晶晶圓、SOI(Silicon On Insulator，矽絕緣體)基板、LCD(Liquid Crystal Display，液晶顯示器)玻璃基板等絕緣基板及半導體層等複合晶圓等。
4.關於圖形、位置、屬性等，雖然進行較佳之例示，但當然除了特別明示並非如此之情形及根據文脈明顯並非如此之情形以外，並不 嚴格限定於此。因此，例如，所謂「正方形」，包括大致正方形，所謂「正交」，包括大致正交之情形，所謂「一致」，包括大致一致之情形。該情況對於「平行」、「直角」亦相同。因此，例如，自完全平行之10度左右之偏差屬於平行。
又，於針對某一區域而稱為「整體」、「所有」、「全域」等時，包括「大致整體」、「大致所有」、「大致全域」等情形。因此，例如，某一區域之80%以上可稱為「整體」、「所有」、「全域」。該情況對於「全周」、「全長」等亦相同。
進而，於針對某一物體之形狀而稱為「矩形」時，包括「大致矩形」。因此，例如，若不同於矩形之部分之面積未達整體之20%左右，則可稱為矩形。於該情形時，該情況對於「環狀」等亦相同。於該情形時，於環狀體被分割時，內插或外插有其被分割之要素部分的部分為環狀體之一部分。
又，關於週期性，「週期性」亦包括大致週期性，關於各個要素，例如，若週期之偏差為未達20%左右，則各個要素可稱為「週期性」。進而，若該範圍以外者為成為該週期性之對象之全要素之例如未達20%左右，就可整體地稱為「週期性」。
再者，本節之定義係一般定義，於在以下之個別之記載中存在不同定義時，對於此處之部分係以個別之記載為優先。但對於該個別之記載部分中未進行規定等之部分，只要未明確否定，則本節之定義、規定等仍然有效。
5.進而，於言及特定之數值、數量時，除了特別明示並非如此之情形、理論上限定於其數量之情形、及根據文脈明顯並非如此之情形以外，亦可為超過該特定之數值之數值，且亦可為未達該特定之數值之數值。
6.於本申請案中，所謂「光電二極體陣列區域」，係指形成於半 導體基板上的線狀、或2維矩陣狀之光電二極體之集合體。
又，所謂「影像感測器」，係指具有光電二極體陣列區域之裝置。因此，包括CCD(Charge Coupled Device，電荷耦合元件)影像感測器及CMOS影像感測器兩者。
進而，所謂「CMOS影像感測器」，於本申請案中，係指藉由CMOS製程而形成，且光電二極體陣列區域之像素區域為主動型(包括於複數個單元中共用放大器者)之半導體裝置。又，一般而言，有時會將像素區域為被動型者包括在內，而稱為「CMOS影像感測器」。
7.於本申請案中，就波導收容孔之側壁等稱為「垂直」或「大致垂直」時，係包括與水平面之角度(側壁之內角)為90度時，指83度至97度左右之範圍。該情況亦適用於關於波導收容孔及波導之剖面形狀之「矩形」等的定義。再者，關於孔，所謂「內角」，於假定平坦之底面之情形時，係其底面與內側面於孔之內部所成之角度。因此，一般而言，於考慮正錐(朝向下方之錐形，即下方較細)之孔之情形時，內角為90度以上。
〔實施形態之詳情〕
就實施形態進一步進行詳細敘述。於各圖中，以相同或類似之標記或參照編號表示相同或同樣之部分，且原則上不重複說明。
又，於隨附圖式中，反而於變得繁雜之情形或與空隙之區別較為明確之情形時，即便為剖面，有時亦省略剖面線等。與此相關，於根據說明等而明確之情形等時，即便為於俯視下關閉之孔，有時亦省略背景之輪廓線。進而，即便不為剖面，有時亦標註剖面線以明示並非空隙。
再者，關於二者擇一之情形之稱謂，於將一者設為「第1」等、將另一者稱為「第2」等之情形時，有時係按照代表性實施形態而對應地進行例示，即便例如稱為「第1」，理所當然地並不限定於所例示 之該選項。
1.作為本申請案之一實施形態之半導體積體電路裝置之具體例的具有CMOS影像感測器之CMOS晶片的電路構成等之一例之說明(主要為圖1至圖3)
於該部分中，係以對應於搭載有CMOS影像感測器之數位相機用半導體積體電路晶片等的典型之構成為例進行具體說明，但以下之例並不限於數位相機，當然可應用於對光學影像資訊進行處理之所有半導體積體電路裝置。
於該部分中說明之事項係於以下之所有部分中說明之事項的基礎，因此部分2以下，原則上避免重複之說明。
再者，此處，為了簡單起見，係以4電晶體型像素為例進行具體說明，但像素構成亦可為其他構成，且亦可為複數像素共有方式。
又，此處，作為光電二極體陣列區域，係以呈矩陣狀排列有像素者為例進行具體說明，但例如亦可每隔1列錯開半間距等而排列。
進而，以下係以具有X-Y定址型光電二極體陣列區域者為例進行具體說明，但當然亦可為其他讀出形式。
圖1係用於說明作為本申請案之一實施形態之半導體積體電路裝置之具體例的具有CMOS影像感測器之CMOS晶片的電路構成等之一例的晶片整體上表面電路構成圖。圖2係表示圖1之CMOS影像感測器區域IS之一例的整體電路構成圖。圖3係表示圖2之像素區域PX之一例的整體電路圖。基於該等，就作為本申請案之一實施形態之半導體積體電路裝置之具體例的具有CMOS影像感測器之CMOS晶片的電路構成等之一例進行說明。
首先，將CMOS晶片上之電路構成之一例示於圖1。如圖1所示，於晶片2之第1主面1a(裝置面，即第2主面1b之相反之面)上設置有具有光電二極體陣列區域DM及周邊電路區域PC之CMOS影像感測器 IS(CMOS影像感測器區域、CMOS影像感測器電路部)。來自CMOS影像感測器電路部IS之輸出信號例如於AD(Analog to Digital，類比-數位)轉換電路區域ADC(AD轉換電路部)轉換為數位信號，並供給至例如數位信號處理電路區域DSP(數位信號處理電路部)，並視需要輸出至外部。再者，該等電路例如由控制電路區域CC(控制電路部)控制。
其次，將圖1之CMOS影像感測器區域IS之電路構成之一例示於圖2。如圖2所示，於CMOS影像感測器區域IS內設置有將像素區域PX(像素)排列為矩陣狀之光電二極體陣列區域DM。該等多個像素區域PX按每一列與對應之列選擇線RL電性連接，該等多條列選擇線RL由列選擇電路區域RS(列選擇電路部)控制。同樣地，該等多個像素區域PX按每一行與對應之讀出線CL電性連接，且該等多條讀出線CL與讀出電路區域CS(讀出電路部)電性連接。
其次，將圖2之像素區域PX之電路構成之一例示於圖3。如圖3所示，於像素區域PX內設置有正極連接於接地電位之光電二極體PD，其負極經由傳輸電晶體TX與浮動擴散層FD(浮動擴散層節點)電性連接。該傳輸電晶體TX之導通及斷開由傳輸信號Φt控制。該浮動擴散層FD經由重設電晶體RT與電源Vdd(電源電位)電性連接，其控制係藉由重設信號Φr而進行。轉送至浮動擴散層FD之信號電荷(信號電位)藉由放大電晶體SF加以放大，並經由列選擇電晶體ST與讀出線CL電性連接。
2.本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的像素區域之裝置結構等之一例(矩形波導收容孔結構/氧化矽系側壁結構/階梯狀折射率分佈方式/氮化矽多層填充型結構)的說明(主要為圖4至圖11)
於該部分中，以部分1中所說明之電路構成等為例對像素區域之結構等進行具體說明。
於該部分中說明之事項係於以下之所有部分中說明之事項的基礎，因此部分3以下，原則上避免重複之說明。
再者，此處係以電荷傳輸型像素為例進行具體說明，但當然亦可為其他形式之像素。
又，此處係以具有釘紮光電二極體(Pinned Photo Diode)之像素為例進行具體說明，但當然亦可為其他形式之像素。
進而，此處，關於基板及雜質區域之結構，係以使用N型基板者為例進行具體說明，但當然亦可為使用P型基板者。同樣地，此處係以於N型基板上形成深P井者為例進行具體說明，但當然亦可為設置P型磊晶區域者，且亦可為不使用深P井者。
又，以下係以設置有晶載微透鏡、彩色濾光片及內透鏡之結構為例進行具體說明，但當然亦可為不使用該等中之全部或一部分者。
圖4係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的像素區域之裝置結構等之一例(矩形波導收容孔結構/氧化矽系側壁結構/階梯狀折射率分佈方式/氮化矽多層填充型結構)的、表示對應於圖3之裝置佈局之一例的佈局圖。圖5係用以表示圖2之像素區域PX之剖面結構之一例之概要的、對應於圖4之X-X'剖面的晶片剖面圖。圖6係大致對應於圖4之佈局之(為了易於觀察，省略一部分連接結構等)裝置剖面結構說明圖。圖7係用於說明圖5之波導10之詳細結構的裝置要部剖面圖。圖8係對應於圖7之第3氮化矽系絕緣膜20c之深度方向之二等分面的Z-Z'水平剖面之剖面圖。圖9係將圖8之對稱面CP作為對稱中心的A-A'剖面之折射率分佈圖。圖10係表示氮化矽膜之膜中之氮量與折射率之關係的資料繪線圖。圖11係表示代表性氮化矽膜成膜製程中之氣體流量比與所形成之氮化矽膜之氮組成比之關係的資料繪線圖。基於該等，就本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的像素區域之裝置 結構等之一例(矩形波導收容孔結構/氧化矽系側壁結構/階梯狀折射率分佈方式/氮化矽多層填充型結構)進行說明。
將圖3之像素區域PX之平面佈局之一例示於圖4。如圖4所示，於該例中，於像素區域PX內設置有複數個主動區域4a、4b、4c，其間藉由STI區域3(元件分離區域)而相互分離。
於主動區域4a內設置有光電二極體PD及傳輸電晶體TX，於主動區域4b內設置有重設電晶體RT、放大電晶體SF及列選擇電晶體ST。另一方面，於主動區域4c內設置有接地用接觸部7g。此處，於該例中，波導10於俯視時尺寸略大於光電二極體PD，內包光電二極體PD。再者，當然，該情況並非必需。又，關於光電二極體PD之平面形狀，此處係表示大致矩形者，但並不限於矩形，亦可為圓形，且亦可為5角形以上之多角形。
於主動區域4a之右端部附近設置有傳輸電晶體TX之閘極電極5a，並經由與金屬配線之通孔部8t而被供給傳輸信號Φt(圖3)。
於主動區域4a之右端部設置有浮動擴散層FD及與金屬配線之接觸部7t，並且例如經由相互連接配線6(第1層銅填埋配線)及與金屬配線之接觸部7r與重設電晶體RT連接。該相互連接配線6經由與金屬配線之通孔部8s與放大電晶體SF之閘極電極5c連接，於閘極電極5c與重設電晶體RT之閘極電極5b之間的主動區域4b內設置有電源用接觸部7d。
於列選擇電晶體ST之與讀出線CL(圖3)之接觸部7s與放大電晶體SF之閘極電極5c之間的主動區域4b內設置有列選擇電晶體ST之閘極電極5d，該閘極電極5d經由與列選擇線之通孔部8c與列選擇線RL(圖3)電性連接。
其次，將對應於圖4之X-X'剖面之裝置剖面中的像素區域PX(包括波導及其周邊區域18)之剖面層結構之概要示於圖5。於該例中，如 圖5所示，於N型單晶矽基板1s之第1主面1a(裝置面)側例如設置有P型深井區域DP，其結果，剩餘之背面側之部分變為N型單晶矽基板區域1n。於P型深井區域DP之表面區域內設置有光電二極體PD。於該例中，光電二極體PD於俯視時係內包於波導10內。
於N型單晶矽基板1s之第1主面1a上設置有抗反射膜AR(當然，其並非必需)，且於其上設置有具有多層結構之層間絕緣膜11。作為抗反射膜AR，例如可將自上方起包含氮化矽膜(例如，厚度30nm左右)/氮化矽膜(例如，厚度30nm左右)/氧化矽膜(例如，厚度30nm左右)等之多層膜例示為較佳者。
自層間絕緣膜11之第1主面1a側之表面起至底面之附近為止設置有波導收容孔9，且於其中埋入有具有多層結構之波導10。於該例中，波導10於波導收容孔9之側面9s及底面9b與層間絕緣膜11接觸。
於層間絕緣膜11及波導10上設置有內透鏡層12，且於其上設置有彩色濾光片層14。內透鏡層12例如可藉由利用氮化矽系絕緣膜等之CVD與微影法之加工等的組合而形成。另一方面，進而，彩色濾光片層14可藉由使用彩色光阻等之通常之微影法而形成。於彩色濾光片層14之上設置有微透鏡層15。微透鏡層15例如可藉由熔融法、深蝕刻法等而形成。
此處，如下所述，為了可具體說明裝置結構，表示圖5中之典型之主要部尺寸之一例。即，波導10之寬度例如為700nm左右，其高度例如為500nm左右，層間絕緣膜11之厚度例如為600nm左右，光電二極體PD之寬度例如為600nm左右。於該例中，係設為光電二極體PD之寬度小於波導10之寬度。雖然該情況並非必需，但若加寬光電二極體PD之寬度而使信號光遍及其周邊，則會增加串擾。
其次，為了易於理解動作原理，對應於圖3而將像素區域PX之模式性剖面結構示於圖6。再者，於該圖中，為了簡化，有與圖4不對應 之部分。例如，以單一之雜質區域代表浮動擴散層FD。如圖6所示，於該例中，於半導體基板1s之第1主面1a側之表面區域內設置有濃度高於P型深井區域DP之P型井區域PW1、PW2。於P型井區域PW1之表面設置有對應於重設電晶體RT或傳輸電晶體TX之源極汲極區域的高濃度N型區域SDN+1、SDN+2。高濃度N型區域SDN+2與作為重設之基準電位之電源電位Vdd電性連接。高濃度N型區域SDN+1為浮動擴散層FD，於高濃度N型區域SDN+1與高濃度N型區域SDN+2之間，於半導體基板1s之第1主面1a上介隔閘極絕緣膜等而設置有重設電晶體RT之閘極電極5b。
另一方面，於P型井區域PW2之表面設置有用以供給接地電位Gnd之高濃度P型區域SDP+。又，於半導體基板1s之第1主面1a側之表面區域內以與P型井區域PW2交界之方式設置有光電二極體PD之N型負極區域16n，於該例中，於與P型深井區域DP之間構成有PN接合。於N型負極區域16n之表面有與P型井區域PW2電性連接之表面P+型區域17p，緩和對於光電二極體PD之表面之影響。
於高濃度N型區域SDN+1與N型負極區域16n之間，於半導體基板1s之第1主面1a上介隔閘極絕緣膜等而設置有傳輸電晶體TX之閘極電極5a。
於動作時，N型基板區域1n與電源電位Vdd電性連接，P型深井區域DP、P型井區域PW1、PW2及表面P+型區域17p與接地電位Gnd電性連接。因此，構成光電二極體PD之PN接合得以逆向偏壓。
其次，將圖5之波導10之內部結構之一例示於圖7及圖8。如圖7及圖8所示，於接觸於波導收容孔9之側壁9s之周邊部例如有氧化矽系側壁絕緣膜19，於其內側之底面9b及側面形成有第1氮化矽系絕緣膜20a。於第1氮化矽系絕緣膜20a上之波導收容孔9之整個內面形成有第2氮化矽系絕緣膜20b。第2氮化矽系絕緣膜20b上之波導收容孔9之內 部由第3氮化矽系絕緣膜20c填埋。再者，根據圖7可知，剖面形狀於對稱面CP上大致對稱，於在俯視下觀察時，根據圖8可知，呈大致正方形、或者與其近似之長方形、或者N為4或其以上之大致N角形形狀(包括圓形)。再者，不排除視需要採用其他形狀。又，如圖8所示，第1、第2及第3氮化矽系絕緣膜20a、20b、20c之平面形狀係設為將角倒圓之形狀。第1氮化矽系絕緣膜20a之角之弧度小於第2氮化矽系絕緣膜20b。即，角之半徑R變大。同樣地，第2氮化矽系絕緣膜20b之角之弧度小於第3氮化矽系絕緣膜20a。
根據圖7可知，於該例中，側壁之內角θ大致為90度。又，第1氮化矽系絕緣膜20a之上部之寬度W1a窄於下部之寬度W1b。此處，所謂「上部之寬度」，係指較第3氮化矽系絕緣膜20c之深度之一半靠上方，較其上半部分之進而一半之深度靠上方之部分中的水平地測量之膜之厚度。另一方面，所謂「下部之寬度」，係指較第3氮化矽系絕緣膜20c之深度之一半靠下方，較其下半部分之進而一半之深度靠下方之部分中的水平地測量之膜之厚度。但限於第3氮化矽系絕緣膜20c之深度之範圍內。該等定義對於其他膜亦相同。
同樣地，第2氮化矽系絕緣膜20b之上部之寬度W2a窄於下部之寬度W2b。
藉由設為此種結構及尺寸之關係，可使在波導10之中心向垂直下方前進之信號光與在波導10之周邊部向中心傾斜地前進之光之速度之垂直成分一致，而且，由於在波導10之下半部分可使波面之面積較廣，因此可將波面之彎曲所致之非所需之散射等抑制為最小限度。
其次，將對應於圖8之A-A'剖面之折射率分佈示於圖9。如圖9所示，表示階梯狀之折射率分佈，且自水平部分之值較高者起，例如為2.0、1.95、1.90。此處，最下方之水平部分之折射率對應於氧化矽系側壁絕緣膜19之折射率。
與此相關，將氮化矽系絕緣膜之氮含量與折射率之關係示於圖10。如圖10所示，可知，隨著氮含量增加，折射率大致線性地減少。
進而，將典型之氮化矽系絕緣膜之CVD(Chemical Vapor Deposition，化學氣相沈積)製程中之氣體流量比與所形成之氮化矽系絕緣膜中之氮組成比的關係示於圖11。如圖11所示，可知，隨著含氮氣體之流量之增加，膜中之氮組成比大致線性地增加。因此，可知，若於圖10中選擇對應於目標折射率之氮含量，並於圖11中選擇對應於該氮含量之含氮氣體之流量而執行CVD，則可獲得具有目標折射率之氮化矽系絕緣膜。
3.本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導之周邊之詳細裝置結構及相關製法之外形等之一例的說明(主要為圖12)
於該部分中，就圖5之主要為上半部分(較基板表面靠上方之部分)之詳細結構(由於半導體基板內已藉由圖6等而大致進行了說明，故而此處主要說明較半導體基板之上表面靠上方之部分)之一例進行說明。再者，由於已藉由圖7而對波導10進行了詳細說明，故而此處不重複說明該部分之詳情。
圖12係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導之周邊之詳細裝置結構及相關製法之外形等之一例的像素區域PX之詳細裝置剖面圖(該圖中省略波導10之部分內部結構)。基於此，就本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導之周邊之詳細裝置結構及相關製法之外形等之一例進行說明。
將圖5之波導10之外部周邊之像素區域PX之詳細剖面結構之一例示於圖12。如圖12所示，於N型單晶矽基板1s之第1主面1a側之表面區域內設置有光電二極體PD。於N型單晶矽基板1s之第1主面1a上之例 如大致整個面(例如，圖1之光電二極體陣列區域DM之大致整個面)設置有抗反射膜AR(厚度例如為90nm左右)。
於抗反射膜AR之上設置有較其厚、且主要包含氧化矽系絕緣膜之預金屬化絕緣膜22(厚度例如為250nm左右)。作為預金屬化絕緣膜22，例如可將HDP(High Density Plasma，高密度電漿)-SiO2膜例示為較佳者。
於預金屬化絕緣膜22之上設置有第1層配線層內氧化矽系絕緣膜24(厚度例如為100nm左右)，且於此處設置有例如藉由單金屬鑲嵌法而埋入之第1層銅填埋配線M1。作為第1層配線層內氧化矽系絕緣膜24，例如可將P-TEOS(Plasma-Tetraethylorthosilicate，電漿-四乙氧基矽烷)-SiO2膜等例示為較佳者。
於第1層配線層內氧化矽系絕緣膜24及第1層銅填埋配線M1上例如設置有第1層配線層上擴散障壁絕緣膜26(厚度例如為30nm左右)。作為第1層配線層上擴散障壁絕緣膜26，例如可將SiCN膜等例示為較佳者。
於第1層配線層上擴散障壁絕緣膜26之上例如設置有配線層間氧化矽系絕緣膜23(厚度例如為70nm左右)。作為配線層間氧化矽系絕緣膜23，例如可將SiOC膜等例示為較佳者。
於配線層間氧化矽系絕緣膜23之上例如設置有第2層配線層內氧化矽系絕緣膜25(厚度例如為120nm左右)，且於此處設置有例如藉由雙金屬鑲嵌法而埋入之第2層銅填埋配線M2。作為第2層配線層內氧化矽系絕緣膜25，例如可將SiOC膜等例示為較佳者。
於該例中，藉由該等第1層銅填埋配線M1、第2層銅填埋配線M2等而構成多層配線MW。
於第2層配線層內氧化矽系絕緣膜25及第2層銅填埋配線M2之上例如設置有第2層配線層上擴散障壁絕緣膜27(厚度例如為30nm左 右)。作為第2層配線層上擴散障壁絕緣膜27，例如可將SiCN膜等例示為較佳者。
如上所述，於該例中，波導10埋入於自第2層配線層上擴散障壁絕緣膜27之表面起到達預金屬化絕緣膜22(即層間絕緣膜11)之中途為止的剖面為矩形的波導收容孔9之內部。
進而，於波導10及第2層配線層上擴散障壁絕緣膜27之上例如以其光軸與波導10之光軸大致一致之方式設置有內透鏡IL。並且，內透鏡IL之上例如藉由平坦化絕緣膜21而加以平坦化。於該例中，藉由該等內透鏡IL、平坦化絕緣膜21等而構成內透鏡層12。作為內透鏡層12之材料，例如可將氮化矽系絕緣膜例示為較佳者。
視需要於內透鏡層12之上之彩色濾光片層14設置有紅色、藍色或綠色等之彩色濾光片CF。於彩色濾光片層14之上進而例如以其光軸與波導10之光軸大致一致之方式設置有微透鏡ML。
4.本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的說明(主要為圖13至圖21)
於該部分中，說明對應於部分1至3中所說明之波導收容孔9之填埋結構的製程之一例。再者，為了確保顯示之簡潔性，於該部分之圖13至圖21中不顯示抗反射膜AR。
圖13係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的波導收容孔之周邊之製造步驟途中(氧化矽系側壁絕緣膜19形成至第1氮化矽系絕緣膜20a之成膜)之裝置模式剖面圖。圖14係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的波導收容孔之周邊之製造步驟途中(間隙填充材料塗佈步驟)之裝置模式剖面圖。圖15係用於說明本申請 案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的波導收容孔之周邊之製造步驟途中(間隙填充材料深蝕刻步驟)之裝置模式剖面圖。圖16係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的波導收容孔之周邊之製造步驟途中(第1氮化矽系絕緣膜20a之深蝕刻步驟)之裝置模式剖面圖。圖17係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的波導收容孔之周邊之製造步驟途中(間隙填充材料去除步驟)之裝置模式剖面圖。圖18係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的波導收容孔之周邊之製造步驟途中(第1氮化矽系絕緣膜20a上之波導收容孔上部擴寬蝕刻步驟)之裝置模式剖面圖。圖19係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的波導收容孔之周邊之製造步驟途中(第2氮化矽系絕緣膜20b之成膜步驟)之裝置模式剖面圖。圖20係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的波導收容孔之周邊之製造步驟途中(第2氮化矽系絕緣膜20b上之波導收容孔上部擴寬蝕刻步驟)之裝置模式剖面圖。圖21係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例的波導收容孔之周邊之製造步驟途中(平坦化處理步驟前)之裝置模式剖面圖。基於該等，就本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器的波導收容孔之填埋製程等之一例進行說明。
首先，如圖13所示，例如藉由通常之各向異性乾式蝕刻(例如氟 碳系蝕刻氣體)而形成自層間絕緣膜11之表面側起到達其內部之波導收容孔9。其次，藉由CVD等而形成氧化矽膜，繼而實施各向異性蝕刻，藉此沿波導收容孔9之例如全周之側壁9s形成氧化矽系側壁絕緣膜19。其次，例如藉由電漿CVD等而於包含波導收容孔9之內面的晶圓1之第1主面1a側之大致整個面形成例如膜厚為300nm左右之第1氮化矽系絕緣膜20a(折射率例如為1.90左右)。
其次，如圖14所示，例如藉由在晶圓1之第1主面1a側之大致整個面塗佈間隙填充材料31(例如有機系間隙填充材料)等而使表面平坦化。
其次，如圖15所示，例如藉由乾式蝕刻(例如氧系電漿環境)而執行間隙填充材料31之深蝕刻，從而於波導收容孔9內留下間隙填充材料31，並露出波導收容孔9外之第1氮化矽系絕緣膜20a之表面。
其次，如圖16所示，例如藉由各向異性乾式蝕刻(例如氟碳系蝕刻氣體)而執行第1氮化矽系絕緣膜20a之深蝕刻。即，去除應加以蝕刻之部分20ae。
其次，如圖17所示，例如藉由乾式蝕刻(例如氧系電漿環境)而完全去除不需要之間隙填充材料31(圖16)。
其次，如圖18所示，例如藉由各向異性乾式蝕刻(例如氬系氣體環境下之噴濺蝕刻)而各向異性地去除第1氮化矽系絕緣膜20a之表面，藉此擴寬波導收容孔9之上端附近之非填充部分之寬度WE(稱為「第1上端擴大蝕刻處理」)。
其次，如圖19所示，例如藉由電漿CVD等而於第1氮化矽系絕緣膜20a之表面之大致整個面形成例如膜厚為200nm左右之第2氮化矽系絕緣膜20b(折射率例如為1.95左右)。
其次，如圖20所示，與之前同樣地例如藉由各向異性乾式蝕刻(例如氬系氣體環境下之噴濺蝕刻)而各向異性地去除第2氮化矽系絕 緣膜20b之表面，藉此擴寬波導收容孔9之上端附近之非填充部分之寬度WE(稱為「第2上端擴大蝕刻處理」)。即，去除第2氮化矽系絕緣膜之應加以蝕刻之部分20be。
其次，如圖21所示，例如藉由電漿CVD等而於第2氮化矽系絕緣膜20b之表面之大致整個面，形成例如膜厚為500nm左右之第3氮化矽系絕緣膜20c(折射率例如為2.00左右)，藉此填埋波導收容孔9。其次，例如將與間隙填充材料31同樣之間隙填充材料塗佈於晶圓1之第1主面1a側之大致整個面。其次，例如藉由乾式蝕刻而執行深蝕刻處理直至波導收容孔9之外之第1氮化矽系絕緣膜20a、第2氮化矽系絕緣膜20b、第3氮化矽系絕緣膜20c等被去除為止。
5.本申請案之上述一實施形態之半導體積體電路裝置中，關於CMOS影像感測器之波導形成區域的深度方向範圍之變化例1(抗反射膜正上方結構)的說明(主要為圖22)
於該部分中，就關於圖5之剖面結構之變化例進行說明。此處，為了易於觀察圖式，作為波導收容孔9之剖面結構，係以矩形者為例進行具體說明，但當然其亦可為具錐度者即倒梯形。因此，作為波導10之形態，除了圖7所示者以外，可使用圖25、圖27、圖30等之形態。又，作為波導10內之折射率分佈，除了圖9所示者以外，可使用圖24或圖29所示者等。
圖22係用於說明本申請案之上述一實施形態之半導體積體電路裝置中，關於CMOS影像感測器之波導形成區域的深度方向範圍之變化例1(抗反射膜正上方結構)的、對應於圖4之X-X'剖面的晶片剖面圖。基於此，就本申請案之上述一實施形態之半導體積體電路裝置中，關於CMOS影像感測器之波導形成區域的深度方向範圍之變化例1(抗反射膜正上方結構)進行說明。
於該例中，如圖22所示，波導10(波導收容孔9)到達層間絕緣膜 11之下端即抗反射膜AR之上表面。
藉此，與在半導體基板表面與波導10之間有層間絕緣膜11之情形相比，可降低非所需之信號光之反射等。又，於該例中，由於在波導10之正下方有抗反射膜AR，因此可將抗反射膜AR作為波導收容孔9之形成時之蝕刻停止膜。進而，由於有抗反射膜AR，因此可減少波導收容孔9之形成時對於半導體基板之損傷。
6.本申請案之上述一實施形態之半導體積體電路裝置中，關於CMOS影像感測器之波導形成區域的深度方向範圍之變化例2(半導體基板正上方結構)的說明(主要為圖23)
於該部分中，與之前之部分同樣地對關於圖5之剖面結構之變化例進行說明。此處，為了易於觀察圖式，作為波導收容孔9之剖面結構，係以矩形者為例進行具體說明，但當然其亦可為具錐度者即倒梯形。因此，作為波導10之形態，除了圖7所示者以外，可使用圖25、圖27、圖30等之形態。又，作為波導10內之折射率分佈，除了圖9所示者以外，可使用圖24或圖29所示者等。
圖23係用於說明本申請案之上述一實施形態之半導體積體電路裝置中，關於CMOS影像感測器的波導形成區域之深度方向之變化例2(半導體基板正上方結構)的、對應於圖4之X-X'剖面的晶片剖面圖。基於此，就本申請案之上述一實施形態之半導體積體電路裝置中，關於CMOS影像感測器之波導形成區域的深度方向範圍之變化例2(半導體基板正上方結構)進行說明。
於該例中，如圖23所示，波導10(波導收容孔9)到達層間絕緣膜11之下端，意即已去除抗反射膜AR，波導10(波導收容孔9)到達N型單晶矽基板1s(半導體基板)之上表面1a。
藉此，與在半導體基板表面與波導10之間有抗反射膜AR之情形相比，可降低非所需之信號光之反射等。
再者，與上述圖22中之說明同樣地，於形成波導收容孔9時，抗反射膜AR作為蝕刻停止膜而發揮功能，藉此暫時停止蝕刻。其後，去除抗反射膜AR，因此與藉由1次蝕刻處理而形成波導收容孔9之情形相比，可減少對於基板1s之損傷。
7.本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之折射率分佈之變化例(連續折射率分佈方式)的說明(主要為圖24)
於該部分中，係以圖7之結構為例對關於圖9之折射率分佈之變化例進行說明，但該折射率分佈並不限於圖7之結構，亦可大致直接應用於圖25、圖27、圖30等之結構。
圖24係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之折射率分佈之變化例(連續折射率分佈方式)的、將圖8之對稱面CP作為對稱中心的A-A'剖面之折射率分佈圖。基於此，對本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之折射率分佈之變化例(連續折射率分佈方式)進行說明。
於該例中，不同於圖9，如圖24所示，折射率之分佈係連續變化。
藉此，可將於波導10之中心垂直地向下方前進之波面設為高精度地連續之寬度較寬之平面，從而可使散射為最小限度。
再者，即便稱為「連續變化」，不僅能實際上連續變化，亦能以多層膜代替。例如，若利用圖13至圖21之製程之例進行說明，則亦可將第1氮化矽系絕緣膜20a、第2氮化矽系絕緣膜20b、第3氮化矽系絕緣膜20c(填埋氮化矽系絕緣膜)等各構成膜設為2層以上(例如3層)而形成各不同折射率(越靠後越高)之膜。如此，藉由將各構成膜設為多層，可避免利用連續成膜之折射率之連續變化製程之困難。以上之情 況於圖25之結構中亦完全相同，且於如圖27及圖30之側壁結構中亦相同。
8.本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於剖面結構之變化例(具正錐之波導收容孔)的說明(主要為圖25及圖26)
於該部分中，係以圖5之周邊結構為例對圖7之變化例進行說明，但此處所說明之結構並不限於圖5之周邊結構，當然亦可直接應用於圖22及圖23之周邊結構。
圖25係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於剖面結構之變化例(具正錐之波導收容孔)的波導10之詳細裝置要部剖面圖。圖26係對應於圖25之第3氮化矽系絕緣膜20c之深度方向之二等分面的Z-Z'水平剖面之剖面圖。基於該等，對本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於剖面結構之變化例(具正錐之波導收容孔)進行說明。
於該例中，不同於圖7及圖8，如圖25及圖26所示，並無氧化矽系側壁絕緣膜19，而係波導收容孔9本身之剖面形狀呈倒梯形形狀。但當然，亦可與圖7同樣地形成氧化矽系側壁絕緣膜19。
藉由使波導收容孔9本身之側壁9s具有傾斜度，能以無側壁絕緣膜之簡單之結構獲得與圖7同樣之效果。
再者，此處，作為側壁之內角θ之較佳範圍，例如可例示97度<內角θ≦103度。內角θ亦可超過上限，但如此一來，不利於像素區域PX之尺寸微細化。另一方面，下限取決於「垂直」之定義。又，若為過小之自垂直之偏差，則傾斜之效果不顯著。
9.本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之變化例1(具氮化矽系側壁 之矩形波導收容孔)的說明(主要為圖27至圖29)
與之前同樣地，於該部分中，係以圖5之周邊結構為例對圖7之變化例進行說明，但此處所說明之結構並不限於圖5之周邊結構，當然亦可直接應用於圖22及圖23之周邊結構。
圖27係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之變化例1(具氮化矽系側壁之矩形波導收容孔)的波導10之詳細裝置要部剖面圖。圖28係對應於圖27之第3氮化矽系絕緣膜20c之深度方向之二等分面的Z-Z'水平剖面之剖面圖。圖29係將圖27之對稱面CP作為對稱中心的A-A'剖面之折射率分佈圖。基於該等，對本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之變化例1(具氮化矽系側壁之矩形波導收容孔)進行說明。
於該例中，如圖27及圖28所示，與圖7同樣地，側壁之內角θ大致為90度。進而，於與波導收容孔9之側壁9s接觸之周邊部例如有氧化矽系側壁絕緣膜19，並且沿該氧化矽系側壁絕緣膜19之側面例如遍及全周而形成有第1氮化矽系側壁絕緣膜30a。進而，沿該第1氮化矽系側壁絕緣膜30a之側面例如遍及全周而形成有第2氮化矽系側壁絕緣膜30b。並且，剩餘之非填充部分由第3氮化矽系絕緣膜20c填埋。
藉由設為此種結構，由於如圖7的波導10之下半部分中之氮化矽系絕緣膜之水平部分(較填埋氮化矽系絕緣膜20c之下端部靠下方之部分)消失，因此可降低該部分中之信號光之衰減或反射。
又，就側壁絕緣膜而言，由於自然地變為以下所詳述之下部寬度較寬之結構，因此具有製程控制變得容易之優點。
此處，第1氮化矽系側壁絕緣膜30a之上部之寬度W1a窄於下部之寬度W1b。此處，所謂「上部之寬度」，係指較波導收容孔9之深度之一半靠上方，較其上半部分之進而一半之深度靠上方之部分中的水平 地測量之膜之厚度。另一方面，所謂「下部之寬度」，係指較波導收容孔9之深度之一半靠下方，較其下半部分之進而一半之深度靠下方之部分中的水平地測量之膜之厚度。
同樣地，第2氮化矽系側壁絕緣膜30b之上部之寬度W2a窄於下部之寬度W2b。
藉由設為此種關係，可享受與針對圖7而說明之情況同樣的利用下部寬度較寬之結構獲得之效果。
再者，關於折射率分佈，如圖29所示，與圖9完全相同。
10.本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之變化例2(具氮化矽系側壁之正錐波導收容孔)的說明(主要為圖30)
與之前同樣地，於該部分中，係以圖5之周邊結構為例對圖7之變化例進行說明，但此處所說明之結構並不限於圖5之周邊結構，當然亦可直接應用於圖22及圖23之周邊結構。
圖30係用於說明本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之變化例2(具氮化矽系側壁之正錐波導收容孔)的波導10之詳細裝置要部剖面圖。基於此，對本申請案之上述一實施形態之半導體積體電路裝置中之CMOS影像感測器之波導收容孔的關於填埋結構之變化例2(具氮化矽系側壁之正錐波導收容孔)進行說明。
如圖30所示，該例係將與圖27類似之多重側壁結構應用於與圖25同樣之具錐度之波導收容孔9者。即，可視為使用圖25之剖面形狀為倒梯形之波導收容孔9代替圖27之氧化矽系側壁絕緣膜19者。
藉由設為此種結構，可於無氧化矽系側壁絕緣膜19之情況下實現與部分9中所說明之例同樣之效果。因此，結構變得簡單，容易製造。
再者，當然不排除使用氧化矽系側壁絕緣膜19。
11.關於上述實施形態(包括變化例)之補充性說明及全盤考察(主要為圖31)
圖31係用於說明對應於圖5(部分對應於圖7或圖12)之上述一實施形態之概要的、對應於圖4之X-X'剖面的晶片模式剖面圖。基於此，進行關於上述實施形態(包括變化例)之補充性說明及全盤考察。
(1)關於技術課題之考察及補充性說明：現有之像素區域之尺寸與作為對象之光之波長為相同程度(例如，即便大於光之波長，亦為波長之數倍程度)，或者小於光之波長(將該尺寸之區域稱為「波動區域」)。因此，即便導入波導或各種附加性透鏡，僅藉此亦難以將作為波動之光有效地僅聚光於光電二極體之中心部之周邊。
即，於幾何光學上，即便以藉由利用微透鏡或內透鏡等構成之外部光學系統而例如將光聚光於各光電二極體之中心之方式進行設計，由於波面具有與波長相同程度之擴散，因此亦擴散至波導之大致整個面而行進，從而因在波導周邊之散射等而導致漏出至鄰接之像素區域，成為串擾等之原因。
為了消除此種波導內之信號光之非所需之擴散，較有效為導入如下聚光結構(稱為「單純之中心高折射率結構」)：以波導之中央之光軸為中心，中心側之折射率較高，隨著向矢徑方向前進，呈階梯狀地或連續地降低折射率。
然而，本案發明者經過研究發現，雖然於波動區域內垂直於行進方向之波面之面積越大，光越筆直地前進，但於單純之中心高折射率結構中，由於中心與周邊之光速不同，因此波面彎曲，從而因惠更斯原理而產生散射，結果導致波束擴散。
(2)上述一實施形態之概要之說明(主要為圖31)： 針對此種問題，於上述一實施形態中，如以下般進行操作。
首先，說明作為基礎之構成。如圖31所示，於作為對象之光電二極體陣列區域DM內之各像素區域PX中的半導體基板1s之第1主面1a之表面區域內設置有光電二極體PD。於半導體基板1s之第1主面1a上設置有具有多層配線MW(填埋配線、非填埋配線、或該等之組合)之層間絕緣膜11。於該層間絕緣膜11中設置有具有大致垂直之側壁9s(側壁之內角θ大致為90度)之波導收容孔9(波導收容孔9之底既可位於層間絕緣膜11之途中，亦可貫通層間絕緣膜11。既可有抗反射膜AR，亦可無抗反射膜AR)。於波導收容孔9內埋入有多層結構之波導10。對波導10之內部結構進行說明。即，於波導收容孔9之周邊部設置有覆蓋波導收容孔9之側面9s、且到達其底面9b的氧化矽系側壁絕緣膜19(雖並非必需，但較佳為遍及全周)。於其內側設置有覆蓋氧化矽系側壁絕緣膜19之表面及波導收容孔9之底面9b的第1氮化矽系絕緣膜20a。進而，於其內側設置有覆蓋第1氮化矽系絕緣膜20a之表面、且折射率高於第1氮化矽系絕緣膜20a的第2氮化矽系絕緣膜20b。並且，於第2氮化矽系絕緣膜20b上以填埋波導收容孔9內之方式設置有折射率高於第2氮化矽系絕緣膜20b之第3氮化矽系絕緣膜20c(於該情形時，雖並非必需，但較佳為完全填充)。
藉由設為此種結構，對應於各結構之特徵具有如下優點等。即，
(2-1)由於波導收容孔9之側壁9s大致垂直，因此有利於像素區域PX之微細化。又，加工相對簡單。
(2-2)由於在波導10之外側有氧化矽系側壁絕緣膜19，因此可降低側壁9s之外側之多層膜之影響所導致的信號光之散射。
(2-3)由於波導10之結構係折射率自外側向中心部增加之結構，因此可將信號光聚光於光電二極體PD之中央部。
(2-4)由於在波導10之外側有氧化矽系側壁絕緣膜19，因此內側之多層膜(第1氮化矽系絕緣膜20a、第2氮化矽系絕緣膜20b)向中心側傾斜，故而於此處傾斜地前進之信號光之速度快於在中心直線前進之信號光之速度，因此波面整體不彎曲，散射被抑制。
(2-5)由於波導10之下端部為多層膜結構，折射率逐漸變化，因此可降低界面處之反射等。
(2-6)由於波導10基本上由氧化矽系絕緣膜及氮化矽系絕緣膜構成，因此製造相對簡單。
(2-7)由於側壁為一個，因此製造相對簡單。
(2-8)於該例中，雖然波導收容孔9之下端可處於任意高度，但於處於層間絕緣膜11之途中之情形時，有利於防止對於基板之損傷。又，由於在波導收容孔9之下方有抗反射膜AR之情形及波導收容孔9之下端處於抗反射膜AR之上表面之情形可停止蝕刻，因此於製程上較為有利。
(3)其他變化例(按顏色區分之多層氮化膜厚調整型結構等)之說明：以下之變化例可與以上所說明之所有例(包括基本例及變化例)組合。
(3-1)按顏色區分之抗反射膜最佳化方式之說明(參照圖12等)：於以上所說明之例中，基本而言，若以微觀性區域觀察，則像素區域PX係針對例如紅、綠、藍等每種顏色而相互接近地設置，各像素區域PX之抗反射膜AR之基本構成(膜構成、膜厚等)相同(相同抗反射膜方式)。但如此操作並非必需，亦可針對對應於各種顏色之每個像素區域PX而使膜構成、膜厚等最佳化(按顏色區分之抗反射膜最佳化方式)。根據該按顏色區分之抗反射膜最佳化方式，可針對各種顏色而降低反射。另一方面，相同抗反射膜方式具有製程簡單之優 點。
(3-2)按顏色區分之波導結構變更方式之說明(參照圖7、圖25、圖27及圖30)：於以上所說明之例中，基本而言，對應於各種顏色之像素區域PX之波導結構相同(相同波導結構方式)。但如此操作並非必需，亦可針對每種顏色而變更波導結構(波導結構組合方式)。例如，亦可將對應於紅色及綠色之像素區域PX之波導10設為圖25之波導，將對應於藍色之像素區域PX之波導10設為圖30之波導。於該波導結構組合方式中，可針對每種顏色而使波導10最佳化。另一方面，相同波導結構方式具有製造製程簡單之優點。
(3-3)填埋氮化矽系絕緣膜上凸結構(參照圖7、圖25、圖27及圖30)：於以上所說明之例中，基本而言，於波導收容孔9之上端，填埋氮化矽系絕緣膜20c平坦(填埋氮化矽系絕緣膜上表面平坦結構)。但該情況並非必需，例如亦可設為上凸結構(填埋氮化矽系絕緣膜上凸結構)。藉此，可進一步提高聚光效果。另一方面，填埋氮化矽系絕緣膜上表面平坦結構具有製造製程簡單之優點。
又，於填埋氮化矽系絕緣膜上表面平坦結構或填埋氮化矽系絕緣膜上凸結構中，亦可於填埋氮化矽系絕緣膜20c上設置抗反射膜AR(填埋氮化矽系絕緣膜上抗反射膜結構)。藉此，可降低於波導10之上端部之反射。另一方面，填埋氮化矽系絕緣膜上表面平坦結構具有製造製程簡單之優點。
(3-4)關於波導內中間多層結構之變化例之說明(參照圖7、圖25、圖27及圖30)：關於圖7、圖25、圖27及圖30所示之第1氮化矽系絕緣膜20a(第1氮化矽系側壁絕緣膜30a)及第2氮化矽系絕緣膜(第2氮化矽系側壁絕 緣膜30b)等波導內中間多層結構，係對2層之例進行了具體說明。但該情況並非必需，當然亦可為單層，且亦可為3層以上。於單層之情形時，具有製造製程簡單之優點。另一方面，於3層以上之情形時，與圖24同樣地具有與連續分佈近似之效果。
12.概括
以上，基於實施形態對本發明者所完成之發明進行了具體說明，但本發明並不限定於此，當然可於不脫離其主旨之範圍內進行各種變更。
例如，於上述實施形態中，作為多層配線，以主要使用銅系填埋配線者為例進行了具體說明，但當然亦可為使用銅以外之填埋配線者、使用鋁系等非填埋配線者。
又，於上述實施形態中，作為半導體積體電路裝置之影像感測器區域，以主要設置有CMOS影像感測器區域者為例進行了具體說明，但並不限於CMOS影像感測器區域，當然亦可為CCD影像感測器區域等其他形式之影像感測器區域。
進而，於上述實施形態中，以混載有影像感測器區域及其他電路區域之半導體晶片為例進行了具體說明，但當然亦可為影像感測器區域佔據大致全部半導體晶片者。
又，於上述實施形態中，以使用矽系半導體基板(包括SiGe基板、SOI基板等)者為例進行了具體說明，但當然亦可為使用其他半導體基板(例如GaAs基板)者、使用其他絕緣性基板者。
9‧‧‧波導收容孔
9b‧‧‧波導收容孔之底面
9s‧‧‧波導收容孔之側壁
10‧‧‧波導
19‧‧‧氧化矽系側壁絕緣膜
W1a‧‧‧第1氮化矽系絕緣膜之上部之寬度
W1b‧‧‧第1氮化矽系絕緣膜之下部之寬度
W2a‧‧‧第2氮化矽系絕緣膜之上部之寬度
W2b‧‧‧第2氮化矽系絕緣膜之下部之寬度
20a‧‧‧第1氮化矽系絕緣膜
20b‧‧‧第2氮化矽系絕緣膜
20c‧‧‧第3氮化矽系絕緣膜(填埋氮化矽系絕緣膜)
CP‧‧‧對稱面
θ‧‧‧側壁之內角

Claims (19)

  1. 一種半導體積體電路裝置，其包括：(a)半導體基板，其具有第1主面；(b)光電二極體陣列區域，其設置於上述半導體基板之上述第1主面側；(c)多個像素區域，其等呈矩陣狀地設置於上述光電二極體陣列區域內；(d)層間絕緣膜，其設置於包含上述光電二極體陣列區域之上述半導體基板之上述第1主面上；及(e)多層配線，其設置於上述層間絕緣膜內；且此處，各像素區域包括：(c1)光電二極體，其設置於上述半導體基板之上述第1主面之表面區域內；(c2)波導收容孔，其設置於上述光電二極體之上方之上述層間絕緣膜中，且具有大致垂直之側壁；(c3)氧化矽系側壁絕緣膜，其覆蓋上述波導收容孔之側面，並到達上述波導收容孔之底面；(c4)第1氮化矽系絕緣膜，其覆蓋上述氧化矽系側壁絕緣膜之表面及上述波導收容孔之上述底面；(c5)第2氮化矽系絕緣膜，其在上述波導收容孔內覆蓋上述第1氮化矽系絕緣膜之表面，且折射率高於上述第1氮化矽系絕緣膜；及(c6)第3氮化矽系絕緣膜，其以填埋上述波導收容孔內之方式設置於上述第2氮化矽系絕緣膜上，且折射率高於上述第2氮化矽系絕緣膜。
  2. 如請求項1之半導體積體電路裝置，其中上述光電二極體陣列區域係構成CMOS影像感測器者。
  3. 如請求項2之半導體積體電路裝置，其中上述第1氮化矽系絕緣膜之上部之寬度窄於其下部之寬度。
  4. 如請求項3之半導體積體電路裝置，其中上述第2氮化矽系絕緣膜之上部之寬度窄於其下部之寬度。
  5. 如請求項4之半導體積體電路裝置，其中於上述層間絕緣膜與上述半導體基板之間設置有抗反射膜。
  6. 如請求項5之半導體積體電路裝置，其中上述波導收容孔到達上述抗反射膜。
  7. 如請求項4之半導體積體電路裝置，其中上述波導收容孔到達上述半導體基板之上述第1主面。
  8. 一種半導體積體電路裝置，其包括：(a)半導體基板，其具有第1主面；(b)光電二極體陣列區域，其設置於上述半導體基板之上述第1主面側；(c)多個像素區域，其等呈矩陣狀地設置於上述光電二極體陣列區域內；(d)層間絕緣膜，其設置於包含上述光電二極體陣列區域之上述半導體基板之上述第1主面上；及(e)多層配線，其設置於上述層間絕緣膜內；且此處，各像素區域包括：(c1)光電二極體，其設置於上述半導體基板之上述第1主面之表面區域內；(c2)波導收容孔，其設置於上述光電二極體之上方之上述層間絕緣膜中； (c3)第1氮化矽系側壁絕緣膜，其覆蓋上述波導收容孔之側面，並到達上述波導收容孔之底面；(c4)第2氮化矽系側壁絕緣膜，其覆蓋上述第1氮化矽系側壁絕緣膜之表面，並到達上述波導收容孔之上述底面，且折射率高於上述第1氮化矽系側壁絕緣膜；及(c5)第3氮化矽系絕緣膜，其以填埋上述波導收容孔內之方式設置於上述第2氮化矽系絕緣膜上，且折射率高於上述第2氮化矽系絕緣膜。
  9. 如請求項8之半導體積體電路裝置，其中上述光電二極體陣列區域係構成CMOS影像感測器者。
  10. 如請求項8之半導體積體電路裝置，其中上述波導收容孔具有朝向上述半導體基板側變細之錐形。
  11. 如請求項8之半導體積體電路裝置，其中上述波導收容孔具有大致垂直之側壁，且各像素區域進而包括：(c6)氧化矽系側壁絕緣膜，其覆蓋上述波導收容孔之上述側面，並到達上述波導收容孔之底面。
  12. 如請求項9之半導體積體電路裝置，其中於上述層間絕緣膜與上述半導體基板之間設置有抗反射膜。
  13. 如請求項12之半導體積體電路裝置，其中上述波導收容孔到達上述抗反射膜。
  14. 如請求項10之半導體積體電路裝置，其中上述波導收容孔到達上述半導體基板之上述第1主面。
  15. 一種半導體積體電路裝置，其包括：(a)半導體基板，其具有第1主面；(b)光電二極體陣列區域，其設置於上述半導體基板之上述第1主面側； (c)多個像素區域，其等呈矩陣狀地設置於上述光電二極體陣列區域內；(d)層間絕緣膜，其設置於包含上述光電二極體陣列區域之上述半導體基板之上述第1主面上；及(e)多層配線，其設置於上述層間絕緣膜內；且此處，各像素區域包括：(c1)光電二極體，其設置於上述半導體基板之上述第1主面之表面區域內；(c2)波導收容孔，其設置於上述光電二極體之上方之上述層間絕緣膜中，並具有朝向上述半導體基板側變細之錐形；(c3)第1氮化矽系絕緣膜，其覆蓋上述波導收容孔之側面及底面；(c4)第2氮化矽系絕緣膜，其在上述波導收容孔內覆蓋上述第1氮化矽系絕緣膜之表面，且折射率高於上述第1氮化矽系絕緣膜；及(c5)第3氮化矽系絕緣膜，其以填埋上述波導收容孔內之方式設置於上述第2氮化矽系絕緣膜上，且折射率高於上述第2氮化矽系絕緣膜；且進而，此處，上述第1氮化矽系絕緣膜之上部之寬度窄於其下部之寬度，且上述第2氮化矽系絕緣膜之上部之寬度窄於其下部之寬度。
  16. 如請求項15之半導體積體電路裝置，其中上述光電二極體陣列區域係構成CMOS影像感測器者。
  17. 如請求項16之半導體積體電路裝置，其中於上述層間絕緣膜與上述半導體基板之間設置有抗反射膜。
  18. 如請求項17之半導體積體電路裝置，其中上述波導收容孔到達 上述抗反射膜。
  19. 如請求項16之半導體積體電路裝置，其中上述波導收容孔到達上述半導體基板之上述第1主面。
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