KR20150001648A - 반도체 집적 회로 장치 - Google Patents

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KR20150001648A
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가즈오 도미따
다께시 가와무라
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

촬상 소자의 하나인 CMOS 센서 등에 있어서는, 화소 사이즈의 미세화에 수반하여, 포화 전자수의 저하에 의한 화질 저하, 크로스토크에 의한 블루밍의 발생, 암시의 백색점의 발생 등의 문제가 발생하고 있다. 이러한 문제를 피하기 위해서는, 하나의 화소에 공급되는 광자수를 증가시키는 것이 유효하고, 그로 인해, 각 포토 다이오드의 상방에 중앙부를 고굴절률 부재로 한 도파로를 설치하는 대책이 채용되고 있다. 그러나, 이들만으로는, 급속하게 미세화가 진행되는 촬상 소자의 화소 특성의 열화를 방지하는 것이 곤란하다.
본원의 일 실시 형태의 개요는, 포토 다이오드 어레이 영역을 갖는 반도체 집적 회로 장치의 각 화소 영역에 있어서, 그 포토 다이오드의 상방과 대략 수직인 측벽을 갖고, 저면에 도달하는 산화 실리콘계 사이드 월 절연막 및 내부로 갈수록 고굴절률의 다층 질화 실리콘계 절연막으로 매립된 도파로 수용 구멍을 갖는 것이다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본원은, 반도체 집적 회로 장치(또는 반도체 장치)에 관한 것으로, 예를 들어 고체 촬상 소자를 갖는 반도체 집적 회로 장치에 적용할 수 있는 것이다.
일본 특허 공개 2007-305690호 공보(특허문헌 1)는, 고체 촬상 소자에 관한 것이다. 여기에는, 하단부에 질화 실리콘막을 사용한 반사 방지막을 갖고, 표면의 배선층을 대략 관통하는 도파로이며 중앙부가 고굴절률로 된 것이 개시되어 있다.
일본 특허 공개 2012-227510호 공보(특허문헌 2) 또는, 이것에 대응하는 미국 특허 공개 2012-267741호 공보(특허문헌 3)는, 고체 촬상 소자에 관한 것이다. 거기에는, 포토 다이오드의 바로 위에 반사 방지막을 갖고, 배선층의 상단 근방으로부터 하방으로 배선층의 도중까지 내측이 고굴절률의 절연막으로 매립된 도파로가 개시되어 있다.
일본 특허 공개 2006-128383호 공보(특허문헌 4)는, CMOS형 고체 촬상 소자에 관한 것이다. 거기에는, 주위보다도 굴절률이 높은 절연막으로 구성된 하방을 향하여 테이퍼가 부착된 도파로가 개시되어 있다.
일본 특허 공개 제2007-305690호 공보 일본 특허 공개 제2012-227510호 공보 미국 특허 공개 2012-267741호 공보 일본 특허 공개 제2006-128383호 공보
예를 들어, 촬상 소자의 하나인 CMOS 센서(CMOS 촬상 소자) 등에 있어서는, 화소 사이즈의 미세화에 수반하여, 각종 문제가 발생하고 있다. 즉, 포화 전자수의 저하에 의한 화질 저하, 화상 레벨에서의 백색 흠집 등의 증가, 크로스토크에 의한 블루밍의 발생, 암시의 백색점의 발생 등이다.
이러한 문제를 피하기 위해서는, 하나의 화소에 공급되게되는 광자수를 증가시키는 것이 유효하고, 그로 인해, 각 포토 다이오드의 상방에 중앙부를 고굴절률 부재로 한 도파로를 설치하는 대책이 채용되고 있다.
그러나, 본원 발명자가 검토한 바에 의하면, 이들의 대책만으로는, 급속하게 미세화가 진행되는 촬상 소자(CMOS 센서 등)의 화소 특성의 열화를 방지하는 것이 곤란하다는 것이 명확해졌다.
이러한 과제를 해결하기 위한 수단 등을 이하에 설명하지만, 그밖의 과제와 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 실시 형태 중 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
즉, 본원의 일 실시 형태의 개요는, 포토 다이오드 어레이 영역을 갖는 반도체 집적 회로 장치의 각 화소 영역에 있어서, 그 포토 다이오드의 상방과 대략 수직인 측벽을 갖고, 저면에 도달하는 산화 실리콘계 사이드 월 절연막 및 내부로 갈수록 고굴절률인 다층 질화 실리콘계 절연막으로 매립된 도파로 수용 구멍을 갖는 것이다.
본원에 있어서 개시되는 실시 형태 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.
즉, 상기 본원의 일 실시 형태에 의하면, 미세화에 수반하는 화소 특성의 열화를 방지할 수 있다.
도 1은 본원의 일 실시 형태의 반도체 집적 회로 장치의 구체예인 CMOS 이미지 센서를 갖는 CMOS 칩의 회로 구성 등 일례를 설명하기 위한 칩 전체 상면 회로 구성도.
도 2는 도 1의 CMOS 이미지 센서 영역 IS의 일례를 나타내는 전체 회로 구성도.
도 3은 도 2의 화소 영역 PX의 일례를 나타내는 전체 회로도.
도 4는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 화소 영역의 디바이스 구조 등의 일례(직사각형 도파로 수용 구멍 구조/산화 실리콘계 사이드 월 구조/계단 형상 굴절률 분포 방식/질화 실리콘 다층 충전형 구조)를 설명하기 위한 도 3에 대응하는 디바이스 레이아웃의 일례를 나타내는 레이아웃도.
도 5는 도 2의 화소 영역 PX의 단면 구조의 일례의 개요를 나타내기 위한 도 4의 X-X' 단면에 대응하는 칩 단면도.
도 6은 도 4의 레이아웃에 대략 대응하는(보기 쉽게 하기 위해서, 일부의 접속 구조 등을 생략하고 있음) 디바이스 단면 구조 설명도.
도 7은 도 5의 도파로(10)의 상세 구조를 설명하기 위한 디바이스 주요부 단면도.
도 8은 도 7의 제3 질화 실리콘계 절연막(20c)의 깊이 방향의 이등분면에 대응하는 Z-Z' 수평 단면의 단면도.
도 9는 도 8의 대칭면 CP를 대칭 중심으로 하는 A-A' 단면의 굴절률 분포도.
도 10은 질화 실리콘막의 막 내의 질소량과 굴절률의 관계를 나타내는 데이터 플롯도.
도 11은 대표적인 질화 실리콘막 성막 프로세스에 있어서의 가스 유량비와 성막된 질화 실리콘막의 질소 조성비를 나타내는 데이터 플롯도.
도 12는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 주변의 상세 디바이스 구조 및 관련된 제법의 아웃라인 등의 일례를 설명하기 위한 화소 영역 PX의 상세 디바이스 단면도(도파로(10) 부분의 내부 구조는, 이 도면에서는 생략하고 있음).
도 13은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(산화 실리콘계 사이드 월 절연막 형성(19)부터 제1 질화 실리콘계 절연막(20a)의 성막)에 있어서의 디바이스 모식 단면도.
도 14는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(갭 필재 도포 공정)에 있어서의 디바이스 모식 단면도.
도 15는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(갭 필재 에치 백 공정)에 있어서의 디바이스 모식 단면도.
도 16은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(제1 질화 실리콘계 절연막(20a)의 에치 백 공정)에 있어서의 디바이스 모식 단면도.
도 17은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(갭 필재 제거 공정)에 있어서의 디바이스 모식 단면도.
도 18은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(제1 질화 실리콘계 절연막(20a) 상의 도파로 수용 구멍 상부 폭 확대 에칭 공정)에 있어서의 디바이스 모식 단면도.
도 19는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(제2 질화 실리콘계 절연막(20b)의 성막 공정)에 있어서의 디바이스 모식 단면도.
도 20은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(제2 질화 실리콘계 절연막(20b) 상의 도파로 수용 구멍 상부 폭 확대 에칭 공정)에 있어서의 디바이스 모식 단면도.
도 21은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(평탄화 처리 공정 전)에 있어서의 디바이스 모식 단면도.
도 22는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 형성 영역의 깊이 방향 범위에 따른 변형예 1(반사 방지막 바로 위 구조)을 설명하기 위한 도 4의 X-X' 단면에 대응하는 칩 단면도.
도 23은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 형성 영역의 깊이 방향 범위에 따른 변형예 2(반도체 기판 바로 위 구조)를 설명하기 위한 도 4의 X-X' 단면에 대응하는 칩 단면도.
도 24는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 따른 굴절률 분포의 변형예(연속 굴절률 분포 방식)를 설명하기 위한 도 8의 대칭면 CP를 대칭 중심으로 하는 A-A' 단면의 굴절률 분포도.
도 25는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 단면 구조에 따른 변형예(순테이퍼 부착 도파로 수용 구멍)를 설명하기 위한 도파로(10)의 상세 디바이스 주요부 단면도.
도 26은 도 25의 제3 질화 실리콘계 절연막(20c)의 깊이 방향의 이등분면에 대응하는 Z-Z' 수평 단면의 단면도.
도 27은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 따른 변형예 1(질화 실리콘계 사이드 월 부착 직사각형 도파로 수용 구멍)을 설명하기 위한 도파로(10)의 상세 디바이스 주요부 단면도.
도 28은 도 27의 제3 질화 실리콘계 절연막(20c)의 깊이 방향의 이등분면에 대응하는 Z-Z' 수평 단면의 단면도.
도 29는 도 27의 대칭면 CP를 대칭 중심으로 하는 A-A' 단면의 굴절률 분포도.
도 30은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 따른 변형예 2(질화 실리콘계 사이드 월 부착 순테이퍼 도파로 수용 구멍)를 설명하기 위한 도파로(10)의 상세 디바이스 주요부 단면도.
도 31은 도 5(부분적으로 도 7 또는 도 12)에 대응하는 상기 일 실시 형태의 개요를 설명하기 위한 도 4의 X-X' 단면에 대응하는 칩 모식 단면도.
〔실시 형태의 개요〕
우선, 본원에 있어서 개시되는 대표적인 실시 형태에 대하여 개요를 설명한다.
1. 이하를 포함하는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 반도체 기판;
(b) 상기 반도체 기판의 상기 제1 주면측에 설치된 포토 다이오드 어레이 영역;
(c) 상기 포토 다이오드 어레이 영역 내에 매트릭스 형상으로 설치된 다수의 화소 영역;
(d) 상기 포토 다이오드 어레이 영역을 포함하는 상기 반도체 기판의 상기 제1 주면 상에 설치된 층간 절연막;
(e) 상기 층간 절연막 내에 설치된 다층 배선,
여기서, 각 화소 영역은, 이하를 포함한다:
(c1) 상기 반도체 기판의 상기 제1 주면의 표면 영역에 설치된 포토 다이오드;
(c2) 상기 포토 다이오드의 상방의 상기 층간 절연막에 설치되고, 대략 수직인 측벽을 갖는 도파로 수용 구멍;
(c3) 상기 도파로 수용 구멍의 상기 측면을 덮고, 그 저면에 도달하는 산화 실리콘계 사이드 월 절연막;
(c4) 상기 산화 실리콘계 사이드 월 절연막의 표면 및, 상기 도파로 수용 구멍의 상기 저면을 덮는 제1 질화 실리콘계 절연막;
(c5) 상기 도파로 수용 구멍 내에 있어서, 상기 제1 질화 실리콘계 절연막의 표면을 덮고, 상기 제1 질화 실리콘계 절연막보다도 굴절률이 높은 제2 질화 실리콘계 절연막;
(c6) 상기 제2 질화 실리콘계 절연막 상에, 상기 도파로 수용 구멍 내를 매립하도록 설치되고, 상기 제2 질화 실리콘계 절연막보다도 굴절률이 높은 제3 질화 실리콘계 절연막.
2. 상기 항 1에 기재된 반도체 집적 회로 장치에 있어서, 상기 포토 다이오드 어레이 영역은, CMOS 이미지 센서를 구성하는 것이다.
3. 상기 항 2에 기재된 반도체 집적 회로 장치에 있어서, 상기 제1 질화 실리콘계 절연막의 상부 폭은, 그 하부 폭보다도 좁다.
4. 상기 항 1 내지 3 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 상기 제2 질화 실리콘계 절연막의 상부 폭은, 그 하부 폭보다도 좁다.
5. 상기 항 1 내지 4 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 상기 층간 절연막과 상기 반도체 기판 사이에는, 반사 방지막이 설치되어 있다.
6. 상기 항 5에 기재된 반도체 집적 회로 장치에 있어서, 상기 도파로 수용 구멍은, 상기 반사 방지막에 도달해 있다.
7. 상기 항 1 내지 6 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 상기 도파로 수용 구멍은, 상기 반도체 기판의 상기 제1 주면에 도달해 있다.
8. 이하를 포함하는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 반도체 기판;
(b) 상기 반도체 기판의 상기 제1 주면측에 설치된 포토 다이오드 어레이 영역;
(c) 상기 포토 다이오드 어레이 영역 내에 매트릭스 형상으로 설치된 다수의 화소 영역;
(d) 상기 포토 다이오드 어레이 영역을 포함하는 상기 반도체 기판의 상기 제1 주면 상에 설치된 층간 절연막;
(e) 상기 층간 절연막 내에 설치된 다층 배선,
여기서, 각 화소 영역은, 이하를 포함한다:
(c1) 상기 반도체 기판의 상기 제1 주면의 표면 영역에 설치된 포토 다이오드;
(c2) 상기 포토 다이오드의 상방의 상기 층간 절연막에 설치된 도파로 수용 구멍;
(c3) 상기 도파로 수용 구멍의 측면을 덮고, 그 저면에 도달하는 제1 질화 실리콘계 사이드 월 절연막;
(c4) 상기 제1 질화 실리콘계 사이드 월 절연막의 표면을 덮고, 상기 도파로 수용 구멍의 상기 저면에 도달하고, 상기 제1 질화 실리콘계 사이드 월 절연막보다도 굴절률이 높은 제2 질화 실리콘계 사이드 월 절연막;
(c5) 상기 제2 질화 실리콘계 절연막 상에, 상기 도파로 수용 구멍 내를 매립하도록 설치되고, 상기 제2 질화 실리콘계 절연막보다도 굴절률이 높은 제3 질화 실리콘계 절연막.
9. 상기 항 8에 기재된 반도체 집적 회로 장치에 있어서, 상기 포토 다이오드 어레이 영역은, CMOS 이미지 센서를 구성하는 것이다.
10. 상기 항 8 또는 9에 기재된 반도체 집적 회로 장치에 있어서, 상기 도파로 수용 구멍은, 상기 반도체 기판측을 향하여 가늘어지는 테이퍼 형상을 갖는다.
11. 상기 항 8 또는 9에 기재된 반도체 집적 회로 장치에 있어서, 상기 도파로 수용 구멍은, 대략 수직인 측벽을 갖고, 각 화소 영역은, 또한, 이하를 포함한다:
(c6) 상기 도파로 수용 구멍의 상기 측면을 덮고, 그 저면에 도달하는 산화 실리콘계 사이드 월 절연막.
12. 상기 항 8 내지 11 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 상기 층간 절연막과 상기 반도체 기판 사이에는, 반사 방지막이 설치되어 있다.
13. 상기 항 12에 기재된 반도체 집적 회로 장치에 있어서, 상기 도파로 수용 구멍은, 상기 반사 방지막에 도달해 있다.
14. 상기 항 8 내지 13 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 상기 도파로 수용 구멍은, 상기 반도체 기판의 상기 제1 주면에 도달해 있다.
15. 이하를 포함하는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 반도체 기판;
(b) 상기 반도체 기판의 상기 제1 주면측에 설치된 포토 다이오드 어레이 영역;
(c) 상기 포토 다이오드 어레이 영역 내에 매트릭스 형상으로 설치된 다수의 화소 영역;
(d) 상기 포토 다이오드 어레이 영역을 포함하는 상기 반도체 기판의 상기 제1 주면 상에 설치된 층간 절연막;
(e) 상기 층간 절연막 내에 설치된 다층 배선,
여기서, 각 화소 영역은, 이하를 포함한다:
(c1) 상기 반도체 기판의 상기 제1 주면의 표면 영역에 설치된 포토 다이오드;
(c2) 상기 포토 다이오드의 상방의 상기 층간 절연막에 설치되고, 상기 반도체 기판측을 향하여 가늘어지는 테이퍼 형상을 갖는 도파로 수용 구멍;
(c3) 상기 도파로 수용 구멍의 측면 및 저면을 덮는 제1 질화 실리콘계 절연막;
(c4) 상기 도파로 수용 구멍 내에 있어서, 상기 제1 질화 실리콘계 절연막의 표면을 덮고, 상기 제1 질화 실리콘계 절연막보다도 굴절률이 높은 제2 질화 실리콘계 절연막;
(c5) 상기 제2 질화 실리콘계 절연막 상에, 상기 도파로 수용 구멍 내를 매립하도록 설치되고, 상기 제2 질화 실리콘계 절연막보다도 굴절률이 높은 제3 질화 실리콘계 절연막,
또한, 여기서, 상기 제1 질화 실리콘계 절연막의 상부 폭은, 그 하부 폭보다도 좁고, 상기 제2 질화 실리콘계 절연막의 상부 폭은, 그 하부 폭보다도 좁다.
16. 상기 항 15에 기재된 반도체 집적 회로 장치에 있어서, 상기 포토 다이오드 어레이 영역은, CMOS 이미지 센서를 구성하는 것이다.
17. 상기 항 15 또는 16에 기재된 반도체 집적 회로 장치에 있어서, 상기 층간 절연막과 상기 반도체 기판 사이에는, 반사 방지막이 설치되어 있다.
18. 상기 항 17에 기재된 반도체 집적 회로 장치에 있어서, 상기 도파로 수용 구멍은, 상기 반사 방지막에 도달해 있다.
19. 상기 항 15 내지 18 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 상기 도파로 수용 구멍은, 상기 반도체 기판의 상기 제1 주면에 도달해 있다.
이어서, 본원에 있어서 개시되는 대표적인 실시 형태에 대하여 그밖의 개요를 설명한다.
20. 이하를 포함하는 반도체 집적 회로 장치:
(a) 제1 주면을 갖는 반도체 기판;
(b) 상기 반도체 기판의 상기 제1 주면측에 설치된 포토 다이오드 어레이 영역;
(c) 상기 포토 다이오드 어레이 영역 내에 매트릭스 형상으로 설치된 다수의 화소 영역;
(d) 상기 포토 다이오드 어레이 영역을 포함하는 상기 반도체 기판의 상기 제1 주면 상에 설치된 층간 절연막;
(e) 상기 층간 절연막 내에 설치된 다층 배선,
여기서, 각 화소 영역은, 이하를 포함한다:
(c1) 상기 반도체 기판의 상기 제1 주면의 표면 영역에 설치된 포토 다이오드;
(c2) 상기 포토 다이오드의 상방의 상기 층간 절연막에 설치되고, 상기 반도체 기판측을 향하여 가늘어지는 테이퍼 형상을 갖는 도파로 수용 구멍;
(c3) 상기 도파로 수용 구멍의 측면 및 저면을 덮는 제1 질화 실리콘계 절연막;
(c4) 상기 도파로 수용 구멍 내에 있어서, 상기 제1 질화 실리콘계 절연막의 표면을 덮고, 상기 제1 질화 실리콘계 절연막보다도 굴절률이 높은 제2 질화 실리콘계 절연막;
(c5) 상기 제2 질화 실리콘계 절연막 상에, 상기 도파로 수용 구멍 내를 매립하도록 설치되고, 상기 제2 질화 실리콘계 절연막보다도 굴절률이 높은 제3 질화 실리콘계 절연막,
또한, 여기서, 상기 제1 질화 실리콘계 절연막의 상부 폭은, 그 하부 폭보다도 좁다.
21. 상기 항 20에 기재된 반도체 집적 회로 장치에 있어서, 상기 포토 다이오드 어레이 영역은, CMOS 이미지 센서를 구성하는 것이다.
22. 상기 항 20 또는 21에 기재된 반도체 집적 회로 장치에 있어서, 상기 층간 절연막과 상기 반도체 기판 사이에는, 반사 방지막이 설치되어 있다.
23. 상기 항 22에 기재된 반도체 집적 회로 장치에 있어서, 상기 도파로 수용 구멍은, 상기 반사 방지막에 도달해 있다.
24. 상기 항 20 내지 23 중 어느 하나에 기재된 반도체 집적 회로 장치에 있어서, 상기 도파로 수용 구멍은, 상기 반도체 기판의 상기 제1 주면에 도달해 있다.
〔본원에 있어서의 기재 형식, 기본적 용어, 용법의 설명〕
1. 본원에 있어서, 실시 형태 기재는, 필요에 따라, 편의상 복수의 섹션으로 나누어 기재하는 경우도 있지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이들은 서로 독립된 별개의 것이 아니고, 단일의 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 모두의 변형예 등이다. 또한, 원칙적으로, 마찬가지의 부분은 반복을 생략한다. 또한, 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
또한, 본원에 있어서, 「반도체 장치」 또는 「반도체 집적 회로 장치」라고 할 때에는, 주로, 각종 트랜지스터(능동 소자) 단체 및 그들을 중심으로, 저항, 콘덴서 등을 반도체 칩 등(예를 들어 단결정 실리콘 기판) 상에 집적한 것, 및 반도체 칩 등을 패키징한 것을 말한다. 여기서, 각종 트랜지스터의 대표적인 것으로서는, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 대표되는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 예시할 수 있다. 이때, 집적 회로 구성의 대표적인 것으로서는, N채널형 MISFET와 P채널형 MISFET를 조합한 CMOS(Complemetary Metal Oxide Semiconductor)형 집적 회로로 대표되는 CMIS(Complemetary Metal Insulator Semiconductor)형 집적 회로를 예시할 수 있다.
오늘날의 반도체 집적 회로 장치, 즉, LSI(Large Scale Integration)의 웨이퍼 공정은, 통상, 2부분으로 나누어 고려되고 있다. 즉, 첫번째는, 원재료로서의 실리콘 웨이퍼의 반입부터 프리메탈(Premetal) 공정(M1 배선층 하단부와 게이트 전극 구조 사이의 층간 절연막 등의 형성, 콘택트 홀 형성, 텅스텐 플러그, 매립 등을 포함하는 공정) 정도까지의 FEOL(Front End of Line) 공정이다. 두번째는, M1 배선층 형성부터 시작해서, 알루미늄계 패드 전극(또는, 구리 패드 전극) 상의 파이널 패시베이션막에의 패드 개구의 형성 정도까지(웨이퍼 레벨 패키지 프로세스에 있어서는, 당해 프로세스도 포함함)의 BEOL(Back End of Line) 공정이다.
본원에 있어서는, 「층간 절연막」이라고 할 때에는, 특별히 그렇지 않다는 취지를 명시할 때, 또는, 명백하게 그렇지 않은 경우를 제외하고, 메탈 배선 층의 층내 절연막, 메탈 층간의 층간 절연막, 프리메탈 절연막, 각 배선층의 배리어 절연막 등을 포함하는 것으로 한다.
또한, 본원에 있어서는, 편의상, 층간 절연막의 층에 착안하여, 동일한 층간 절연막에 속하는 배선과 비아를 동일한 층명을 부여한다. 즉, 제1층 매립 배선과 제2층 매립 배선 사이의 비아는 제2층 비아이다.
2. 마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대해서, 「A로 이루어지는 X」 등이라고 해도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게, 그렇지 않은 경우를 제외하고, A 이외의 요소를 주요한 구성 요소의 하나로 하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대하여 말하면, 「A를 주요한 성분으로서 포함하는 X」 등의 의미이다. 예를 들어, 「실리콘 부재」 등이라고 해도, 순수한 실리콘에 한정되는 것이 아니라, SiGe 합금이나 기타 실리콘을 주요한 성분으로 하는 다원 합금, 기타 첨가물 등을 포함하는 부재도 포함하는 것인 것은 믈론이다.
마찬가지로, 「산화 실리콘막」, 「산화 실리콘계 절연막」 등이라고 해도, 비교적 순수한 비도프 산화 실리콘(Undoped Silicon Dioxide)뿐만 아니라, 기타 산화 실리콘을 주요한 성분으로 하는 절연막을 포함한다. 예를 들어, TEOS 베이스 산화 실리콘(TEOS-based silicon oxide), PSG(Phosphorus Silicate Glass), BPSG(Borophosphosilicate Glass) 등의 불순물을 도핑한 산화 실리콘계 절연막도 산화 실리콘막이다. 또한, 열산화막, CVD 산화막 이외에, SOG(Spin On Glass), 나노 클러스터링 실리카(NSC: Nano-Clustering Silica) 등의 도포계 막도 산화 실리콘막 또는 산화 실리콘계 절연막이다. 그 밖에, FSG(Fluorosilicate Glass), SiOC(Silicon Oxicarbide) 또는 카본 도프 산화 실리콘(Carbon-doped Silicon oxide) 또는 OSG(Organosilicate Glass) 등의 Low-k 절연막도 마찬가지로, 산화 실리콘막 또는 산화 실리콘계 절연막이다. 또한, 이들과 마찬가지의 부재에 공공을 도입한 실리카계 Low-k 절연막(다공성계 절연막, 「다공성 또는 다공질」이라고 할 때에는, 분자성 다공질을 포함함)도 산화 실리콘막 또는 산화 실리콘계 절연막이다.
또한, 산화 실리콘계 절연막과 함께, 반도체 분야에서 상용되고 있는 실리콘계 절연막으로서는, 질화 실리콘계 절연막이 있다. 이 계통에 속하는 재료로서는, SiN, SiCN, SiNH, SiCNH 등이 있다. 여기서, 「질화 실리콘」이라고 할 때에는, 특별히 그렇지 않다는 취지를 명시했을 때를 제외하고, SiN 및 SiNH의 양쪽을 포함한다. 마찬가지로, 「SiCN」이라고 할 때에는, 특별히 그렇지 않다는 취지를 명시했을 때를 제외하고, SiCN 및 SiCNH의 양쪽을 포함한다.
또한, SiC는, SiN과 유사한 성질을 갖지만, SiON은, 오히려 산화 실리콘계 절연막으로 분류해야 하는 경우가 많지만, 에치 스톱막으로 하는 경우에는, SiC, SiN 등에 가깝다.
질화 실리콘막은, SAC(Self-Aligned Contact) 기술에 있어서의 에치 스톱막, 즉, CESL(Contact Etch-StopLayer)로서, 다용되는 것 이외에, SMT(Stress Memorization Technique)에 있어서의 응력 부여막으로서도 사용된다.
3. 「웨이퍼」라고 할 때에는, 통상은 반도체 집적 회로 장치(반도체 장치, 전자 장치도 동일함)를 그 위에 형성하는 단결정 실리콘 웨이퍼를 가리키지만, 에피택셜 웨이퍼, SOI 기판, LCD 유리 기판 등의 절연 기판과 반도체층 등의 복합 웨이퍼 등도 포함하는 것은 물론이다.
4. 도형, 위치, 속성 등에 대해서, 적합한 예시를 하지만, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 엄밀하게 그것에 한정되는 것이 아닌 것은 물론이다. 따라서, 예를 들어 「정사각형」이란, 대략 정사각형을 포함하고, 「직교」란, 대략 직교하는 경우를 포함하고, 「일치」란, 대략 일치하는 경우를 포함한다. 이것은, 「평행」, 「직각」에 대해서도 동일하다. 따라서, 예를 들어 완전한 평행으로부터의 10도 정도의 어긋남은, 평행에 속한다.
또한, 어느 영역에 대해서, 「전체」, 「전반」, 「전역」 등이라고 할 때에는, 「대략 전체」, 「대략 전반」, 「대략 전역」 등의 경우를 포함한다. 따라서, 예를 들어, 어느 영역의 80% 이상은, 「전체」, 「전반」, 「전역」이라고 할 수 있다. 이것은, 「전체 둘레」, 「전체 길이」 등에 대해서도 동일하다.
또한, 어느 것의 형상에 대해서, 「직사각형」이라고 할 때에는, 「대략 직사각형」을 포함한다. 따라서, 예를 들어 직사각형과 상이한 부분의 면적이, 전체의 20％ 정도 미만이면, 직사각형이라고 할 수 있다. 이 경우에 있어서, 이것은, 「환상」 등에 대해서도 동일하다. 이 경우에 있어서, 환상체가, 분단되어 있는 경우에는, 그 분단된 요소 부분을 내부 삽입 또는 외부 삽입한 부분이 환상체의 일부이다.
또한, 주기성에 대해서도, 「주기적」은, 대략 주기적을 포함하고, 개개의 요소에 대해서, 예를 들어 주기의 어긋남이 20% 미만 정도라면, 개개의 요소는 「주기적」이라고 할 수 있다. 또한, 이 범위에서 벗어나는 것이, 그 주기성의 대상으로 되는 전체 요소의 예를 들어 20% 미만 정도라면, 전기적으로 「주기적」이라고 할 수 있다.
또한, 본절의 정의는, 일반적인 것이며, 이하의 개별의 기재에서 상이한 정의가 있을 때에는, 여기의 부분에 대해서는, 개별의 기재를 우선한다. 단, 당해 개별의 기재 부분에 규정 등 되어 있지 않은 부분에 대해서는, 명확하게 부정되어 있지 않은 한, 본절의 정의, 규정 등이 또한 유효하다.
5. 또한, 특정한 수치, 수량으로 언급했을 때에도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과하는 수치이어도 되고, 그 특정한 수치 미만의 수치이어도 된다.
6. 본원에 있어서, 「포토 다이오드 어레이 영역」이란, 반도체 기판 상에 형성된 선상 또는, 2차원 매트릭스 형상의 포토 다이오드 집합체를 말한다.
또한, 「이미지 센서」란, 포토 다이오드 어레이 영역을 갖는 디바이스를 말한다. 따라서 CCD 이미지 센서 및 CMOS 이미지 센서의 양쪽을 포함한다.
또한, 「CMOS 이미지 센서」란, 본원에 있어서는, CMOS 프로세스에 의해 형성된 반도체 디바이스이며, 포토 다이오드 어레이 영역의 화소 영역이 액티브형(복수의 셀에서 앰프를 공유하는 것을 포함함)인 것을 말한다. 또한, 일반적으로는, 화소 영역이 패시브형인 것을 포함하고, 「CMOS 이미지 센서」라고 칭하는 경우가 있다.
7. 본원에 있어서, 도파로 수용 구멍의 측벽 등에 대해서, 「수직」 또는 「대략 수직」이라고 할 때에는, 수평면과의 각도(측벽의 내각)가 90도일 때를 포함시켜, 83도 내지 97도 정도의 범위를 말한다. 이것은, 도파로 수용 구멍 및 도파로의 단면 형상에 관한 「직사각형」 등의 정의에도 적합하다. 또한, 구멍에 대해서, 「내각」이란, 평탄한 저면을 가정한 경우, 그 저면과 내측면이 구멍의 내부에 있어서 이루는 각도이다. 따라서, 통상 순테이퍼(아래를 항하여 테이퍼 형상, 즉, 아래쪽이 가늘다)의 구멍을 고려한 경우, 내각은, 90도 이상이다.
〔실시 형태의 상세〕
실시 형태에 대하여 더욱 상세하게 설명한다. 각 도면 중에 있어서, 동일 또는 동일한 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려, 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이것에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄된 구멍이어도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니라도, 공극이 아닌 것을 명시하기 위해서, 해칭을 실시하는 경우가 있다.
또한, 양자 택일의 경우의 호칭에 대해서, 한쪽을 「제1」 등으로 하고, 다른 쪽을 「제2」 등으로 칭하는 경우에 있어서, 대표적인 실시 형태를 따라, 대응지어 예시하는 경우가 있지만, 예를 들어 「제1」이라고 해도, 예시한 당해 선택지에 한정되는 것이 아닌 것은 물론이다.
1. 본원의 일 실시 형태의 반도체 집적 회로 장치의 구체예인 CMOS 이미지 센서를 갖는 CMOS 칩의 회로 구성 등 일례의 설명(주로 도 1 내지 도 3)
이 섹션에서는, CMOS 이미지 센서를 탑재한 디지털 카메라용 반도체 집적 회로 칩 등에 대응하는 전형적인 구성을 예로 들어 구체적으로 설명하지만, 이하의 예는, 디지털 카메라에 한하지 않고, 광학적 이미지 정보를 처리하는 반도체 집적 회로 장치 전반에 적용할 수 있는 것은 물론이다.
이 섹션에서 설명하는 사항은, 이하의 모든 섹션에서 설명하는 사항의 베이스로 되는 것이므로, 섹션 2 이하에서는, 원칙적으로 반복의 설명은 피하는 것으로 한다.
또한, 여기서는, 간단화를 위해서, 4트랜지스터형 화소를 예로 들어 구체적으로 설명하지만, 화소 구성은, 그밖의 구성이어도, 복수 화소 공유 방식이어도 된다.
또한, 여기서는, 포토 다이오드 어레이 영역으로서, 매트릭스 형상으로 화소를 배열한 것을 예로 들어 구체적으로 설명하지만, 예를 들어 1행걸러 반 피치씩 어긋나게 하거나 해서 배열해도 된다.
또한, 이하에서는, X-Y 어드레스형 포토 다이오드 어레이 영역을 갖는 것을 예로 들어 구체적으로 설명하지만, 그밖의 판독 형식이어도 되는 것은 물론이다.
도 1은 본원의 일 실시 형태의 반도체 집적 회로 장치의 구체예인 CMOS 이미지 센서를 갖는 CMOS 칩의 회로 구성 등 일례를 설명하기 위한 칩 전체 상면 회로 구성도이다. 도 2는 도 1의 CMOS 이미지 센서 영역 IS의 일례를 나타내는 전체 회로 구성도이다. 도 3은 도 2의 화소 영역 PX의 일례를 나타내는 전체 회로도이다. 이들에 기초하여, 본원의 일 실시 형태의 반도체 집적 회로 장치의 구체예인 CMOS 이미지 센서를 갖는 CMOS 칩의 회로 구성 등 일례를 설명한다.
먼저, CMOS 칩상의 회로 구성의 일례를 도 1에 도시한다. 도 1에 도시하는 바와 같이, 칩(2)의 제1 주면(1a)(디바이스면, 즉, 제2 주면(1b)의 반대면) 상에는, 포토 다이오드 어레이 영역 DM 및 주변 회로 영역 PC를 갖는 CMOS 이미지 센서 IS(CMOS 이미지 센서 영역, CMOS 이미지 센서 회로부)가 설치되어 있다. CMOS 이미지 센서 회로부 IS로부터의 출력 신호는, 예를 들어 AD 변환 회로 영역 ADC(AD 변환 회로부)에서 디지털 신호로 변환되어, 예를 들어 디지털 신호 처리 회로 영역 DSP(디지털 신호 처리 회로부)에 공급되게되고, 필요에 따라, 외부로 출력된다. 또한, 이 회로는, 예를 들어 제어 회로 영역 CC(제어 회로부)에 의해 제어되고 있다.
이어서, 도 1의 CMOS 이미지 센서 영역 IS의 회로 구성의 일례를 도 2에 도시한다. 도 2에 도시하는 바와 같이, CMOS 이미지 센서 영역 IS에는, 화소 영역 PX(화소)를 매트릭스 형상으로 배열한 포토 다이오드 어레이 영역 DM이 설치되어 있다. 이들 다수의 화소 영역 PX는, 행마다, 대응하는 행 선택선 RL에 전기적으로 접속되어 있고, 이들 다수의 행 선택선 RL은, 행 선택 회로 영역 RS(행 선택 회로부)에 의해 제어되고 있다. 마찬가지로, 이들 다수의 화소 영역 PX는, 열마다, 대응하는 읽어냄선 CL에 전기적으로 접속되어 있고, 이들 다수의 읽어냄선 CL은, 읽어냄 회로 영역 CS(읽어냄 회로부)에 전기적으로 접속되어 있다.
이어서, 도 2의 화소 영역 PX의 회로 구성의 일례를 도 3에 도시한다. 도 3에 도시하는 바와 같이, 화소 영역 PX 내에는, 애노드가 접지 전위에 접속되게 되어 있는 포토 다이오드 PD가 설치되어 있고, 그 캐소드는, 전송 트랜지스터 TX를 통하여, 부유 확산층 FD(부유 확산층 노드)에 전기적으로 접속되게 되어 있다. 이 전송 트랜지스터 TX의 온 및 오프는, 전송 신호Φt에 의해 제어되고 있다. 이 부유 확산층 FD는, 리셋 트랜지스터 RT를 통하여, 전원 Vdd(전원 전위)와 전기적으로 접속되게 되어 있고, 그 제어는, 리셋 신호Φr에 의해 행하여지고 있다. 부유 확산층 FD에 이송된 신호 전하(신호 전위)는 증폭 트랜지스터 SF에 의해 증폭되고, 행 선택 트랜지스터 ST를 통하여, 읽어냄선 CL에 전기적으로 접속되게 되어 있다.
2. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 화소 영역의 디바이스 구조 등의 일례(직사각형 도파로 수용 구멍 구조/산화 실리콘계 사이드 월 구조/계단 형상 굴절률 분포 방식/질화 실리콘 다층 충전형 구조)의 설명(주로 도 4 내지 도 11)
이 섹션에서는, 섹션 1에서 설명한 회로 구성 등을 예로 들어, 화소 영역의 구조 등을 구체적으로 설명한다.
이 섹션에서 설명하는 사항은, 이하의 모든 섹션에서 설명하는 사항의 베이스로 되는 것이므로, 섹션 3 이하에서는, 원칙적으로 반복의 설명은 피하는 것으로 한다.
또한, 여기서는, 전하 전송형 화소를 예로 들어 구체적으로 설명하지만, 그밖의 형식의 화소이어도 되는 것은 물론이다.
또한, 여기서는, 매립 포토 다이오드(Pinned Photo Diode)를 갖는 화소를 예로 들어 구체적으로 설명하지만, 그밖의 형식의 화소이어도 되는 것은 물론이다.
또한, 여기서는, 기판 및 불순물 영역의 구조에 대해서, N형 기판을 사용한 것을 예로 들어 구체적으로 설명하지만, P형 기판을 사용한 것이어도 되는 것은 물론이다. 마찬가지로, 여기서는, N형 기판에 딥 P웰을 형성하는 것을 예로 들어 구체적으로 설명하지만, P형 에픽택시 영역을 형성하는 것이어도, 딥 P웰을 사용하지 않는 것이어도 되는 것은 물론이다.
또한, 이하에서는, 온 칩 마이크로 렌즈, 컬러 필터, 이너렌즈를 설치한 구조를 예로 들어 구체적으로 설명하지만, 이들 중 모두 또는 일부를 사용하지 않는 것이어도 되는 것은 물론이다.
도 4는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 화소 영역의 디바이스 구조 등의 일례(직사각형 도파로 수용 구멍 구조/산화 실리콘계 사이드 월 구조/계단 형상 굴절률 분포 방식/질화 실리콘 다층 충전형 구조)를 설명하기 위한 도 3에 대응하는 디바이스 레이아웃의 일례를 나타내는 레이아웃도이다. 도 5는 도 2의 화소 영역 PX의 단면 구조의 일례의 개요를 나타내기 위한 도 4의 X-X' 단면에 대응하는 칩 단면도이다. 도 6은 도 4의 레이아웃에 대략 대응하는(보기 쉽게 하기 위해서, 일부의 접속 구조 등을 생략하고 있음) 디바이스 단면 구조 설명도이다. 도 7은 도 5의 도파로(10)의 상세 구조를 설명하기 위한 디바이스 주요부 단면도이다. 도 8은 도 7의 제3 질화 실리콘계 절연막(20c)의 깊이 방향의 이등분면에 대응하는 Z-Z' 수평 단면의 단면도이다. 도 9는 도 8의 대칭면 CP를 대칭 중심으로 하는 A-A' 단면의 굴절률 분포도이다. 도 10은 질화 실리콘막의 막 내의 질소량과 굴절률의 관계를 나타내는 데이터 플롯도이다. 도 11은 대표적인 질화 실리콘막 성막 프로세스에 있어서의 가스 유량비와 성막된 질화 실리콘막의 질소 조성비를 나타내는 데이터 플롯도이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 화소 영역의 디바이스 구조 등의 일례(직사각형 도파로 수용 구멍 구조/산화 실리콘계 사이드 월 구조/계단 형상 굴절률 분포 방식/질화 실리콘 다층 충전형 구조)를 설명한다.
도 3의 화소 영역 PX의 평면 레이아웃의 일례를 도 4에 도시한다. 도 4에 도시하는 바와 같이, 이 예에 있어서는, 화소 영역 PX 내에는, 복수의 액티브 영역(4a, 4b, 4c)이 설치되어 있고, 그 사이는, STI 영역(3)(소자 분리 영역)에서 서로 분리되어 있다.
액티브 영역(4a)에는, 포토 다이오드 PD 및 전송 트랜지스터 TX가 설치되어 있고, 액티브 영역(4b)에는, 리셋 트랜지스터 RT, 증폭 트랜지스터 SF 및 행 선택 트랜지스터 ST가 설치되어 있다. 한편, 액티브 영역(4c)에는, 접지용 콘택트부(7g)가 설치되어 있다. 여기서, 이 예에서는, 도파로(10)는 평면적으로 말해서, 포토 다이오드 PD보다도 사이즈가 약간 크고, 이것을 내포하는 것으로 되어 있다. 또한, 이것은 필수가 아닌 것은 물론이다. 또한, 포토 다이오드 PD의 평면 형상은, 여기서는, 대략 직사각형의 것을 나타냈지만, 직사각형에 한하지 않고, 원형이어도, 5각형 이상의 다각형이어도 된다.
액티브 영역(4a)의 우측 단부 근방에는, 전송 트랜지스터 TX의 게이트 전극(5a)이 설치되어 있고, 메탈 배선과의 비아부(8t)를 통하여, 전송 신호Φt(도 3)가 공급되게 되어 있다.
액티브 영역(4a)의 우측 단부에는, 부유 확산층 FD 및 메탈 배선과의 콘택트부(7t)가 설치되어 있고, 예를 들어 상호 접속 배선(6)(제1층 구리 매립 배선) 및 메탈 배선과의 콘택트부(7r)를 통하여, 리셋 트랜지스터 RT와 접속되어 있다. 이 상호 접속 배선(6)은 메탈 배선과의 비아부(8s)를 통하여, 증폭 트랜지스터 SF의 게이트 전극(5c)과 접속되어 있고, 게이트 전극(5c)와 리셋 트랜지스터 RT의 게이트 전극(5b) 사이의 액티브 영역(4b)에는, 전원용 콘택트부(7d)가 설치되어 있다.
행 선택 트랜지스터 ST의 읽어냄선 CL(도 3)과의 콘택트부(7s)와 증폭 트랜지스터 SF의 게이트 전극(5c) 사이의 액티브 영역(4b)에는, 행 선택 트랜지스터 ST의 게이트 전극(5d)이 설치되어 있고, 이 게이트 전극(5d)은, 행 선택선과의 비아부(8c)를 통하여, 행 선택선 RL(도 3)과 전기적으로 접속되어 있다.
이어서, 도 4의 X-X' 단면에 대응하는 디바이스 단면에 있어서의 화소 영역 PX(도파로 및 그 주변 영역(18)을 포함함)의 단면층 구조의 개요를 도 5에 도시한다. 도 5에 도시하는 바와 같이, N형 단결정 실리콘 기판(1s)의 제1 주면(1a)(디바이스면) 측에는, 이 예에서는, 예를 들어 P형 딥 웰 영역 DP가 설치되어 있고, 그 결과, 나머지의 이면측 부분이 N형 단결정 실리콘 기판 영역(1n)으로 되어 있다. P형 딥 웰 영역 DP의 표면 영역에는, 포토 다이오드 PD가 설치되어 있다. 이 예에서는, 포토 다이오드 PD는, 평면적으로 말해서, 도파로(10)에 내포되어 있다.
N형 단결정 실리콘 기판(1s)의 제1 주면(1a) 상에는, 반사 방지막 AR(이것은, 물론 필수는 아님)이 설치되어 있고, 그 위에는, 다층 구조를 갖는 층간 절연막(11)이 설치되어 있다. 반사 방지막 AR로서는, 예를 들어 위에서부터 질화 실리콘막(예를 들어, 두께 30㎚ 정도)/질화 실리콘막(예를 들어, 두께 30㎚ 정도)/산화 실리콘막(예를 들어, 두께 30㎚ 정도) 등으로 구성된 다층막을 적합한 것으로서 예시할 수 있다.
층간 절연막(11)의 제1 주면(1a) 측의 표면으로부터 저면의 근방에 걸쳐서는, 도파로 수용 구멍(9)이 설치되어 있고, 그 중에는, 다층 구조를 갖는 도파로(10)가 매립되어 있다. 이 예에 있어서는, 도파로(10)는, 도파로 수용 구멍(9)의 측면(9s)과 저면(9b)에 있어서, 층간 절연막(11)과 접하고 있다.
층간 절연막(11) 및 도파로(10) 상에는, 이너렌즈층(12)이 설치되어 있고, 그 상에는, 컬러 필터층(14)이 설치되어 있다. 이너렌즈층(12)은, 예를 들어 질화 실리콘계 절연막 등의 CVD와 리소그래피에 의한 가공 등의 조합으로 형성할 수 있다. 한편, 또한, 컬러 필터층(14)은, 컬러 레지스트 등을 사용한 통상의 리소그래피에 의해 형성할 수 있다. 컬러 필터층(14) 상에는, 마이크로렌즈층(15)이 설치되어 있다. 마이크로렌즈층(15)의 형성은, 예를 들어 용융법, 에치 백법 등에 의해 형성할 수 있다.
여기서, 디바이스 구조를 구체적으로 설명할 수 있도록, 도 5에 있어서의 전형적인 주요부 치수의 일례를 나타내는 것으로 하면 이하와 같다. 즉, 도파로(10)의 폭은, 예를 들어 700㎚ 정도, 그 높이는, 예를 들어 500㎚ 정도, 층간 절연막(11)의 두께는, 예를 들어 600㎚ 정도, 포토 다이오드 PD의 폭은, 예를 들어 600㎚ 정도이다. 이 예에서는, 포토 다이오드 PD의 폭은, 도파로(10)의 폭보다도 작게 되어 있다. 이것은 필수는 아니지만, 포토 다이오드 PD의 폭을 넓게 하고, 그 주변까지 신호광을 널리 퍼지게 하려고 하면, 크로스토크를 증가시키는 결과로 되기 때문이다.
이어서, 도 3에 대응하여, 동작 원리를 알기 쉽도록, 화소 영역 PX의 모식적인 단면 구조를 도 6에 도시한다. 또한, 이 도면에서는, 간소화를 위해서, 도 4와는 대응하지 않는 부분이 있다. 예를 들어, 부유 확산층 FD는, 단일의 불순물 영역에서 대표시키고 있다. 도 6에 도시하는 바와 같이, 이 예에 있어서는, 반도체 기판(1s)의 제1 주면(1a) 측의 표면 영역에는, P형 딥 웰 영역 DP보다도 고농도의 P형 웰 영역 PW1, PW2가 설치되어 있다. P형 웰 영역 PW1의 표면에는, 리셋 트랜지스터 RT 또는 전송 트랜지스터 TX의 소스 드레인 영역에 대응하는 고농도 N형 영역 SDN+1, SDN+2가 설치되어 있다. 고농도 N형 영역 SDN+2는, 리셋의 기준 전위로서의 전원 전위 Vdd에 전기적으로 접속되어 있다. 고농도 N형 영역 SDN+1은, 부유 확산층 FD이며, 고농도 N형 영역 SDN+1과 고농도 N형 영역 SDN+2 사이에 있고, 반도체 기판(1s)의 제1 주면(1a) 상에는, 게이트 절연막 등을 개재하여, 리셋 트랜지스터 RT의 게이트 전극(5b)이 설치되어 있다.
한편, P형 웰 영역 PW2의 표면에는, 접지 전위 Gnd를 공급하기 위한 고농도 P 형 영역 SDP+가 설치되어 있다. 또한, 반도체 기판(1s)의 제1 주면(1a) 측의 표면 영역에는, P형 웰 영역 PW2와 경계를 접하도록, 포토 다이오드 PD의 N형 캐소드 영역(16n)이 설치되어 있고, 이 예에서는, P형 딥 웰 영역 DP와의 사이에서, PN 접합을 구성하고 있다. N형 캐소드 영역(16n)의 표면에는, P형 웰 영역 PW2와 전기적으로 접속된 표면 P+형 영역(17p)이 있고, 포토 다이오드 PD에의 표면의 영향을 완화하고 있다.
고농도 N형 영역 SDN+1과 N형 캐소드 영역(16n) 사이이고, 반도체 기판(1s)의 제1 주면(1a) 상에는, 게이트 절연막 등을 개재하여, 전송 트랜지스터 TX의 게이트 전극(5a)이 설치되어 있다.
동작 시에는, N형 기판 영역(1n)은, 전원 전위 Vdd에 전기적으로 접속되어 있고, P형 딥 웰 영역 DP, P형 웰 영역 PW1, PW2 및 표면 P+형 영역(17p)은, 접지 전위 Gnd에 전기적으로 접속되어 있다. 따라서, 포토 다이오드 PD를 구성하는 PN 접합은, 역방향 바이어스되어 있다.
이어서, 도 5의 도파로(10)의 내부 구조의 일례를 도 7 및 도 8에 도시한다. 도 7 및 도 8에 도시하는 바와 같이, 도파로 수용 구멍(9)의 측벽(9s)에 접하는 주변부에는, 예를 들어 산화 실리콘계 사이드 월 절연막(19)이 있고, 그 내측의 저면(9b) 및 측면에는, 제1 질화 실리콘계 절연막(20a)이 형성되어 있다. 제1 질화 실리콘계 절연막(20a) 상의 도파로 수용 구멍(9)의 내면 전체면에는, 제2 질화 실리콘계 절연막(20b)이 형성되어 있다. 제2 질화 실리콘계 절연막(20b) 상의 도파로 수용 구멍(9)의 내부는, 제3 질화 실리콘계 절연막(20c)에 의해 매립되어 있다. 또한, 도 7로부터 알 수 있는 바와 같이, 단면 형상은, 대칭면 CP에 대해서, 대략 대상으로 되어 있고, 평면적으로 보았을 때는, 도 8로부터 알 수 있는 바와 같이, 대략 정사각형 또는, 이것에 가까운 직사각형 또는, N이 4 또는 그 이상의 대략 N각형 형상(원형을 포함함)을 나타내고 있다. 또한, 필요에 따라, 그밖의 형상을 취하는 것을 배제하는 것은 아니다. 또한, 도 8에 도시되는 바와 같이, 제1, 제2 및 제3 질화 실리콘계 절연막(20a, 20b, 20c)의 평면 형상은 각이 라운딩 처리된 형상을 하고 있다. 제1 질화 실리콘계 절연막(20a)은 제2 질화 실리콘계 절연막(20b)보다도 각의 라운딩이 작다. 즉, 각의 반경 R이 커져 있다. 마찬가지로, 제2 질화 실리콘계 절연막(20b)은 제3 질화 실리콘계 절연막(20a)보다도 각의 라운딩이 작다.
도 7로부터 알 수 있는 바와 같이, 이 예에 있어서는, 측벽의 내각θ는, 대략 90도이다. 또한, 제1 질화 실리콘계 절연막(20a)의 상부 폭 W1a는, 하부 폭 W1b보다 좁아져 있다. 여기서, 「상부 폭」이란, 제3 질화 실리콘계 절연막(20c)의 깊이의 절반보다도 상방이며, 그 상반부의 더 절반의 깊이보다도 윗부분에 있어서의 수평하게 측정한 막의 두께를 말한다. 한편, 「하부 폭」이란, 제3 질화 실리콘계 절연막(20c)의 깊이의 절반보다도 하방이며, 그 하반부의 더 절반의 깊이보다도 아랫부분에 있어서의 수평하게 측정한 막의 두께를 말한다. 단, 제3 질화 실리콘계 절연막(20c)의 깊이의 범위 내에 한정한다. 이들 정의는, 다른 막에 대해서도 동일하다.
마찬가지로, 제2 질화 실리콘계 절연막(20b)의 상부 폭 W2a는, 하부 폭 W2b보다 좁아져 있다.
이러한 구조 및 치수의 관계로 함으로써, 도파로(10)의 중심을 수직 하방으로 진행하는 신호광과 도파로(10)의 주변부를 중심을 향하여 비스듬하게 진행하는 광의 속도의 수직 성분을 일치시킬 수 있고, 또한, 도파로(10)의 하반부에서, 파면의 면적을 넓게 취할 수 있으므로, 파면의 만곡에 의한 원하지 않는 산란 등을 최소한으로 억제할 수 있다.
이어서, 도 8의 A-A' 단면에 대응하는 굴절률 분포를 도 9에 도시한다. 도 9에 도시하는 바와 같이, 계단 형상의 굴절률 분포를 나타내고, 수평 부분의 값은 높은 쪽부터, 예를 들어 2.0, 1.95, 1.90이다. 여기서, 가장 아래의 수평 부분의 굴절률은, 산화 실리콘계 사이드 월 절연막(19)의 굴절률에 대응한다.
이것에 관련하여, 질화 실리콘계 절연막의 질소 함유량과 굴절률의 관계를 도 10에 도시한다. 도 10에 도시하는 바와 같이, 질소 함유량이 증가함에 따라, 대략 리니어하게 굴절률이 감소하는 것을 알 수 있다.
또한, 전형적인 질화 실리콘계 절연막의 CVD(Chemical Vapor Deposition) 프로세스에 있어서의 가스 유량비와 성막된 질화 실리콘계 절연막 내의 질소 조성비의 관계를 도 11에 도시한다. 도 11에 도시하는 바와 같이, 질소 함유 가스의 유량 증가에 수반하여, 대략 리니어하게, 막 내의 질소 조성비가 증가하는 것을 알 수 있다. 따라서, 도 10에서, 목적으로 하는 굴절률에 대응하는 질소 함유량을 선택하고, 그 질소 함유량에 대응하는 질소 함유 가스의 유량을 도 11에 있어서 선택하여, CVD를 실행하면, 원하는 굴절률을 갖는 질화 실리콘계 절연막이 얻어지는 것을 알 수 있다.
3. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 주변의 상세 디바이스 구조 및 관련된 제법의 아웃라인 등의 일례의 설명(주로 도 12)
이 섹션에서는, 도 5의 주로 상반 부분(기판 표면보다 윗부분)의 상세 구조(반도체 기판 내는, 도 6 등에서 대략 설명되어 있으므로, 여기서는, 반도체 기판의 상면보다 윗부분을 주로 설명함)의 일례를 설명한다. 또한, 도파로(10)에 대해서는, 도 7에서 상세하게 설명했으므로, 여기서는, 당해 부분의 상세한 것은 반복 설명하지 않는다.
도 12는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 주변의 상세 디바이스 구조 및 관련된 제법의 아웃라인 등의 일례를 설명하기 위한 화소 영역 PX의 상세 디바이스 단면도(도파로(10) 부분의 내부 구조는, 이 도면에서는 생략하고 있음)이다. 이것에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 주변의 상세 디바이스 구조 및 관련된 제법의 아웃라인 등의 일례를 설명한다.
도 5의 도파로(10)의 외부 주변의 화소 영역 PX의 상세 단면 구조의 일례를 도 12에 도시한다. 도 12에 도시하는 바와 같이, N형 단결정 실리콘 기판(1s)의 제1 주면(1a) 측의 표면 영역에는, 포토 다이오드 PD가 설치되어 있다. N형 단결정 실리콘 기판(1s)의 제1 주면(1a) 상의, 예를 들어 대략 전체면(예를 들어, 도 1의 포토 다이오드 어레이 영역 DM의 대략 전체면)에는, 반사 방지막 AR(두께는, 예를 들어 90㎚ 정도)이 설치되어 있다.
반사 방지막 AR 위에는, 이것보다도 두껍게, 주로 산화 실리콘계 절연막으로 구성된 프리메탈 절연막(22)(두께는, 예를 들어 250㎚ 정도)이 설치되어 있다. 프리메탈 절연막(22)으로서는, 예를 들어 HDP(HIgh Density Plasma)-SiO2막을 적합한 것으로서 예시할 수 있다.
프리메탈 절연막(22) 상에는, 제1층 배선층내 산화 실리콘계 절연막(24)(두께는, 예를 들어, 100㎚ 정도)이 설치되어 있고, 거기에는, 예를 들어 싱글 다마신법에 의해 매립된 제1층 구리 매립 배선 M1이 설치되어 있다. 제1층 배선층내 산화 실리콘계 절연막(24)으로서는, 예를 들어 P-TEOS(Plasma-Tetraethylorthosilicate)-SiO2막 등을 적합한 것으로서 예시할 수 있다.
제1층 배선층내 산화 실리콘계 절연막(24) 및 제1층 구리 매립 배선 M1 상에는, 예를 들어 제1층 배선층상 확산 배리어 절연막(26)(두께는, 예를 들어 30㎚ 정도)이 설치되어 있다. 제1층 배선층상 확산 배리어 절연막(26)으로서는, 예를 들어 SiCN막 등을 적합한 것으로서 예시할 수 있다.
제1층 배선층상 확산 배리어 절연막(26) 상에는, 예를 들어 배선 층간 산화 실리콘계 절연막(23)(두께는, 예를 들어 70㎚ 정도)이 설치되어 있다. 배선 층간 산화 실리콘계 절연막(23)으로서는, 예를 들어 SiOC막 등을 적합한 것으로서 예시할 수 있다.
배선 층간 산화 실리콘계 절연막(23) 상에는, 예를 들어 제2층 배선층내 산화 실리콘계 절연막(25)(두께는, 예를 들어 120㎚ 정도)이 설치되어 있고, 거기에는, 예를 들어 듀얼 다마신법에 의해 매립된 제2층 구리 매립 배선 M2가 설치되어 있다. 제2층 배선층내 산화 실리콘계 절연막(25)으로서는, 예를 들어 SiOC막 등을 적합한 것으로서 예시할 수 있다.
이 예에 있어서는, 이 제1층 구리 매립 배선 M1, 제2층 구리 매립 배선 M2 등에 의해, 다층 배선 MW가 구성되어 있다.
제2층 배선층내 산화 실리콘계 절연막(25) 및 제2층 구리 매립 배선 M2 상에는, 예를 들어, 제2층 배선층상 확산 배리어 절연막(27)(두께는, 예를 들어 30㎚ 정도)이 설치되어 있다. 제2층 배선층상 확산 배리어 절연막(27)으로서는, 예를 들어 SiCN막 등을 적합한 것으로서 예시할 수 있다.
이상과 같이, 이 예에 있어서는, 도파로(10)는, 제2층 배선층상 확산 배리어 절연막(27)의 표면으로부터 프리메탈 절연막(22)(즉, 층간 절연막(11))의 중도까지 이르는 단면이 직사각형의 도파로 수용 구멍(9)의 내부에 매립되어 있다.
또한, 도파로(10) 및 제2층 배선층상 확산 배리어 절연막(27) 상에는, 예를 들어 그 광축이 도파로(10)의 광축과 대략 일치하도록, 이너렌즈 IL이 설치되어 있다. 그리고, 이너렌즈 IL 상은, 예를 들어 평탄화 절연막(21)에 의해 평탄화되어 있다. 이 예에서는, 이 이너렌즈 IL, 평탄화 절연막(21) 등에 의해, 이너렌즈층(12)이 구성되어 있다. 이너렌즈층(12)의 재료로서는, 예를 들어 질화 실리콘계 절연막을 적합한 것으로서 예시할 수 있다.
이너렌즈층(12) 상의 컬러 필터층(14)에는, 필요에 따라, 적, 청 또는 녹 등의 컬러 필터 CF가 설치되어 있다. 컬러 필터층(14) 상에는, 또한, 마이크로렌즈 ML이, 예를 들어 그 광축이 도파로(10)의 광축과 대략 일치하도록 설치되어 있다.
4. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례의 설명(주로 도 13 내지 도 21)
이 섹션에서는, 섹션 1 내지 3에서 설명한 도파로 수용 구멍(9)의 매립 구조에 대응하는 프로세스의 일례를 설명한다. 또한, 이 섹션의 도 13 내지 도 21에 있어서는, 표시의 간결함을 확보하기 위해서, 반사 방지막 AR은, 표시하지 않는 것으로 한다.
도 13은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(산화 실리콘계 사이드 월 절연막 형성(19)부터 제1 질화 실리콘계 절연막(20a)의 성막)에 있어서의 디바이스 모식 단면도이다. 도 14는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(갭 필재 도포 공정)에 있어서의 디바이스 모식 단면도이다. 도 15는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(갭 필재 에치 백 공정)에 있어서의 디바이스 모식 단면도이다. 도 16은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(제1 질화 실리콘계 절연막(20a)의 에치 백 공정)에 있어서의 디바이스 모식 단면도이다. 도 17은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(갭 필재 제거 공정)에 있어서의 디바이스 모식 단면도이다. 도 18은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(제1 질화 실리콘계 절연막(20a) 상의 도파로 수용 구멍 상부 폭 확대 에칭 공정)에 있어서의 디바이스 모식 단면도이다. 도 19는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(제2 질화 실리콘계 절연막(20b)의 성막 공정)에 있어서의 디바이스 모식 단면도이다. 도 20은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(제2 질화 실리콘계 절연막(20b) 상의 도파로 수용 구멍 상부 폭 확대 에칭 공정)에 있어서의 디바이스 모식 단면도이다. 도 21은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명하기 위한 도파로 수용 구멍의 주변 제조 공정도상(평탄화 처리 공정 전)에 있어서의 디바이스 모식 단면도이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 프로세스 등의 일례를 설명한다.
우선, 도 13에 도시하는 바와 같이, 예를 들어, 통상의 이방성 드라이 에칭(예를 들어, 플루오로카본계 에칭 가스)에 의해, 층간 절연막(11)의 표면측으로부터, 그 내부에 이르는 도파로 수용 구멍(9)을 형성한다. 이어서, CVD 등에 의해 산화 실리콘막을 성막하고, 계속해서 이방성 에칭을 실시함으로써, 도파로 수용 구멍(9)의 예를 들어 전체 둘레의 측벽(9s)을 따라, 산화 실리콘계 사이드 월 절연막(19)을 형성한다. 다음으로, 예를 들어 플라즈마 CVD 등에 의해, 도파로 수용 구멍(9)의 내면을 포함하는 웨이퍼(1)의 제1 주면(1a) 측의 대략 전체면에, 예를 들어 막 두께 300㎚ 정도의 제1 질화 실리콘계 절연막(20a)(굴절률은, 예를 들어 1.90 정도)을 성막한다.
이어서, 도 14에 도시하는 바와 같이, 예를 들어 웨이퍼(1)의 제1 주면(1a) 측의 대략 전체면에, 갭 필재(31)(예를 들어, 유기계 갭 필재)를 도포하거나 함으로써, 표면을 평탄화한다.
이어서, 도 15에 도시하는 바와 같이, 예를 들어 드라이 에칭(예를 들어, 산소 계 플라즈마 분위기)에 의해, 갭 필재(31)의 에치 백을 실행하여, 도파로 수용 구멍(9) 내에 갭 필재(31)를 남김과 함께, 도파로 수용 구멍(9) 밖의 제1 질화 실리콘계 절연막(20a)의 표면을 노출시킨다.
이어서, 도 16에 도시하는 바와 같이, 예를 들어 이방성 드라이 에칭(예를 들어, 플루오로카본계 에칭 가스)에 의해, 제1 질화 실리콘계 절연막(20a)의 에치 백을 실행한다. 즉, 에칭되어야 할 부분(20ae)을 제거한다.
이어서, 도 17에 도시하는 바와 같이, 예를 들어 드라이 에칭(예를 들어, 산소계 플라즈마 분위기)에 의해, 불필요해진 갭 필재(31)(도 16)를 전체면 제거한다.
이어서, 도 18에 도시하는 바와 같이, 예를 들어 이방성 드라이 에칭(예를 들어, 아르곤계 가스 분위기 중에서의 스퍼터링 에치)에 의해, 제1 질화 실리콘계 절연막(20a)의 표면을 비등방적으로 제거함으로써, 도파로 수용 구멍(9)의 상단부 부근에 있어서의 비충전 부분의 폭 WE를 확장한다(「제1 상단부 확대 에칭 처리」라고 함).
이어서, 도 19에 도시하는 바와 같이, 예를 들어 플라즈마 CVD 등에 의해, 제1 질화 실리콘계 절연막(20a)의 표면의 대략 전체면에, 예를 들어 막 두께 200㎚ 정도의 제2 질화 실리콘계 절연막(20b)(굴절률은, 예를 들어 1.95 정도)을 성막한다.
이어서, 이전과 마찬가지로, 도 20에 도시하는 바와 같이, 예를 들어 이방성 드라이 에칭(예를 들어, 아르곤계 가스 분위기 중에서의 스퍼터링 에치)에 의해, 제2 질화 실리콘계 절연막(20b)의 표면을 비등방적으로 제거함으로써, 도파로 수용 구멍(9)의 상단부 부근에 있어서의 비충전 부분의 폭 WE를 확장한다(「제2 상단부 확대 에칭 처리」라고 함). 즉, 제2 질화 실리콘계 절연막의 에칭되어야 할 부분(20be)을 제거한다.
이어서, 도 21에 도시하는 바와 같이, 예를 들어 플라즈마 CVD 등에 의해, 제2 질화 실리콘계 절연막(20b)의 표면의 대략 전체면에, 예를 들어 막 두께 500㎚ 정도의 제3 질화 실리콘계 절연막(20c)(굴절률은, 예를 들어 2.00 정도)을 성막함으로써, 도파로 수용 구멍(9)을 매립한다. 다음으로, 예를 들어 갭 필재(31)와 마찬가지의 갭 필재를, 웨이퍼(1)의 제1 주면(1a) 측의 대략 전체면에 도포한다. 다음으로, 예를 들어 드라이 에칭에 의해, 도파로 수용 구멍(9) 밖의 제1 질화 실리콘계 절연막(20a), 제2 질화 실리콘계 절연막(20b), 제3 질화 실리콘계 절연막(20c) 등이 제거될 때까지, 에치 백 처리를 실행한다.
5. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 형성 영역의 깊이 방향 범위에 따른 변형예 1(반사 방지막 바로 위 구조)의 설명(주로 도 22)
이 섹션에서는, 도 5의 단면 구조에 따른 변형예를 설명한다. 여기서, 도면을 보기 쉽게 하기 위해서, 도파로 수용 구멍(9)의 단면 구조로서는, 직사각형의 것을 예로 들어 구체적으로 설명하지만, 이것은, 테이퍼가 부착된 것, 즉, 역사다리꼴이어도 되는 것은 물론이다. 따라서, 도파로(10)의 형태로서는, 도 7에 나타낸 것 이외에, 도 25, 도 27, 도 30 등의 것을 적용할 수 있다. 또한, 도파로(10) 내의 굴절률 분포로서는, 도 9에 나타낸 것 이외에, 도 24나 도 29에 나타내는 것 등을 적용할 수 있다.
도 22는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 형성 영역의 깊이 방향 범위에 관한 변형예 1(반사 방지막 바로 위 구조)을 설명하기 위한 도 4의 X-X' 단면에 대응하는 칩 단면도이다. 이것에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 형성 영역의 깊이 방향 범위에 따른 변형예 1(반사 방지막 바로 위 구조)을 설명한다.
이 예에서는, 도 22에 도시하는 바와 같이, 도파로(10)(도파로 수용 구멍(9))는 층간 절연막(11)의 하단부, 즉, 반사 방지막 AR의 상면에 도달해 있다.
이것에 의해, 반도체 기판 표면과 도파로(10) 사이에 층간 절연막(11)이 있는 경우와 비교하여, 원하지 않는 신호광의 반사 등을 저감할 수 있다. 또한, 이 예에서는, 도파로(10)의 바로 아래에, 반사 방지막 AR이 있으므로, 반사 방지막 AR을 도파로 수용 구멍(9)의 형성 시의 에칭 스톱으로 할 수 있다. 또한, 반사 방지막 AR이 있으므로, 도파로 수용 구멍(9)의 형성 시의 반도체 기판에의 대미지를 저감할 수 있다.
6. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 형성 영역의 깊이 방향 범위에 관한 변형예 2(반도체 기판 바로 위 구조)의 설명(주로 도 23)
이전의 섹션과 마찬가지로, 이 섹션에서는, 도 5의 단면 구조에 관한 변형예를 설명한다. 여기서, 도면을 보기 쉽게 하기 위해서, 도파로 수용 구멍(9)의 단면 구조로서는, 직사각형의 것을 예로 들어 구체적으로 설명하지만, 이것은, 테이퍼가 부착된 것, 즉, 역사다리꼴이어도 되는 것은 물론이다. 따라서, 도파로(10)의 형태로서는, 도 7에 나타낸 것 이외에, 도 25, 도 27, 도 30 등의 것을 적용할 수 있다. 또한, 도파로(10) 내의 굴절률 분포로서는, 도 9에 나타낸 것 이외에, 도 24나 도 29에 나타내는 것 등을 적용할 수 있다.
도 23은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 형성 영역의 깊이 방향 범위에 관한 변형예 2(반도체 기판 바로 위 구조)를 설명하기 위한 도 4의 X-X' 단면에 대응하는 칩 단면도이다. 이것에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 형성 영역의 깊이 방향 범위에 따른 변형예 2(반도체 기판 바로 위 구조)를 설명한다.
이 예에서는, 도 23에 도시하는 바와 같이, 도파로(10)(도파로 수용 구멍(9))는, 층간 절연막(11)의 하단부, 즉, 반사 방지막 AR이 제거되어 있고, 도파로(10)(도파로 수용 구멍(9))는, N형 단결정 실리콘 기판(1s)(반도체 기판)의 상면(1a)에 도달해 있다.
이것에 의해, 반도체 기판 표면과 도파로(10) 사이에 반사 방지막 AR이 있는 경우와 비교하여, 원하지 않는 신호광의 반사 등을 저감할 수 있다.
또한, 상술한 도 22에서의 설명과 마찬가지로, 도파로 수용 구멍(9)을 형성할 때에, 반사 방지막 AR이 에칭 스토퍼로서 기능함으로써, 일단 에칭을 멈춘다. 그 후, 반사 방지막 AR을 제거하기 위해서, 1회의 에칭 처리로 도파로 수용 구멍(9)을 형성하는 경우에 비하여, 기판(1s)에의 대미지를 저감할 수 있다.
7. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 따른 굴절률 분포의 변형예(연속 굴절률 분포 방식)의 설명(주로 도 24)
이 섹션에서는, 도 7의 구조를 예로 들어, 도 9의 굴절률 분포에 관한 변형예를 설명하지만, 이 굴절률 분포는, 도 7의 구조에 한하지 않고, 도 25, 도 27, 도 30 등의 구조에도 대략 그대로 적용할 수 있다.
도 24는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 관한 굴절률 분포의 변형예(연속 굴절률 분포 방식)를 설명하기 위한 도 8의 대칭면 CP를 대칭 중심으로 하는 A-A' 단면의 굴절률 분포도이다. 이것에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 관한 굴절률 분포의 변형예(연속 굴절률 분포 방식)를 설명한다.
이 예에서는, 도 9와 달리, 도 24에 도시하는 바와 같이, 굴절률의 분포는, 연속적으로 변화하고 있다.
이것에 의해, 도파로(10)의 중심을 수직으로 아랫쪽으로 진행하는 파면을 고정밀도로 연속된 광폭의 평면으로 할 수 있어, 산란을 최소한으로 할 수 있다.
또한, 「연속적으로 변화」라고 해도, 실제로 연속적으로 변화시킬 뿐만 아니라, 다층막으로 대체시킬 수 있다. 예를 들어, 도 13 내지 도 21의 프로세스의 예에서 설명하면, 제1 질화 실리콘계 절연막(20a), 제2 질화 실리콘계 절연막(20b), 제3 질화 실리콘계 절연막(20c)(매립 질화 실리콘계 절연막) 등의 각 구성막을 2층 이상(예를 들어, 3층)으로 하여, 각 상이한 굴절률(나중에 높아짐)의 막을 성막하도록 해도 된다. 이와 같이, 각 구성막을 다층으로 함으로써, 연속 성막에 의한 굴절률의 연속 변화 프로세스의 곤란을 피할 수 있다. 이상은, 도 25의 구조에 있어서도 완전히 동일하고, 도 27 및 도 30과 같은 사이드 월 구조에 있어서도 동일하다.
8. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 단면 구조에 따른 변형예(순테이퍼 부착 도파로 수용 구멍)의 설명(주로 도 25 및 도 26)
이 섹션에서는, 도 5의 주변 구조를 예로 들어, 도 7의 변형예를 설명하지만, 여기서 설명하는 구조는, 도 5의 주변 구조에 한하지 않고, 도 22 및 도 23의 주변 구조에도 그대로 적용할 수 있는 것은 물론이다.
도 25는 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 단면 구조에 관한 변형예(순테이퍼 부착 도파로 수용 구멍)를 설명하기 위한 도파로(10)의 상세 디바이스 주요부 단면도이다. 도 26은 도 25의 제3 질화 실리콘계 절연막(20c)의 깊이 방향의 이등분면에 대응하는 Z-Z' 수평 단면의 단면도이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 단면 구조에 관한 변형예(순테이퍼 부착 도파로 수용 구멍)를 설명한다.
이 예에서는, 도 7 및 도 8과 달리, 도 25 및 도 26에 도시하는 바와 같이, 산화 실리콘계 사이드 월 절연막(19)이 없는 대신, 도파로 수용 구멍(9) 자체의 단면 형상이 역사다리꼴 형상을 나타낸다. 그러나, 도 7과 마찬가지로, 산화 실리콘계 사이드 월 절연막(19)을 형성해도 되는 것은 물론이다.
도파로 수용 구멍(9) 자체의 측벽에(9s)에 기울기를 갖게 함으로써, 사이드 월이 없는 간단한 구조로, 도 7과 마찬가지의 효과를 얻을 수 있다.
또한, 여기서 측벽의 내각θ의 적합한 범위로서, 예를 들어 97도<내각θ≤103도를 예시할 수 있다. 내각θ는, 상한을 초과해도 되지만, 그렇게 하면, 화소 영역 PX의 치수 미세화에 불리하다. 한편, 하한은, 「수직」의 정의에 의해 결정된다. 또한, 너무 작은 수직으로부터의 어긋남에서는, 기울인 효과가 현저하지 않다.
9. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 관한 변형예 1(질화 실리콘계 사이드 월 부착 직사각형 도파로 수용 구멍)의 설명(주로 도 27 내지 도 29)
이전과 마찬가지로, 이 섹션에서는, 도 5의 주변 구조를 예로 들어, 도 7의 변형예를 설명하지만, 여기서 설명하는 구조는, 도 5의 주변 구조에 한하지 않고, 도 22 및 도 23의 주변 구조에도 그대로 적용할 수 있는 것은 물론이다.
도 27은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 관한 변형예 1(질화 실리콘계 사이드 월 부착 직사각형 도파로 수용 구멍)을 설명하기 위한 도파로(10)의 상세 디바이스 주요부 단면도이다. 도 28은 도 27의 제3 질화 실리콘계 절연막(20c)의 깊이 방향의 이등분면에 대응하는 Z-Z' 수평 단면의 단면도이다. 도 29는 도 27의 대칭면 CP를 대칭 중심으로 하는 A-A' 단면의 굴절률 분포도이다. 이들에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 따른 변형예 1(질화 실리콘계 사이드 월 부착 직사각형 도파로 수용 구멍)을 설명한다.
이 예에서는, 도 27 및 도 28에 도시하는 바와 같이, 도 7과 마찬가지로, 측벽의 내각θ는, 대략 90도이다. 또한, 도파로 수용 구멍(9)의 측벽(9s)에 접하는 주변부에는, 예를 들어 산화 실리콘계 사이드 월 절연막(19)이 있고, 이 산화 실리콘계 사이드 월 절연막(19)의 측면을 따라서, 예를 들어 전체 둘레에 걸쳐, 제1 질화 실리콘계 사이드 월 절연막(30a)이 형성되어 있다. 또한, 이 제1 질화 실리콘계 사이드 월 절연막(30a)의 측면을 따라서, 예를 들어 전체 둘레에 걸쳐, 제2 질화 실리콘계 사이드 월 절연막(30b)이 형성되어 있다. 그리고, 남은 비충전 부분은, 제3 질화 실리콘계 절연막(20c)에 의해 매립되어 있다.
이러한 구조로 함으로써, 도 7과 같은 도파로(10)의 하반부에 있어서의 질화 실리콘계 절연막의 수평 부분(매립 질화 실리콘계 절연막(20c)의 하단부보다 아랫부분)이 없어지므로, 그 부분에서의 신호광의 감쇠나 반사를 저감할 수 있다.
또한, 사이드 월에서는, 자연스럽게 이하에서 상세하게 설명하는 하부 광폭 구조로 되므로, 프로세스 제어가 용이하게 되는 장점을 갖는다.
여기서, 제1 질화 실리콘계 사이드 월 절연막(30a)의 상부 폭 W1a는, 하부 폭 W1b보다 좁아져 있다. 여기서, 「상부 폭」이란, 도파로 수용 구멍(9)의 깊이 절반보다도 상방이며, 그 상반부의 더 절반의 깊이보다 윗부분에 있어서의 수평하게 측정한 막의 두께를 말한다. 한편, 「하부 폭」이란, 도파로 수용 구멍(9)의 깊이 절반보다도 하방이며, 그 하반부의 더 절반의 깊이보다도 아랫부분에 있어서의 수평하게 측정한 막의 두께를 말한다.
마찬가지로, 제2 질화 실리콘계 사이드 월 절연막(30b)의 상부 폭 W2a는, 하부 폭 W2b보다 좁아져 있다.
이러한 관계로 함으로써, 도 7에 대하여 설명한 것과 마찬가지의 하부 광폭 구조에 의한 효과를 교수할 수 있다.
또한, 굴절률 분포에 대해서는, 도 29에 도시하는 바와 같이, 도 9와 완전히 동일하다.
10. 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 관한 변형예 2(질화 실리콘계 사이드 월 부착 순테이퍼 도파로 수용 구멍)의 설명(주로 도 30)
이전과 마찬가지로, 이 섹션에서는, 도 5의 주변 구조를 예로 들어, 도 7의 변형예를 설명하지만, 여기서 설명하는 구조는, 도 5의 주변 구조에 한하지 않고, 도 22 및 도 23의 주변 구조에도 그대로 적용할 수 있는 것은 물론이다.
도 30은 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 관한 변형예 2(질화 실리콘계 사이드 월 부착 순테이퍼 도파로 수용 구멍)를 설명하기 위한 도파로(10)의 상세 디바이스 주요부 단면도이다. 이것에 기초하여, 본원의 상기 일 실시 형태의 반도체 집적 회로 장치에 있어서의 CMOS 이미지 센서의 도파로 수용 구멍의 매립 구조에 관한 변형예 2(질화 실리콘계 사이드 월 부착 순테이퍼 도파로 수용 구멍)를 설명한다.
이 예는, 도 30에 도시하는 바와 같이, 도 27과 유사한 다중 사이드 월 구조를, 도 25와 마찬가지의 테이퍼 부착 도파로 수용 구멍(9)에 적용한 것이다. 즉, 도 27의 산화 실리콘계 사이드 월 절연막(19) 대신에, 도 25의 단면 형상이 역사다리꼴인 도파로 수용 구멍(9)을 적용한 것이라고 볼 수 있다.
이러한 구조로 함으로써, 섹션 9에서 설명한 예와 마찬가지의 효과를 산화 실리콘계 사이드 월 절연막(19)없이 실현할 수 있다. 따라서, 구조가 간단해져, 제조가 용이하다.
또한, 산화 실리콘계 사이드 월 절연막(19)의 적용을 배제하는 것이 아닌 것은 물론이다.
11. 상기 실시 형태(변형예를 포함함)에 관한 보충적 설명 및 전반에 관한 고찰(주로 도 31)
도 31은 도 5(부분적으로 도 7 또는 도 12)에 대응하는 상기 일 실시 형태의 개요를 설명하기 위한 도 4의 X-X' 단면에 대응하는 칩 모식 단면도이다. 이것에 기초하여, 상기 실시 형태(변형예를 포함함)에 관한 보충적 설명 및 전반에 관한 고찰을 행한다.
(1) 기술 과제에 관한 고찰 및 보충적 설명:
현재의 화소 영역의 치수는, 대상으로 하는 광의 파장과 동일 정도이거나(예를 들어, 크더라도 파장에 몇배 정도), 또는, 이것보다도 작게 되어 오고 있다(이 치수의 영역을 「파동 영역」이라고 칭함). 따라서, 도파로의 도입이나 각종 부가적인 렌즈를 도입했다고 해도, 그것만으로는, 파동으로서의 광을 유효하게 포토 다이오드의 중심부 주변에만 집광하는 것은 곤란하게 되어 있다.
즉, 기하광학적으로는, 마이크로렌즈나 이너렌즈 등에 의한 외부 광학계에 의해, 예를 들어 광이 각 포토 다이오드의 중심에 집광하도록 설계했다고 해도, 파면은 파장과 동일 정도의 확대를 갖기 때문에, 도파로의 대략 전체면으로 확산되어 진행하게 되고, 도파로 주변에서의 산란 등에 의해, 인접하는 화소 영역으로 누출되게 되어, 크로스토크 등의 원인이 된다.
이러한, 도파로 내에 있어서의 신호광의 원하지 않는 확산을 해소하기 위해서는, 도파로의 중앙 광축을 중심으로 해서, 중심측의 굴절률이 높고, 동경 방향으로 감에 따라, 계단 형상으로 또는 연속적으로 굴절률을 낮추는 집광 구조(「단순한 중심 고굴절률 구조」라고 함)을 도입하는 것이 유효하다.
그러나, 본원 발명자가 검토한 바에 의하면, 파동 영역에서는, 진행 방향과 수직인 파면의 면적이 클수록 광은 직진하지만, 단순한 중심 고굴절률 구조에서는, 중심과 주변에서 광속이 상이하기 때문에 파면이 만곡되고, 호이겐스의 원리에 의해, 산란을 발생하는 결과, 파속이 넓어지게 된다.
(2) 상기 일 실시 형태의 개요 설명(주로 도 31):
이러한 문제에 대하여, 상기 일 실시 형태에 있어서는, 이하와 같이 하고 있다.
먼저, 베이스로 되는 구성을 설명한다. 도 31에 도시하는 바와 같이, 대상으로 되는 포토 다이오드 어레이 영역 DM 내의 각 화소 영역 PX에 있어서의 반도체 기판(1s)의 제1 주면(1a)의 표면 영역에는, 포토 다이오드 PD가 설치되어 있다. 반도체 기판(1s)의 제1 주면(1a) 상에는, 다층 배선 MW(매립 배선, 비매립 배선 또는, 이들의 조합)를 갖는 층간 절연막(11)이 형성되어 있다. 이 층간 절연막(11)에는, 대략 수직인 측벽(9s)을 갖는(측 벽의 내각θ가 대략 90도) 도파로 수용 구멍(9)이 설치되어 있다(도파로 수용 구멍(9)의 바닥은 층간 절연막(11)의 도중이어도 되고, 관통되어 있어도 된다. 반사 방지막 AR은 있어도 되고, 없어도 된다). 도파로 수용 구멍(9) 내에는, 다층 구조의 도파로(10)가 매립되어 있다. 도파로(10)의 내부 구조를 설명한다. 즉, 도파로 수용 구멍(9)의 주변부에는, 도파로 수용 구멍(9)의 측면(9s)을 덮고, 그 저면(9b)에 도달하는 산화 실리콘계 사이드 월 절연막(19)(필수는 아니지만, 전체 둘레에 걸치는 경우를 적합한 것으로 함)이 형성되어 있다. 그 내측에는, 산화 실리콘계 사이드 월 절연막(19)의 표면 및, 도파로 수용 구멍(9)의 저면(9b)을 덮는 제1 질화 실리콘계 절연막(20a)이 형성되어 있다. 또한, 그 내측에는, 제1 질화 실리콘계 절연막(20a)의 표면을 덮고, 제1 질화 실리콘계 절연막(20a)보다도 굴절률이 높은 제2 질화 실리콘계 절연막(20b)이 형성되어 있다. 그리고, 제2 질화 실리콘계 절연막(20b) 상에, 도파로 수용 구멍(9) 내를 매립하도록, 제2 질화 실리콘계 절연막(20b)보다도 굴절률이 높은 제3 질화 실리콘계 절연막(20c)이 형성되어 있다(이 경우, 완전 충전은, 필수는 아니지만, 적합하게 된다).
이러한 구조로 함으로써, 각 구조의 특징에 대응하여, 이하와 같은 장점 등이 있다. 즉,
(2-1) 도파로 수용 구멍(9)의 측벽(9s)이 대략 수직이므로, 화소 영역 PX의 미세화에 유리하다. 또한, 가공이 비교적 간단하다.
(2-2) 도파로(10)의 외측에 산화 실리콘계 사이드 월 절연막(19)이 있으므로, 측벽(9s)의 외측의 다층막의 영향에 의한 신호광의 산란을 저감할 수 있다.
(2-3) 도파로(10)의 구조가 외측으로부터 중심부를 향해서, 굴절률이 증가하는 구조로 되어 있으므로, 신호광을 포토 다이오드 PD의 중앙부에 집광할 수 있다.
(2-4) 도파로(10)의 외측에 산화 실리콘계 사이드 월 절연막(19)이 있으므로, 내측의 다층막(제1 질화 실리콘계 절연막(20a), 제2 질화 실리콘계 절연막(20b))이 중심측으로 경사지게 되기 때문에, 거기를 비스듬히 진행하는 신호광의 속도는, 중심을 직진하는 신호광의 속도보다도 빨라지기 때문에, 파면 전체가 만곡되지 않고, 산란이 억제된다.
(2-5) 도파로(10)의 하단부가 다층막 구조를 포함하고 있고, 서서히 굴절률이 바뀌므로, 계면에서의 반사 등이 저감된다.
(2-6) 도파로(10)가, 기본적으로 산화 실리콘계 절연막과 질화 실리콘계 절연막으로 구성되어 있으므로, 제조가 비교적 간단하다.
(2-7) 사이드 월이 1개이므로, 제조가 비교적 간단하다.
(2-8) 이 예에 있어서는, 도파로 수용 구멍(9)의 하단부가 어느 높이에 있는지는 임의이지만, 층간 절연막(11)의 도중에 있는 경우에는, 기판에의 대미지를 방지함에 있어서 유리하다. 또한, 도파로 수용 구멍(9)의 하방에, 반사 방지막 AR이 있는 경우에는, 도파로 수용 구멍(9)의 하단부가, 반사 방지막 AR의 상면에 있는 경우에는, 거기에서 에칭을 정지할 수 있으므로, 프로세스적으로 유리하다.
(3) 기타 변형예(색별 다층 질화막 두께 조정형 구조 등)의 설명:
이하의 변형예는, 이상에서 설명한 모든 예(기본예 및 변형예를 포함함)와 조합 가능하다.
(3-1) 색별 반사 방지막 최적화 방식의 설명(도 12 등 참조):
이상 설명한 예에서는, 기본적으로, 화소 영역 PX는, 미시적인 영역에서 보면, 예를 들어 적색, 녹색, 청색 등의 색마다 서로 근접하여 설치되어 있고, 각 화소 영역 PX의 반사 방지막 AR의 기본적 구성(막 구성, 막 두께 등)은 동일하다(동일 반사 방지막 방식). 그러나, 그와 같이 하는 것은, 필수는 아니고, 각 색에 대응하는 화소 영역 PX마다, 막 구성, 막 두께 등을 최적화해도 된다(색별 반사 방지막 최적화 방식). 이 색별 반사 방지막 최적화 방식에 의하면, 각 색에 대해서 반사를 저감할 수 있다. 한편, 동일 반사 방지막 방식에서는, 프로세스가 간단해지는 장점을 갖는다.
(3-2) 색별 도파로 구조 변경 방식의 설명(도 7, 도 25, 도 27 및 도 30 참조):
이상 설명한 예에서는, 기본적으로, 각 색에 대응하는 화소 영역 PX의 도파로 구조는 동일하였다(동일 도파로 구조 방식). 그러나, 이와 같이 하는 것은 필수는 아니고, 색마다, 도파로 구조를 변경해도 된다(도파로 구조 조합 방식). 예를 들어, 적 및 녹에 대응하는 화소 영역 PX의 도파로(10)를 도 25의 것으로 하고, 청에 대응하는 화소 영역 PX의 도파로(10)를 도 30의 것으로 해도 된다. 이 도파로 구조 조합 방식에서는, 색마다 도파로(10)를 최적화할 수 있다. 한편, 동일 도파로 구조 방식에서는, 제조 프로세스가 간단해지는 장점을 갖는다.
(3-3) 매립 질화 실리콘계 절연막 위로 볼록한 구조(도 7, 도 25, 도 27 및 도 30 참조):
이상 설명한 예에서는, 기본적으로, 도파로 수용 구멍(9)의 상단부에 있어서, 매립 질화 실리콘계 절연막(20c)은 평탄하다(매립 질화 실리콘계 절연막 상면 평탄 구조). 그러나, 이것은 필수는 아니고, 예를 들어 위로 볼록한 구조로 할 수도 있다(매립 질화 실리콘계 절연막 위로 볼록한 구조). 이것에 의해, 집광 효과를 더욱 높이는 것이 가능하게 된다. 한편, 매립 질화 실리콘계 절연막 상면 평탄 구조에 있어서는, 제조 프로세스가 간단해지는 장점을 갖는다.
또한, 매립 질화 실리콘계 절연막 상면 평탄 구조 또는 매립 질화 실리콘계 절연막 위로 볼록한 구조에 있어서, 매립 질화 실리콘계 절연막(20c) 상에 반사 방지막 AR을 형성해도 된다(매립 질화 실리콘계 절연막상 반사 방지막 구조). 이것에 의해, 도파로(10)의 상단부에서의 반사를 저감할 수 있다. 한편, 매립 질화 실리콘계 절연막 상면 평탄 구조에 있어서는, 제조 프로세스가 간단해지는 장점을 갖는다.
(3-4) 도파로 내 중간 다층 구조에 관한 변형예의 설명(도 7, 도 25, 도 27 및 도 30 참조):
도 7, 도 25, 도 27 및 도 30에서 나타낸 제1 질화 실리콘계 절연막(20a)(제1 질화 실리콘계 사이드 월 절연막(30a)) 및 제2 질화 실리콘계 절연막(제2 질화 실리콘계 사이드 월 절연막(30b)) 등의 도파로 내 중간 다층 구조는, 2층의 예를 구체적으로 설명하였다. 그러나, 이것은 필수는 아니고, 단층이어도, 3층 이상이어도 되는 것은 물론이다. 단층의 경우에는, 제조 프로세스가 간단해지는 장점을 갖는다. 한편, 3층 이상의 경우에는, 도 24와 마찬가지로, 연속 분포에 가까운 효과를 갖는다.
12. 요약
이상 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.
예를 들어, 상기 실시 형태에서는, 다층 배선으로서, 주로 구리계 매립 배선을 사용한 것을 예로 들어 구체적으로 설명했지만, 구리 이외의 매립 배선을 사용한 것, 알루미늄계 등의 비매립 배선을 사용한 것이어도 되는 것은 물론이다.
또한, 상기 실시 형태에서는, 반도체 집적 회로 장치의 이미지 센서 영역으로서, 주로 CMOS 이미지 센서 영역을 형성한 것을 예로 들어 구체적으로 설명했지만, CMOS 이미지 센서 영역에 한하지 않고, CCD 이미지 센서 영역 등의 그밖의 형식의 이미지 센서 영역이어도 되는 것은 물론이다.
또한, 상기 실시 형태에서는, 이미지 센서 영역과 다른 회로 영역을 혼재한 반도체 칩을 예로 들어 구체적으로 설명했지만, 반도체 칩의 대략 전부를 이미지 센서 영역이 점유하는 것이어도 되는 것은 물론이다.
또한, 상기 실시 형태에서는, 실리콘계 반도체 기판(SiGe 기판, SOI 기판 등을 포함함)을 사용한 것을 예로 들어 구체적으로 설명했지만, 그밖의 반도체 기판(예를 들어, GaAs 기판)을 사용한 것이어도, 그밖의 절연성 기판을 사용한 것이어도 되는 것은 물론이다.
1 : 웨이퍼(반도체 기판)
1a : 웨이퍼 또는 칩의 제1 주면(디바이스면)
1b : 웨이퍼 또는 칩의 제2 주면(이면)
1n : N형 단결정 실리콘 기판 영역(N형 기판 영역)
1s : N형 단결정 실리콘 기판(반도체 기판)
2 : 반도체 칩(반도체 기판)
3 : STI 영역(소자 분리 영역)
4a, 4b, 4c : 액티브 영역
5a, 5b, 5c, 5d : 게이트 전극
6 : 상호 접속 배선(제1층 구리 매립 배선)
7d : 전원용 콘택트부
7g : 접지용 콘택트부
7r : 리셋 트랜지스터의 메탈 배선과의 콘택트부
7s : 판독선과의 콘택트부
7t : 전송 트랜지스터의 메탈 배선과의 콘택트부
8c : 행 선택선과의 비아부
8r : 리셋 신호용 비아부
8s : 증폭 트랜지스터의 메탈 배선과의 비아부
8t : 전송 트랜지스터의 메탈 배선과의 비아부
9 : 도파로 수용 구멍
9b : 도파로 수용 구멍의 저면
9s : 도파로 수용 구멍의 측벽
10 : 도파로
11 : 층간 절연막
12 : 이너렌즈층
14 : 컬러 필터층
15 : 마이크로렌즈층
16n : N형 캐소드 영역
17p : 표면 P+형 영역
18 : 도파로 및 그 주변 영역
19 : 산화 실리콘계 사이드 월 절연막
20a : 제1 질화 실리콘계 절연막
20ae : 제1 질화 실리콘계 절연막의 에칭되어야 할 부분
20b : 제2 질화 실리콘계 절연막
20be : 제2 질화 실리콘계 절연막의 에칭되어야 할 부분
20c : 제3 질화 실리콘계 절연막(매립 질화 실리콘계 절연막)
21 : 평탄화 절연막
22 : 프리메탈 절연막
23 : 배선 층간 산화 실리콘계 절연막
24 : 제1층 배선층내 산화 실리콘계 절연막
25 : 제2층 배선층내 산화 실리콘계 절연막
26 : 제1층 배선층상 확산 배리어 절연막
27 : 제2층 배선층상 확산 배리어 절연막
30a : 제1 질화 실리콘계 사이드 월 절연막
30b : 제2 질화 실리콘계 사이드 월 절연막
31 : 갭 필재
ADC : AD 변환 회로 영역
AR : 반사 방지막
CC : 제어 회로 영역
CF : 컬러 필터
CL : 판독선
CP : 대칭면
CS : 읽어냄 회로 영역
DM : 포토 다이오드 어레이 영역
DP : P형 딥 웰 영역
DSP : 디지털 신호 처리 회로 영역
FD : 부유 확산층
Gnd : 접지(접지 전위)
IL : 이너렌즈
IS : CMOS 이미지 센서(CMOS 이미지 센서 영역)
M1 : 제1층 구리 매립 배선
M2 : 제2층 구리 매립 배선
ML : 마이크로렌즈
MW : 다층 배선
PC : 주변 회로 영역
PD : 포토 다이오드
PW1, PW2 : P형 웰 영역
PX : 화소 영역
RL : 행 선택선
RS : 행 선택 회로 영역
RT : 리셋 트랜지스터
SDN+1, SDN+2 : 고농도 N형 영역
SDP+ : 고농도 P형 영역
SF : 증폭 트랜지스터
ST : 행 선택 트랜지스터
TX : 전송 트랜지스터
Vdd : 전원(전원 전위)
W1a : 제1 질화 실리콘계 절연막의 상부 폭
W1b : 제1 질화 실리콘계 절연막의 하부 폭
W2a : 제2 질화 실리콘계 절연막의 상부 폭
W2b : 제2 질화 실리콘계 절연막의 하부 폭
WE : 비충전 부분의 폭
Φr : 리셋 신호
Φt : 전송 신호
θ : 측벽의 내각

Claims (19)

  1. 반도체 집적 회로 장치로서,
    (a) 제1 주면을 갖는 반도체 기판;
    (b) 상기 반도체 기판의 상기 제1 주면측에 설치된 포토 다이오드 어레이 영역;
    (c) 상기 포토 다이오드 어레이 영역 내에 매트릭스 형상으로 설치된 다수의 화소 영역;
    (d) 상기 포토 다이오드 어레이 영역을 포함하는 상기 반도체 기판의 상기 제1 주면 상에 설치된 층간 절연막; 및
    (e) 상기 층간 절연막 내에 설치된 다층 배선을 포함하고,
    여기서, 각 화소 영역은,
    (c1) 상기 반도체 기판의 상기 제1 주면의 표면 영역에 설치된 포토 다이오드;
    (c2) 상기 포토 다이오드의 상방의 상기 층간 절연막에 설치되고, 대략 수직인 측벽을 갖는 도파로 수용 구멍;
    (c3) 상기 도파로 수용 구멍의 상기 측면을 덮고, 그 저면에 도달하는 산화 실리콘계 사이드 월 절연막;
    (c4) 상기 산화 실리콘계 사이드 월 절연막의 표면 및, 상기 도파로 수용 구멍의 상기 저면을 덮는 제1 질화 실리콘계 절연막;
    (c5) 상기 도파로 수용 구멍 내에 있어서, 상기 제1 질화 실리콘계 절연막의 표면을 덮고, 상기 제1 질화 실리콘계 절연막보다도 굴절률이 높은 제2 질화 실리콘계 절연막; 및
    (c6) 상기 제2 질화 실리콘계 절연막 상에, 상기 도파로 수용 구멍 내를 매립하도록 설치되고, 상기 제2 질화 실리콘계 절연막보다도 굴절률이 높은 제3 질화 실리콘계 절연막
    을 포함하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 포토 다이오드 어레이 영역은, CMOS 이미지 센서를 구성하는 것인 반도체 집적 회로 장치.
  3. 제2항에 있어서,
    상기 제1 질화 실리콘계 절연막의 상부 폭은, 그 하부 폭보다도 좁은 반도체 집적 회로 장치.
  4. 제3항에 있어서,
    상기 제2 질화 실리콘계 절연막의 상부 폭은, 그 하부 폭보다도 좁은 반도체 집적 회로 장치.
  5. 제4항에 있어서,
    상기 층간 절연막과 상기 반도체 기판의 사이에는, 반사 방지막이 설치되어 있는 반도체 집적 회로 장치.
  6. 제5항에 있어서,
    상기 도파로 수용 구멍은, 상기 반사 방지막에 도달해 있는 반도체 집적 회로 장치.
  7. 제4항에 있어서,
    상기 도파로 수용 구멍은, 상기 반도체 기판의 상기 제1 주면에 도달해 있는 반도체 집적 회로 장치.
  8. 반도체 집적 회로 장치로서,
    (a) 제1 주면을 갖는 반도체 기판;
    (b) 상기 반도체 기판의 상기 제1 주면측에 설치된 포토 다이오드 어레이 영역;
    (c) 상기 포토 다이오드 어레이 영역 내에 매트릭스 형상으로 설치된 다수의 화소 영역;
    (d) 상기 포토 다이오드 어레이 영역을 포함하는 상기 반도체 기판의 상기 제1 주면 상에 설치된 층간 절연막; 및
    (e) 상기 층간 절연막 내에 설치된 다층 배선을 포함하고,
    여기서, 각 화소 영역은,
    (c1) 상기 반도체 기판의 상기 제1 주면의 표면 영역에 설치된 포토 다이오드;
    (c2) 상기 포토 다이오드의 상방의 상기 층간 절연막에 설치된 도파로 수용 구멍;
    (c3) 상기 도파로 수용 구멍의 측면을 덮고, 그 저면에 도달하는 제1 질화 실리콘계 사이드 월 절연막;
    (c4) 상기 제1 질화 실리콘계 사이드 월 절연막의 표면을 덮고, 상기 도파로 수용 구멍의 상기 저면에 도달하고, 상기 제1 질화 실리콘계 사이드 월 절연막보다도 굴절률이 높은 제2 질화 실리콘계 사이드 월 절연막; 및
    (c5) 상기 제2 질화 실리콘계 절연막 상에, 상기 도파로 수용 구멍 내를 매립하도록 설치되고, 상기 제2 질화 실리콘계 절연막보다도 굴절률이 높은 제3 질화 실리콘계 절연막
    을 포함하는 반도체 집적 회로 장치.
  9. 제8항에 있어서,
    상기 포토 다이오드 어레이 영역은, CMOS 이미지 센서를 구성하는 것인 반도체 집적 회로 장치.
  10. 제8항에 있어서,
    상기 도파로 수용 구멍은, 상기 반도체 기판측을 향하여 가늘어지는 테이퍼 형상을 갖는 반도체 집적 회로 장치.
  11. 제8항에 있어서,
    상기 도파로 수용 구멍은, 대략 수직인 측벽을 갖고, 각 화소 영역은,
    (c6) 상기 도파로 수용 구멍의 상기 측면을 덮고, 그 저면에 도달하는 산화 실리콘계 사이드 월 절연막
    을 더 포함하는 반도체 집적 회로 장치.
  12. 제9항에 있어서,
    상기 층간 절연막과 상기 반도체 기판 사이에는, 반사 방지막이 설치되어 있는 반도체 집적 회로 장치.
  13. 제12항에 있어서,
    상기 도파로 수용 구멍은, 상기 반사 방지막에 도달해 있는 반도체 집적 회로 장치.
  14. 제10항에 있어서,
    상기 도파로 수용 구멍은, 상기 반도체 기판의 상기 제1 주면에 도달해 있는 반도체 집적 회로 장치.
  15. 반도체 집적 회로 장치로서,
    (a) 제1 주면을 갖는 반도체 기판;
    (b) 상기 반도체 기판의 상기 제1 주면측에 설치된 포토 다이오드 어레이 영역;
    (c) 상기 포토 다이오드 어레이 영역 내에 매트릭스 형상으로 설치된 다수의 화소 영역;
    (d) 상기 포토 다이오드 어레이 영역을 포함하는 상기 반도체 기판의 상기 제1 주면 상에 설치된 층간 절연막; 및
    (e) 상기 층간 절연막 내에 설치된 다층 배선을 포함하고,
    여기서, 각 화소 영역은,
    (c1) 상기 반도체 기판의 상기 제1 주면의 표면 영역에 설치된 포토 다이오드;
    (c2) 상기 포토 다이오드의 상방의 상기 층간 절연막에 설치되고, 상기 반도체 기판측을 향하여 가늘어지는 테이퍼 형상을 갖는 도파로 수용 구멍;
    (c3) 상기 도파로 수용 구멍의 측면 및 저면을 덮는 제1 질화 실리콘계 절연막;
    (c4) 상기 도파로 수용 구멍 내에 있어서, 상기 제1 질화 실리콘계 절연막의 표면을 덮고, 상기 제1 질화 실리콘계 절연막보다도 굴절률이 높은 제2 질화 실리콘계 절연막; 및
    (c5) 상기 제2 질화 실리콘계 절연막 상에, 상기 도파로 수용 구멍 내를 매립하도록 설치되고, 상기 제2 질화 실리콘계 절연막보다도 굴절률이 높은 제3 질화 실리콘계 절연막
    을 포함하며,
    또한, 여기서, 상기 제1 질화 실리콘계 절연막의 상부 폭은, 그 하부 폭보다도 좁고, 상기 제2 질화 실리콘계 절연막의 상부 폭은, 그 하부 폭보다도 좁은 반도체 집적 회로 장치.
  16. 제15항에 있어서,
    상기 포토 다이오드 어레이 영역은, CMOS 이미지 센서를 구성하는 것인 반도체 집적 회로 장치.
  17. 제16항에 있어서,
    상기 층간 절연막과 상기 반도체 기판 사이에는, 반사 방지막이 설치되어 있는 반도체 집적 회로 장치.
  18. 제17항에 있어서,
    상기 도파로 수용 구멍은, 상기 반사 방지막에 도달해 있는 반도체 집적 회로 장치.
  19. 제16항에 있어서,
    상기 도파로 수용 구멍은, 상기 반도체 기판의 상기 제1 주면에 도달해 있는 반도체 집적 회로 장치.
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