JP6121263B2 - 半導体集積回路装置 - Google Patents

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Description

本願は、半導体集積回路装置（または半導体装置）に関し、たとえば、固体撮像素子を有する半導体集積回路装置に適用することができるものである。
日本特開２００７−３０５６９０号公報（特許文献１）は、固体撮像素子に関するものである。そこには、下端に窒化シリコン膜を用いた反射防止膜を有し、表面の配線層をほぼ貫通する導波路であって中央部が高屈折率となったものが開示されている。
日本特開２０１２−２２７５１０号公報（特許文献２）または、これに対応する米国特許公開２０１２−２６７７４１号公報（特許文献３）は、固体撮像素子に関するものである。そこには、フォトダイオードの直上に反射防止膜を有し、配線層の上端近傍から下方に配線層の途中まで内側が高屈折率の絶縁膜で埋め込まれた導波路が開示されている。
日本特開２００６−１２８３８３号公報（特許文献４）は、ＣＭＯＳ型固体撮像素子に関するものである。そこには、周囲よりも屈折率が高い絶縁膜で構成された下方に向けてテーパの付いた導波路が開示されている。
特開２００７−３０５６９０号公報 特開２０１２−２２７５１０号公報 米国特許公開２０１２−２６７７４１号公報 特開２００６−１２８３８３号公報
たとえば、撮像素子の一つであるＣＭＯＳセンサ（ＣＭＯＳ撮像素子）等においては、画素サイズの微細化に伴い、各種の問題が発生している。すなわち、飽和電子数の低下による画質低下、画像レベルでの白きず等の増加、クロストークによるブルーミングの発生、暗時の白点の発生等である。
このような問題を回避するには、一つの画素に供給される光子数を増やすのが有効であり、そのため、各フォトダイオードの上方に中央部を高屈折率部材とした導波路を設ける対策が採られている。
しかし、本願発明者が検討したとろろによると、これらの対策だけでは、急速に微細化が進む撮像素子（ＣＭＯＳセンサ等）の画素特性の劣化を防止することが困難であることが明らかとなった。
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一実施の形態の概要は、フォトダイオードアレー領域を有する半導体集積回路装置の各画素領域において、そのフォトダイオードの上方にほぼ垂直の側壁を有し、底面に達する酸化シリコン系サイドウォール絶縁膜および内部に行くほど高屈折率の多層窒化シリコン系絶縁膜で埋め込まれた導波路収容穴を有するものである。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、前記本願の一実施の形態によれば、微細化に伴う画素特性の劣化を防止することができる。
本願の一実施の形態の半導体集積回路装置の具体例であるＣＭＯＳイメージセンサを有するＣＭＯＳチップの回路構成等一例を説明するためのチップ全体上面回路構成図である。 図1のＣＭＯＳイメージセンサ領域ＩＳの一例を示す全体回路構成図である。 図２の画素領域ＰＸの一例を示す全体回路図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの画素領域のデバイス構造等の一例（矩形導波路収容穴構造/酸化シリコン系サイドウォール構造/階段状屈折率分布方式/窒化シリコン多層充填型構造）を説明するための図３に対応するデバイスレイアウトの一例を示すレイアウト図である。 図２の画素領域ＰＸの断面構造の一例の概要を示すための図４のＸ−Ｘ’断面に対応するチップ断面図である。 図４のレイアウトにほぼ対応する（見やすくするため、一部の接続構造等を省略している）デバイス断面構造説明図である。 図５の導波路１０の詳細構造を説明するためのデバイス要部断面図である。 図７の第３の窒化シリコン系絶縁膜２０ｃの深さ方向の二等分面に対応するＺ−Ｚ’水平断面の断面図である。 図８の対称面ＣＰを対称中心とするＡ−Ａ’断面の屈折率分布図である。 窒化シリコン膜の膜中の窒素量と屈折率の関係を示すデータプロット図である。 代表的な窒化シリコン膜成膜プロセスにおけるガス流量比と成膜された窒化シリコン膜の窒素組成比を示すデータプロット図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路の周辺の詳細デバイス構造および関連する製法のアウトライン等の一例を説明するための画素領域ＰＸの詳細デバイス断面図（導波路１０の部分の内部構造は、この図では省略している）である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（酸化シリコン系サイドウォール絶縁膜形成１９から第1の窒化シリコン系絶縁膜２０ａの成膜）におけるデバイス模式断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（ギャップフィル材塗布工程）におけるデバイス模式断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（ギャップフィル材エッチバック工程）におけるデバイス模式断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（第1の窒化シリコン系絶縁膜２０ａのエッチバック工程）におけるデバイス模式断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（ギャップフィル材除去工程）におけるデバイス模式断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（第1の窒化シリコン系絶縁膜２０ａ上の導波路収容穴上部拡幅エッチング工程）におけるデバイス模式断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（第２の窒化シリコン系絶縁膜２０ｂの成膜工程）におけるデバイス模式断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（第２の窒化シリコン系絶縁膜２０ｂ上の導波路収容穴上部拡幅エッチング工程）におけるデバイス模式断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（平坦化処理工程前）におけるデバイス模式断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路形成領域の深さ方向範囲に関する変形例１（反射防止膜直上構造）を説明するための図４のＸ−Ｘ’断面に対応するチップ断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路形成領域の深さ方向範囲に関する変形例２（半導体基板直上構造）を説明するための図４のＸ−Ｘ’断面に対応するチップ断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する屈折率分布の変形例（連続屈折率分布方式）を説明するための図８の対称面ＣＰを対称中心とするＡ−Ａ’断面の屈折率分布図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の断面構造に関する変形例（順テーパ付き導波路収容穴）を説明するための導波路１０の詳細デバイス要部断面図である。 図２５の第３の窒化シリコン系絶縁膜２０ｃの深さ方向の二等分面に対応するＺ−Ｚ’水平断面の断面図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する変形例１（窒化シリコン系サイドウォール付き矩形導波路収容穴）を説明するための導波路１０の詳細デバイス要部断面図である。 図２７の第３の窒化シリコン系絶縁膜２０ｃの深さ方向の二等分面に対応するＺ−Ｚ’水平断面の断面図である。 図２７の対称面ＣＰを対称中心とするＡ−Ａ’断面の屈折率分布図である。 本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する変形例２（窒化シリコン系サイドウォール付き順テーパ導波路収容穴）を説明するための導波路１０の詳細デバイス要部断面図である。 図５（部分的に図７または図１２）に対応する前記一実施の形態の概要を説明するための図４のＸ−Ｘ’断面に対応するチップ模式断面図である。
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
１．以下を含む半導体集積回路装置：
（ａ）第1の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第1の主面側に設けられたフォトダイオードアレー領域；
（ｃ）前記フォトダイオードアレー領域内にマトリクス状に設けられた多数の画素領域；
（ｄ）前記フォトダイオードアレー領域を含む前記半導体基板の前記第1の主面上に設けられた層間絶縁膜；
（ｅ）前記層間絶縁膜内に設けられた多層配線、
ここで、各画素領域は、以下を含む：
（ｃ１）前記半導体基板の前記第1の主面の表面領域に設けられたフォトダイオード；
（ｃ２）前記フォトダイオードの上方の前記層間絶縁膜に設けられ、ほぼ垂直の側壁を有する導波路収容穴；
（ｃ３）前記導波路収容穴の前記側面を覆い、その底面に達する酸化シリコン系サイドウォール絶縁膜；
（ｃ４）前記酸化シリコン系サイドウォール絶縁膜の表面および、前記導波路収容穴の前記底面を覆う第1の窒化シリコン系絶縁膜；
（ｃ５）前記導波路収容穴内において、前記第1の窒化シリコン系絶縁膜の表面を覆い、前記第1の窒化シリコン系絶縁膜よりも屈折率が高い第２の窒化シリコン系絶縁膜；
（ｃ６）前記第２の窒化シリコン系絶縁膜上に、前記導波路収容穴内を埋め込むように設けられ、前記第２の窒化シリコン系絶縁膜よりも屈折率が高い第３の窒化シリコン系絶縁膜。
２．前記項１に記載の半導体集積回路装置において、前記フォトダイオードアレー領域は、ＣＭＯＳイメージセンサを構成するものである。
３．前記項２に記載の半導体集積回路装置において、前記第1の窒化シリコン系絶縁膜の上部の幅は、その下部の幅よりも狭い。
４．前記項１から３のいずれか一つに記載の半導体集積回路装置において、前記第２の窒化シリコン系絶縁膜の上部の幅は、その下部の幅よりも狭い。
５．前記項１から４のいずれか一つに記載の半導体集積回路装置において、前記層間絶縁膜と前記半導体基板の間には、反射防止膜が設けられている。
６．前記項５に記載の半導体集積回路装置において、前記導波路収容穴は、前記反射防止膜に達している。
７．前記項１から６のいずれか一つに記載の半導体集積回路装置において、前記導波路収容穴は、前記半導体基板の前記第1の主面に達している。
８．以下を含む半導体集積回路装置：
（ａ）第1の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第1の主面側に設けられたフォトダイオードアレー領域；
（ｃ）前記フォトダイオードアレー領域内にマトリクス状に設けられた多数の画素領域；
（ｄ）前記フォトダイオードアレー領域を含む前記半導体基板の前記第1の主面上に設けられた層間絶縁膜；
（ｅ）前記層間絶縁膜内に設けられた多層配線、
ここで、各画素領域は、以下を含む：
（ｃ１）前記半導体基板の前記第1の主面の表面領域に設けられたフォトダイオード；
（ｃ２）前記フォトダイオードの上方の前記層間絶縁膜に設けられた導波路収容穴；
（ｃ３）前記導波路収容穴の側面を覆い、その底面に達する第1の窒化シリコン系サイドウォール絶縁膜；
（ｃ４）前記第1の窒化シリコン系サイドウォール絶縁膜の表面を覆い、前記導波路収容穴の前記底面に達し、前記第1の窒化シリコン系サイドウォール絶縁膜よりも屈折率が高い第２の窒化シリコン系サイドウォール絶縁膜；
（ｃ５）前記第２の窒化シリコン系絶縁膜上に、前記導波路収容穴内を埋め込むように設けられ、前記第２の窒化シリコン系絶縁膜よりも屈折率が高い第３の窒化シリコン系絶縁膜。
９．前記項８に記載の半導体集積回路装置において、前記フォトダイオードアレー領域は、ＣＭＯＳイメージセンサを構成するものである。
１０．前記項８または９に記載の半導体集積回路装置において、前記導波路収容穴は、前記半導体基板側に向かって細くなるテーパ形状を有する。
１１．前記項８または９に記載の半導体集積回路装置において、前記導波路収容穴は、ほぼ垂直の側壁を有し、各画素領域は、更に、以下を含む：
（ｃ６）前記導波路収容穴の前記側面を覆い、その底面に達する酸化シリコン系サイドウォール絶縁膜。
１２．前記項８から１１のいずれか一つに記載の半導体集積回路装置において、前記層間絶縁膜と前記半導体基板の間には、反射防止膜が設けられている。
１３．前記項１２に記載の半導体集積回路装置において、前記導波路収容穴は、前記反射防止膜に達している。
１４．前記項８から１３のいずれか一つに記載の半導体集積回路装置において、前記導波路収容穴は、前記半導体基板の前記第1の主面に達している。
１５．以下を含む半導体集積回路装置：
（ａ）第1の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第1の主面側に設けられたフォトダイオードアレー領域；
（ｃ）前記フォトダイオードアレー領域内にマトリクス状に設けられた多数の画素領域；
（ｄ）前記フォトダイオードアレー領域を含む前記半導体基板の前記第1の主面上に設けられた層間絶縁膜；
（ｅ）前記層間絶縁膜内に設けられた多層配線、
ここで、各画素領域は、以下を含む：
（ｃ１）前記半導体基板の前記第1の主面の表面領域に設けられたフォトダイオード；
（ｃ２）前記フォトダイオードの上方の前記層間絶縁膜に設けられ、前記半導体基板側に向かって細くなるテーパ形状を有する導波路収容穴；
（ｃ３）前記導波路収容穴の側面および底面を覆う第1の窒化シリコン系絶縁膜；
（ｃ４）前記導波路収容穴内において、前記第1の窒化シリコン系絶縁膜の表面を覆い、前記第1の窒化シリコン系絶縁膜よりも屈折率が高い第２の窒化シリコン系絶縁膜；
（ｃ５）前記第２の窒化シリコン系絶縁膜上に、前記導波路収容穴内を埋め込むように設けられ、前記第２の窒化シリコン系絶縁膜よりも屈折率が高い第３の窒化シリコン系絶縁膜、
更に、ここで、前記第1の窒化シリコン系絶縁膜の上部の幅は、その下部の幅よりも狭く、前記第２の窒化シリコン系絶縁膜の上部の幅は、その下部の幅よりも狭い。
１６．前記項１５に記載の半導体集積回路装置において、前記フォトダイオードアレー領域は、ＣＭＯＳイメージセンサを構成するものである。
１７．前記項１５または１６に記載の半導体集積回路装置において、前記層間絶縁膜と前記半導体基板の間には、反射防止膜が設けられている。
１８．前記項１７に記載の半導体集積回路装置において、前記導波路収容穴は、前記反射防止膜に達している。
１９．前記項１５から１８のいずれか一つに記載の半導体集積回路装置において、前記導波路収容穴は、前記半導体基板の前記第1の主面に達している。
次に、本願において開示される代表的な実施の形態についてその他の概要を説明する。
２０．以下を含む半導体集積回路装置：
（ａ）第1の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第1の主面側に設けられたフォトダイオードアレー領域；
（ｃ）前記フォトダイオードアレー領域内にマトリクス状に設けられた多数の画素領域；
（ｄ）前記フォトダイオードアレー領域を含む前記半導体基板の前記第1の主面上に設けられた層間絶縁膜；
（ｅ）前記層間絶縁膜内に設けられた多層配線、
ここで、各画素領域は、以下を含む：
（ｃ１）前記半導体基板の前記第1の主面の表面領域に設けられたフォトダイオード；
（ｃ２）前記フォトダイオードの上方の前記層間絶縁膜に設けられ、前記半導体基板側に向かって細くなるテーパ形状を有する導波路収容穴；
（ｃ３）前記導波路収容穴の側面および底面を覆う第1の窒化シリコン系絶縁膜；
（ｃ４）前記導波路収容穴内において、前記第1の窒化シリコン系絶縁膜の表面を覆い、前記第1の窒化シリコン系絶縁膜よりも屈折率が高い第２の窒化シリコン系絶縁膜；
（ｃ５）前記第２の窒化シリコン系絶縁膜上に、前記導波路収容穴内を埋め込むように設けられ、前記第２の窒化シリコン系絶縁膜よりも屈折率が高い第３の窒化シリコン系絶縁膜、
更に、ここで、前記第1の窒化シリコン系絶縁膜の上部の幅は、その下部の幅よりも狭い。
２１．前記項２０に記載の半導体集積回路装置において、前記フォトダイオードアレー領域は、ＣＭＯＳイメージセンサを構成するものである。
２２．前記項２０または２１に記載の半導体集積回路装置において、前記層間絶縁膜と前記半導体基板の間には、反射防止膜が設けられている。
２３．前記項２２に記載の半導体集積回路装置において、前記導波路収容穴は、前記反射防止膜に達している。
２４．前記項２０から２３のいずれか一つに記載の半導体集積回路装置において、前記導波路収容穴は、前記半導体基板の前記第1の主面に達している。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極（又は、銅パッド電極）上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程である。
本願に於いては、「層間絶縁膜」というときは、特にそうでない旨明示するときまたは、明らかにそうでない場合を除いて、メタル配線層の層内絶縁膜、メタル層間の層間絶縁膜、プリメタル絶縁膜、各配線層のバリア絶縁膜等を含むものとする。
なお、本願に於いては、便宜上、層間絶縁膜の層に着目して、同一の層間絶縁膜に属する配線とビアを同一の層名を付す。すなわち、第１層埋め込み配線と第２層埋め込み配線の間のビアは第２層ビアである。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統に属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
６．本願に於いて、「フォトダイオードアレー領域」とは、半導体基板上に形成された線状、または、２次元マトリクス状のフォトダイオードの集合体を言う。
また、「イメージセンサ」とは、フォトダイオードアレー領域を有するデバイスを言う。従ってＣＣＤイメージセンサおよびＣＭＯＳイメージセンサの両方を含む。
更に、「ＣＭＯＳイメージセンサ」とは、本願に於いては、ＣＭＯＳプロセスによって形成された半導体デバイスであって、フォトダイオードアレー領域の画素領域がアクティブ型（複数のセルでアンプを共有するものを含む）であるものを言う。なお、一般的には、画素領域がパッシブ型であるものを含めて、「ＣＭＯＳイメージセンサ」と呼ぶことがある。
７．本願に於いて、導波路収容穴の側壁等について、「垂直」または「ほぼ垂直」というときは、水平面との角度（側壁の内角）が、９０度であるときを含め、８３度から９７度程度の範囲を言う。このことは、導波路収容穴および導波路の断面形状に関する「矩形」等の定義にも当てはまる。なお、穴に関して、「内角」とは、平坦な底面を仮定した場合、その底面と内側面が穴の内部に於いて成す角度である。従って、通常、順テーパ（下に向かってテーパ形状、すなわち、下の方が細い）の穴を考えた場合、内角は、９０度以上である。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
１．本願の一実施の形態の半導体集積回路装置の具体例であるＣＭＯＳイメージセンサを有するＣＭＯＳチップの回路構成等一例の説明（主に図１から図３）
このセクションでは、ＣＭＯＳイメージセンサを搭載したデジタルカメラ用半導体集積回路チップ等に対応する典型的な構成を例に取り具体的に説明するが、以下の例は、デジタルカメラに限らず、光学的イメージ情報を処理する半導体集積回路装置全般に適用できることは言うまでもない。
このセクションで説明する事項は、以下の全てのセクションで説明する事項のベースとなるものであるので、セクション２以下では、原則として繰り返しの説明は避けることとする。
なお、ここでは、簡単のために、４トランジスタ型画素を例にとり、具体的に説明するが、画素構成は、その他の構成でも、複数画素共有方式でも良い。
また、ここでは、フォトダイオードアレー領域として、マトリクス状に画素を配列したものを例にとり、具体的に説明するが、たとえば、１行おきに半ピッチずつずらせる等して配列しても良い。
更に、以下では、Ｘ−Ｙアドレス型フォトダイオードアレー領域を有するものを例にとり、具体的に説明するが、その他の読み出し形式でも良いことは言うまでもない。
図１は本願の一実施の形態の半導体集積回路装置の具体例であるＣＭＯＳイメージセンサを有するＣＭＯＳチップの回路構成等一例を説明するためのチップ全体上面回路構成図である。図２は図1のＣＭＯＳイメージセンサ領域ＩＳの一例を示す全体回路構成図である。図３は図２の画素領域ＰＸの一例を示す全体回路図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の具体例であるＣＭＯＳイメージセンサを有するＣＭＯＳチップの回路構成等一例を説明する。
まず、ＣＭＯＳチップ上の回路構成の一例を図１に示す。図１に示すように、チップ２の第1の主面１ａ（デバイス面、すなわち、第２の主面１ｂの反対の面）上には、フォトダイオードアレー領域ＤＭおよび周辺回路領域ＰＣを有するＣＭＯＳイメージセンサＩＳ（ＣＭＯＳイメージセンサ領域、ＣＭＯＳイメージセンサ回路部）が設けられている。ＣＭＯＳイメージセンサ回路部ＩＳからの出力信号は、たとえば、ＡＤ変換回路領域ＡＤＣ（ＡＤ変換回路部）でデジタル信号に変換され、たとえば、デジタル信号処理回路領域ＤＳＰ（デジタル信号処理回路部）に供給され、必要に応じて、外部に出力される。なお、これらの回路は、たとえば、制御回路領域ＣＣ（制御回路部）によって制御されている。
次に、図１のＣＭＯＳイメージセンサ領域ＩＳの回路構成の一例を図２に示す。図２に示すように、ＣＭＯＳイメージセンサ領域ＩＳには、画素領域ＰＸ（画素）をマトリクス状に配列したフォトダイオードアレー領域ＤＭが設けられている。これらの多数の画素領域ＰＸは、行ごとに、対応する行選択線ＲＬに電気的に接続されており、これらの多数の行選択線ＲＬは、行選択回路領域ＲＳ（行選択回路部）によって制御されている。同様に、これらの多数の画素領域ＰＸは、列ごとに、対応する読み出し線ＣＬに電気的に接続されており、これらの多数の読み出し線ＣＬは、読み出し回路領域ＣＳ（読み出し回路部）に電気的に接続されている。
次に、図２の画素領域ＰＸの回路構成の一例を図３に示す。図３に示すように、画素領域ＰＸ内には、アノードが接地電位に接続されるようになっているフォトダイオードＰＤが設けられており、そのカソードは、転送トランジスタＴＸを介して、浮遊拡散層ＦＤ（浮遊拡散層ノード）に電気的に接続されるようになっている。この転送トランジスタＴＸのオン及びオフは、転送信号Φｔによって制御されている。この浮遊拡散層ＦＤは、リセットトランジスタＲＴを介して、電源Ｖｄｄ（電源電位）と電気的に接続されるようになっており、その制御は、リセット信号Φｒによって行われている。浮遊拡散層ＦＤに移送された信号電荷（信号電位）は、増幅トランジスタＳＦによって増幅され、行選択トランジスタＳＴを介して、読み出し線ＣＬに電気的に接続されるようになっている。
２．本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの画素領域のデバイス構造等の一例（矩形導波路収容穴構造/酸化シリコン系サイドウォール構造/階段状屈折率分布方式/窒化シリコン多層充填型構造）の説明（主に図４から図１１）
このセクションでは、セクション1で説明した回路構成等を例に取り、画素領域の構造等を具体的に説明する。
このセクションで説明する事項は、以下の全てのセクションで説明する事項のベースとなるものであるので、セクション３以下では、原則として繰り返しの説明は避けることとする。
なお、ここでは、電荷転送型画素を例にとり、具体的に説明するが、その他の形式の画素でも良いことは言うまでもない。
また、ここでは、埋め込みフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ）を有する画素を例にとり、具体的に説明するが、その他の形式の画素でも良いことは言うまでもない。
更に、ここでは、基板および不純物領域の構造に関して、Ｎ型基板を用いたものを例にとり、具体的に説明するが、Ｐ型基板を用いたものでも良いことは言うまでもない。同様に、ここでは、Ｎ型基板にディープＰウエルを形成するものを例にとり、具体的に説明するが、Ｐ型エピタキシ領域を設けるものでも、ディープＰウエルを用いないものでもよいことは言うまでもない。
また、以下では、オンチップマイクロレンズ、カラーフィルタ、インナレンズを設けた構造を例にとり、具体的に説明するが、これらのうち全部又は一部を用いないものでもよいことは言うまでもない。
図４は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの画素領域のデバイス構造等の一例（矩形導波路収容穴構造/酸化シリコン系サイドウォール構造/階段状屈折率分布方式/窒化シリコン多層充填型構造）を説明するための図３に対応するデバイスレイアウトの一例を示すレイアウト図である。図５は図２の画素領域ＰＸの断面構造の一例の概要を示すための図４のＸ−Ｘ’断面に対応するチップ断面図である。図６は図４のレイアウトにほぼ対応する（見やすくするため、一部の接続構造等を省略している）デバイス断面構造説明図である。図７は図５の導波路１０の詳細構造を説明するためのデバイス要部断面図である。図８は図７の第３の窒化シリコン系絶縁膜２０ｃの深さ方向の二等分面に対応するＺ−Ｚ’水平断面の断面図である。図９は図８の対称面ＣＰを対称中心とするＡ−Ａ’断面の屈折率分布図である。図１０は窒化シリコン膜の膜中の窒素量と屈折率の関係を示すデータプロット図である。図１１は代表的な窒化シリコン膜成膜プロセスにおけるガス流量比と成膜された窒化シリコン膜の窒素組成比を示すデータプロット図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの画素領域のデバイス構造等の一例（矩形導波路収容穴構造/酸化シリコン系サイドウォール構造/階段状屈折率分布方式/窒化シリコン多層充填型構造）を説明する。
図３の画素領域ＰＸの平面レイアウトの一例を図４に示す。図４に示すように、この例に於いては、画素領域ＰＸ内には、複数のアクティブ領域４ａ，４ｂ，４ｃが設けられており、その間は、ＳＴＩ領域３（素子分離領域）で相互に分離されている。
アクティブ領域４ａには、フォトダイオードＰＤおよび転送トランジスタＴＸが設けられており、アクティブ領域４ｂには、リセットトランジスタＲＴ、増幅トランジスタＳＦおよび行選択トランジスタＳＴが設けられている。一方、アクティブ領域４ｃには、接地用コンタクト部７ｇが設けられている。ここで、この例では、導波路１０は平面的に言って、フォトダイオードＰＤよりもサイズが若干大きく、これを内包するものとなっている。なお、このことは必須ではないことは言うまでもない。また、フォトダイオードＰＤの平面形状は、ここでは、ほぼ矩形のものを示したが、矩形に限らず、円形でも、５角形以上の多角形でも良い。
アクティブ領域４ａの右端部近傍には、転送トランジスタＴＸのゲート電極５ａが設けられており、メタル配線とのビア部８ｔを介して、転送信号Φｔ（図３）が供給されるようになっている。
アクティブ領域４ａの右端部には、浮遊拡散層ＦＤおよびメタル配線とのコンタクト部７ｔが設けられており、たとえば、相互接続配線６（第1層銅埋め込み配線）およびメタル配線とのコンタクト部７ｒを介して、リセットトランジスタＲＴと接続されている。この相互接続配線６は、メタル配線とのビア部８ｓを介して、増幅トランジスタＳＦのゲート電極５ｃと接続されており、ゲート電極５ｃとリセットトランジスタＲＴのゲート電極５ｂの間のアクティブ領域４ｂには、電源用コンタクト部７ｄが設けられている。
行選択トランジスタＳＴの読み出し線ＣＬ（図３）とのコンタクト部７ｓと増幅トランジスタＳＦのゲート電極５ｃの間のアクティブ領域４ｂには、行選択トランジスタＳＴのゲート電極５ｄが設けられており、このゲート電極５ｄは、行選択線とのビア部８ｃを介して、行選択線ＲＬ（図３）と電気的に接続されている。
次に、図４のＸ−Ｘ’断面に対応するデバイス断面における画素領域ＰＸ（導波路及びその周辺領域１８を含む）の断面層構造の概要を図５に示す。図５に示すように、Ｎ型単結晶シリコン基板１ｓの第１の主面１ａ（デバイス面）側には、この例では、たとえば、Ｐ型ディープウエル領域ＤＰが設けられており、その結果、残りの裏面側の部分がＮ型単結晶シリコン基板領域１ｎとなっている。Ｐ型ディープウエル領域ＤＰの表面領域には、フォトダイオードＰＤが設けられている。この例では、フォトダイオードＰＤは、平面的に言って、導波路１０に内包されている。
Ｎ型単結晶シリコン基板１ｓの第１の主面１ａ上には、反射防止膜ＡＲ（これは、もちろん必須ではない）が設けられており、その上には、多層構造を有する層間絶縁膜１１が設けられている。反射防止膜ＡＲとしては、たとえば、上から窒化シリコン膜（たとえば、厚さ３０ｎｍ程度）/窒化シリコン膜（たとえば、厚さ３０ｎｍ程度）/酸化シリコン膜（たとえば、厚さ３０ｎｍ程度）等から構成された多層膜を好適なものとして例示することができる。
層間絶縁膜１１の第1の主面１ａ側の表面から底面の近傍にかけては、導波路収容穴９が設けられており、その中には、多層構造を有する導波路１０が埋め込まれている。この例に於いては、導波路１０は、導波路収容穴９の側面９ｓと底面９ｂにおいて、層間絶縁膜１１と接している。
層間絶縁膜１１および導波路１０上には、インナレンズ層１２が設けられており、その上には、カラーフィルタ層１４が設けられている。インナレンズ層１２は、たとえば、窒化シリコン系絶縁膜等のＣＶＤとリソグラフィによる加工等の組み合わせで、形成することができる。一方、更に、カラーフィルタ層１４は、カラーレジスト等を用いた通常のリソグラフィにより、形成することができる。カラーフィルタ層１４の上には、マイクロレンズ層１５が設けられている。マイクロレンズ層１５の形成は、たとえば、溶融法、エッチバック法等により、形成することができる。
ここで、デバイス構造を具体的に説明できるように、図５における典型的な主要部寸法の一例を示すとすれば以下のごとくである。すなわち、導波路１０の幅は、たとえば、７００ｎｍ程度、その高さは、たとえば、５００ｎｍ程度、層間絶縁膜１１の厚さは、たとえば、６００ｎｍ程度、フォトダイオードＰＤの幅は、たとえば、６００ｎｍ程度である。この例では、フォトダイオードＰＤの幅は、導波路１０の幅よりも小さくされている。このことは必須ではないが、フォトダイオードＰＤの幅を広くし、その周辺まで信号光を行き渡らせようとすると、クロストークを増加させる結果になるからである。
次に、図３に対応して、動作原理がわかりやすいように、画素領域ＰＸの模式的な断面構造を図６に示す。なお、この図では、簡素化のため、図４とは、対応しない部分がある。たとえば、浮遊拡散層ＦＤは、単一の不純物領域で代表させている。図６に示すように、この例に於いては、半導体基板１ｓの第1の主面１ａ側の表面領域には、Ｐ型ディープウエル領域ＤＰよりも高濃度のＰ型ウエル領域ＰＷ１、ＰＷ２が設けられている。Ｐ型ウエル領域ＰＷ１の表面には、リセットトランジスタＲＴまたは転送トランジスタＴＸのソースドレイン領域に対応する高濃度Ｎ型領域ＳＤＮ＋１、ＳＤＮ＋２が設けられている。高濃度Ｎ型領域ＳＤＮ＋２は、リセットの基準電位としての電源電位Ｖｄｄに電気的に接続されている。高濃度Ｎ型領域ＳＤＮ＋１は、浮遊拡散層ＦＤであり、高濃度Ｎ型領域ＳＤＮ＋１と高濃度Ｎ型領域ＳＤＮ＋２の間であって、半導体基板１ｓの第1の主面１ａ上には、ゲート絶縁膜等を介して、リセットトランジスタＲＴのゲート電極５ｂが設けられている。
一方、Ｐ型ウエル領域ＰＷ２の表面には、接地電位Ｇｎｄを供給するための高濃度Ｐ型領域ＳＤＰ＋が設けられている。また、半導体基板１ｓの第1の主面１ａ側の表面領域には、Ｐ型ウエル領域ＰＷ２と境を接するように、フォトダイオードＰＤのＮ型カソード領域１６ｎが設けられており、この例では、Ｐ型ディープウエル領域ＤＰとの間で、ＰＮ接合を構成している。Ｎ型カソード領域１６ｎの表面には、Ｐ型ウエル領域ＰＷ２と電気的に接続された表面Ｐ＋型領域１７ｐがあり、フォトダイオードＰＤへの表面の影響を緩和している。
高濃度Ｎ型領域ＳＤＮ＋１とＮ型カソード領域１６ｎの間であって、半導体基板１ｓの第1の主面１ａ上には、ゲート絶縁膜等を介して、転送トランジスタＴＸのゲート電極５ａが設けられている。
動作時には、Ｎ型基板領域１ｎは、電源電位Ｖｄｄに電気的に接続されており、Ｐ型ディープウエル領域ＤＰ、Ｐ型ウエル領域ＰＷ１、ＰＷ２および表面Ｐ＋型領域１７ｐは、接地電位Ｇｎｄに電気的に接続されている。従って、フォトダイオードＰＤを構成するＰＮ接合は、逆バイアスされている。
次に、図５の導波路１０の内部構造の一例を図７および図８に示す。図７および図８に示すように、導波路収容穴９の側壁９ｓに接する周辺部には、たとえば、酸化シリコン系サイドウォール絶縁膜１９があり、その内側の底面９ｂ及び側面には、第1の窒化シリコン系絶縁膜２０ａが形成されている。第1の窒化シリコン系絶縁膜２０ａ上の導波路収容穴９の内面の全面には、第２の窒化シリコン系絶縁膜２０ｂが形成されている。第２の窒化シリコン系絶縁膜２０ｂ上の導波路収容穴９の内部は、第３の窒化シリコン系絶縁膜２０ｃによって、埋め込まれている。なお、図７からわかるように、断面形状は、対称面ＣＰに関して、ほぼ対象となっており、平面的に見たときは、図８からわかるように、ほぼ正方形又は、これに近い長方形、または、Ｎが４又はそれ以上のほぼＮ角形形状（円形を含む）を呈している。なお、必要に応じて、その他の形状を取ることを排除するものではない。また、図８に示されるように、第１、第２及び第３の窒化シリコン系絶縁膜２０ａ、２０ｂ、２０ｃの平面形状は角が丸められた形状をしている。第１の窒化シリコン系絶縁膜２０ａは、第２の窒化シリコン系絶縁膜２０ｂよりも角の丸みが小さい。すなわち、角の半径Ｒが大きくなっている。同様に、第２の窒化シリコン系絶縁膜２０ｂは、第３の窒化シリコン系絶縁膜２０ａよりも角の丸みが小さい。
図７からわかるように、この例に於いては、側壁の内角θは、ほぼ９０度である。また、第1の窒化シリコン系絶縁膜２０ａの上部の幅Ｗ１ａは、下部の幅Ｗ１ｂよりの狭くなっている。ここで、「上部の幅」とは、第３の窒化シリコン系絶縁膜２０ｃの深さの半分よりも上方であって、その上半分の更に半分の深さよりも上の部分における水平に測った膜の厚さを言う。一方、「下部の幅」とは、第３の窒化シリコン系絶縁膜２０ｃの深さの半分よりも下方であって、その下半分の更に半分の深さよりも下の部分における水平に測った膜の厚さを言う。ただし、第３の窒化シリコン系絶縁膜２０ｃの深さの範囲内に限る。これらの定義は、他の膜についても同じである。
同様に、第２の窒化シリコン系絶縁膜２０ｂの上部の幅Ｗ２ａは、下部の幅Ｗ２ｂよりの狭くなっている。
このような構造および寸法の関係とすることにより、導波路１０の中心を垂直下方に進む信号光と導波路１０の周辺部を中心に向けて斜めに進む光の速度の垂直成分を揃えることができ、且つ、導波路１０の下半部で、波面の面積を広く取れるので、波面の湾曲による不所望な散乱等を最小限に抑えることができる。
次に、図８のＡ−Ａ’断面に対応する屈折率分布を図９に示す。図９に示すように、階段状の屈折率分布を示し、水平部分の値は高い方から、たとえば、２．０、１．９５、１．９０である。ここで、一番下の水平部分の屈折率は、酸化シリコン系サイドウォール絶縁膜１９の屈折率に対応する。
これに関連して、窒化シリコン系絶縁膜の窒素含有量と屈折率との関係を図１０に示す。図１０に示すように、窒素含有量が増加するに従って、ほぼリニアに屈折率が減少するのがわかる。
更に、典型的な窒化シリコン系絶縁膜のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセスにおけるガス流量比と成膜された窒化シリコン系絶縁膜中の窒素組成比の関係を図１１に示す。図１１に示すように、窒素含有ガスの流量の増加に伴い、ほぼリニアに、膜中の窒素組成比が増加するのがわかる。従って、図１０で、目的とする屈折率に対応する窒素含有量を選択し、その窒素含有量に対応する窒素含有ガスの流量を図１１に於いて選択して、ＣＶＤを実行すると、目的の屈折率を有する窒化シリコン系絶縁膜が得られることがわかる。
３．本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路の周辺の詳細デバイス構造および関連する製法のアウトライン等の一例の説明（主に図１２）
このセクションでは、図５の主に上半部分（基板表面より上の部分）の詳細構造（半導体基板内は、図６等でほぼ説明されているので、ここでは、半導体基板の上面より上の部分を主に説明する）の一例を説明する。なお、導波路１０については、図７で詳しく説明したので、ここでは、当該部分の詳細は繰り返し説明しない。
図１２は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路の周辺の詳細デバイス構造および関連する製法のアウトライン等の一例を説明するための画素領域ＰＸの詳細デバイス断面図（導波路１０の部分の内部構造は、この図では省略している）である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路の周辺の詳細デバイス構造および関連する製法のアウトライン等の一例を説明する。
図５の導波路１０の外部周辺の画素領域ＰＸの詳細断面構造の一例を図１２に示す。図１２に示すように、Ｎ型単結晶シリコン基板１ｓの第1の主面１ａ側の表面領域には、フォトダイオードＰＤが設けられている。Ｎ型単結晶シリコン基板１ｓの第1の主面１ａ上の、たとえば、ほぼ全面（たとえば、図１のフォトダイオードアレー領域ＤＭのほぼ全面）には、反射防止膜ＡＲ（厚さは、たとえば、９０ｎｍ程度）が設けられている。
反射防止膜ＡＲの上には、これよりも厚く、主に酸化シリコン系絶縁膜から構成されたプリメタル絶縁膜２２（厚さは、たとえば、２５０ｎｍ程度）が設けられている。プリメタル絶縁膜２２としては、たとえば、ＨＤＰ（ＨＩｇｈＤｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＳｉＯ２膜を好適なものとして例示することができる。
プリメタル絶縁膜２２の上には、第1層配線層内酸化シリコン系絶縁膜２４（厚さは、たとえば、１００ｎｍ程度）が設けられており、そこには、たとえば、シングルダマシン法によって埋め込まれた第1層銅埋め込み配線Ｍ１が設けられている。第1層配線層内酸化シリコン系絶縁膜２４としては、たとえば、Ｐ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）−ＳｉＯ２膜等を好適なものとして例示することができる。
第1層配線層内酸化シリコン系絶縁膜２４および第1層銅埋め込み配線Ｍ１上には、たとえば、第1層配線層上拡散バリア絶縁膜２６（厚さは、たとえば、３０ｎｍ程度）が設けられている。第1層配線層上拡散バリア絶縁膜２６としては、たとえば、ＳｉＣＮ膜等を好適なものとして例示することができる。
第1層配線層上拡散バリア絶縁膜２６の上には、たとえば、配線層間酸化シリコン系絶縁膜２３（厚さは、たとえば、７０ｎｍ程度）が設けられている。配線層間酸化シリコン系絶縁膜２３としては、たとえば、ＳｉＯＣ膜等を好適なものとして例示することができる。
配線層間酸化シリコン系絶縁膜２３の上には、たとえば、第２層配線層内酸化シリコン系絶縁膜２５（厚さは、たとえば、１２０ｎｍ程度）が設けられており、そこには、たとえば、デュアルダマシン法によって埋め込まれた第２層銅埋め込み配線Ｍ２が設けられている。第２層配線層内酸化シリコン系絶縁膜２５としては、たとえば、ＳｉＯＣ膜等を好適なものとして例示することができる。
この例に於いては、これらの第1層銅埋め込み配線Ｍ１、第２層銅埋め込み配線Ｍ２等によって、多層配線ＭＷが構成されている。
第２層配線層内酸化シリコン系絶縁膜２５および第２層銅埋め込み配線Ｍ２の上には、たとえば、第２層配線層上拡散バリア絶縁膜２７（厚さは、たとえば、３０ｎｍ程度）が設けられている。第２層配線層上拡散バリア絶縁膜２７としては、たとえば、ＳｉＣＮ膜等を好適なものとして例示することができる。
以上のように、この例に於いては、導波路１０は、第２層配線層上拡散バリア絶縁膜２７の表面からプリメタル絶縁膜２２（すなわち、層間絶縁膜１１）の中途まで至る断面が矩形の導波路収容穴９の内部に埋め込まれている。
更に、導波路１０および第２層配線層上拡散バリア絶縁膜２７の上には、たとえば、その光軸が導波路１０の光軸とほぼ一致するように、インナレンズＩＬが設けられている。そして、インナレンズＩＬの上は、たとえば、平坦化絶縁膜２１により、平坦化されている。この例では、これらのインナレンズＩＬ、平坦化絶縁膜２１等により、インナレンズ層１２が構成されている。インナレンズ層１２の材料としては、例えば、窒化シリコン系絶縁膜を好適なものとして例示することができる。
インナレンズ層１２の上のカラーフィルタ層１４には、必要に応じて、赤、青または緑等のカラーフィルタＣＦが設けられている。カラーフィルタ層１４の上には、更に、マイクロレンズＭＬが、たとえば、その光軸が導波路１０の光軸とほぼ一致するように、設けられている。
４．本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例の説明（主に図１３から図２１）
このセクションでは、セクション１から３で説明した導波路収容穴９の埋め込み構造に対応するプロセスの一例を説明する。なお、このセクションの図１３から図２１に於いては、表示の簡潔さを確保するために、反射防止膜ＡＲは、表示しないものとする。
図１３は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（酸化シリコン系サイドウォール絶縁膜形成１９から第1の窒化シリコン系絶縁膜２０ａの成膜）におけるデバイス模式断面図である。図１４は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（ギャップフィル材塗布工程）におけるデバイス模式断面図である。図１５は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（ギャップフィル材エッチバック工程）におけるデバイス模式断面図である。図１６は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（第1の窒化シリコン系絶縁膜２０ａのエッチバック工程）におけるデバイス模式断面図である。図１７は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（ギャップフィル材除去工程）におけるデバイス模式断面図である。図１８は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（第1の窒化シリコン系絶縁膜２０ａ上の導波路収容穴上部拡幅エッチング工程）におけるデバイス模式断面図である。図１９は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（第２の窒化シリコン系絶縁膜２０ｂの成膜工程）におけるデバイス模式断面図である。図２０は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（第２の窒化シリコン系絶縁膜２０ｂ上の導波路収容穴上部拡幅エッチング工程）におけるデバイス模式断面図である。図２１は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明するための導波路収容穴の周辺の製造工程途上（平坦化処理工程前）におけるデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込みプロセス等の一例を説明する。
先ず、図１３に示すように、たとえば、通常の異方性ドライエッチング（たとえば、フルオロカーボン系エッチングガス）によって、層間絶縁膜１１の表面側から、その内部に至る導波路収容穴９を形成する。次に、ＣＶＤ等により酸化シリコン膜を成膜し、続いて異方性エッチングを施すことにより、導波路収容穴９のたとえば全周の側壁９ｓに沿って、酸化シリコン系サイドウォール絶縁膜１９を形成する。次に、たとえば、プラズマＣＶＤ等により、導波路収容穴９の内面を含むウエハ１の第1の主面１ａ側のほぼ全面に、例えば、膜厚３００ｎｍ程度の第1の窒化シリコン系絶縁膜２０ａ（屈折率は、たとえば、１．９０程度）を成膜する。
次に、図１４に示すように、たとえば、ウエハ１の第1の主面１ａ側のほぼ全面に、ギャップフィル材３１（例えば、有機系ギャップフィル材）を塗布等することにより、表面を平坦化する。
次に、図１５に示すように、たとえば、ドライエッチング（たとえば、酸素系プラズマ雰囲気）によって、ギャップフィル材３１のエッチバックを実行して、導波路収容穴９内にギャップフィル材３１を残すと共に、導波路収容穴９外の第1の窒化シリコン系絶縁膜２０ａの表面を露出させる。
次に、図１６に示すように、たとえば、異方性ドライエッチング（たとえば、フルオロカーボン系エッチングガス）によって、第1の窒化シリコン系絶縁膜２０ａのエッチバックを実行する。すなわち、エッチングされるべき部分２０ａｅを除去する。
次に、図１７に示すように、たとえば、ドライエッチング（たとえば、酸素系プラズマ雰囲気）によって、不要になったギャップフィル材３１（図１６）を全面除去する。
次に、図１８に示すように、たとえば、異方性ドライエッチング（例えば、アルゴン系ガス雰囲気中でのスパッタリングエッチ）によって、第1の窒化シリコン系絶縁膜２０ａの表面を非等方的に除去することにより、導波路収容穴９の上端付近における非充填部分の幅ＷＥを広げる（「第１の上端拡大エッチング処理」と言う）。
次に、図１９に示すように、たとえば、プラズマＣＶＤ等により、第1の窒化シリコン系絶縁膜２０ａの表面のほぼ全面に、例えば、膜厚２００ｎｍ程度の第２の窒化シリコン系絶縁膜２０ｂ（屈折率は、たとえば、１．９５程度）を成膜する。
次に、先と同様に、図２０に示すように、たとえば、異方性ドライエッチング（例えば、アルゴン系ガス雰囲気中でのスパッタリングエッチ）によって、第２の窒化シリコン系絶縁膜２０ｂの表面を非等方的に除去することにより、導波路収容穴９の上端付近における非充填部分の幅ＷＥを広げる（「第２の上端拡大エッチング処理」と言う）。すなわち、第２の窒化シリコン系絶縁膜のエッチングされるべき部分２０ｂｅを除去する。
次に、図２１に示すように、たとえば、プラズマＣＶＤ等により、第２の窒化シリコン系絶縁膜２０ｂの表面のほぼ全面に、例えば、膜厚５００ｎｍ程度の第３の窒化シリコン系絶縁膜２０ｃ（屈折率は、たとえば、２．００程度）を成膜することにより、導波路収容穴９を埋め込む。次に、たとえば、ギャップフィル材３１と同様なギャップフィル材を、ウエハ１の第1の主面１ａ側のほぼ全面に塗布する。次に、たとえば、ドライエッチングによって、導波路収容穴９の外の第1の窒化シリコン系絶縁膜２０ａ、第２の窒化シリコン系絶縁膜２０ｂ、第３の窒化シリコン系絶縁膜２０ｃ等が除去されるまで、エッチバック処理を実行する。
５．本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路形成領域の深さ方向範囲に関する変形例１（反射防止膜直上構造）の説明（主に図２２）
このセクションでは、図５の断面構造に関する変形例を説明する。ここで、図面を見やすくするため、導波路収容穴９の断面構造としては、矩形のものを例に取り具体的に説明するが、これは、テーパつきのもの、すなわち、逆台形でも良いことは言うまでもない。従って、導波路１０の形態としては、図７に示したものの外、図２５、図２７、図３０等のものが適用できる。また、導波路１０内の屈折率分布としては、図９に示したものの外、図２４や図２９に示すもの等が適用できる。
図２２は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路形成領域の深さ方向範囲に関する変形例１（反射防止膜直上構造）を説明するための図４のＸ−Ｘ’断面に対応するチップ断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路形成領域の深さ方向範囲に関する変形例１（反射防止膜直上構造）を説明する。
この例では、図２２に示すように、導波路１０（導波路収容穴９）は、層間絶縁膜１１の下端、すなわち、反射防止膜ＡＲの上面に達している。
このことによって、半導体基板表面と導波路１０間に層間絶縁膜１１がある場合に比較して、不所望な信号光の反射等を低減することができる。また、この例では、導波路１０の直下に、反射防止膜ＡＲがあるので、反射防止膜ＡＲを導波路収容穴９の形成時のエッチングストップとすることができる。更に、反射防止膜ＡＲがあるので、導波路収容穴９の形成時の半導体基板へのダメージを低減することができる。
６．本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路形成領域の深さ方向範囲に関する変形例２（半導体基板直上構造）の説明（主に図２３）
先のセクションと同様に、このセクションでは、図５の断面構造に関する変形例を説明する。ここで、図面を見やすくするため、導波路収容穴９の断面構造としては、矩形のものを例に取り具体的に説明するが、これは、テーパつきのもの、すなわち、逆台形でも良いことは言うまでもない。従って、導波路１０の形態としては、図７に示したものの外、図２５、図２７、図３０等のものが適用できる。また、導波路１０内の屈折率分布としては、図９に示したものの外、図２４や図２９に示すもの等が適用できる。
図２３は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路形成領域の深さ方向範囲に関する変形例２（半導体基板直上構造）を説明するための図４のＸ−Ｘ’断面に対応するチップ断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路形成領域の深さ方向範囲に関する変形例２（半導体基板直上構造）を説明する。
この例では、図２３に示すように、導波路１０（導波路収容穴９）は、層間絶縁膜１１の下端、すなわち、反射防止膜ＡＲが除去されており、導波路１０（導波路収容穴９）はＮ型単結晶シリコン基板１ｓ（半導体基板）の上面１ａに達している。
このことによって、半導体基板表面と導波路１０間に反射防止膜ＡＲがある場合に比較して、不所望な信号光の反射等を低減することができる。
なお、上述の図２２での説明と同様に、導波路収容穴９を形成する際に、反射防止膜ＡＲがエッチングストッパとして機能することで、一旦エッチングを止める。その後、反射防止膜ＡＲを除去するため、１回のエッチング処理にて導波路収容穴９を形成する場合に比べて、基板１ｓへのダメージを低減することができる。
７．本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する屈折率分布の変形例（連続屈折率分布方式）の説明（主に図２４）
このセクションでは、図7の構造を例にとり、図９の屈折率分布に関する変形例を説明するが、この屈折率分布は、図7の構造に限らず、図２５、図２７、図３０等の構造にもほぼそのまま適用できる。
図２４は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する屈折率分布の変形例（連続屈折率分布方式）を説明するための図８の対称面ＣＰを対称中心とするＡ−Ａ’断面の屈折率分布図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する屈折率分布の変形例（連続屈折率分布方式）を説明する。
この例では、図９と異なり、図２４に示すように、屈折率の分布は、連続的に変化している。
このことによって、導波路１０の中心を垂直に下方へ進む波面を高精度で連続した幅広の平面とすることができ、散乱を最小限にすることができる。
なお、「連続的に変化」といっても、実際に連続的に変化させるだけではなく、多層膜で代替させることができる。たとえば、図１３から図２１のプロセスの例で説明すると、第1の窒化シリコン系絶縁膜２０ａ、第２の窒化シリコン系絶縁膜２０ｂ、第３の窒化シリコン系絶縁膜２０ｃ（埋め込み窒化シリコン系絶縁膜）等の各構成膜を２層以上（例えば、３層）として、各異なる屈折率（後ほど高くなる）の膜を成膜するようにしてもよい。このように、各構成膜を多層とすることによって、連続成膜による屈折率の連続変化プロセスの困難を回避することができる。以上のことは、図２５の構造に於いても全く同じであり、図２７及び図３０のようなサイドウォール構造に於いても同じである。
８．本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の断面構造に関する変形例（順テーパ付き導波路収容穴）の説明（主に図２５および図２６）
このセクションでは、図５の周辺構造を例にとり、図７の変形例を説明するが、ここで説明する構造は、図５の周辺構造に限らず、図２２および図２３の周辺構造にもそのまま適用できることは言うまでもない。
図２５は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の断面構造に関する変形例（順テーパ付き導波路収容穴）を説明するための導波路１０の詳細デバイス要部断面図である。図２６は図２５の第３の窒化シリコン系絶縁膜２０ｃの深さ方向の二等分面に対応するＺ−Ｚ’水平断面の断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の断面構造に関する変形例（順テーパ付き導波路収容穴）を説明する。
この例では、図７及び図８と異なり、図２５及び図２６に示すように、酸化シリコン系サイドウォール絶縁膜１９がない代わりに、導波路収容穴９自体の断面形状が逆台形形状を呈する。しかし、図７と同様に、酸化シリコン系サイドウォール絶縁膜１９を形成してもよいことはいうまでもない。
導波路収容穴９自体の側壁に９ｓに傾きを持たせることによって、サイドウォールのない簡単な構造で、図７と同様の効果を得ることができる。
なお、ここで側壁の内角θの好適な範囲として、たとえば、９７度＜内角θ≦１０３度を例示することができる。内角θは、上限を超えても良いが、そうすると、画素領域ＰＸの寸法微細化に不利である。一方、下限は、「垂直」の定義によって決まる。また、あまりに小さな垂直からのずれでは、傾けた効果が顕著でない。
９．本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する変形例１（窒化シリコン系サイドウォール付き矩形導波路収容穴）の説明（主に図２７から図２９）
先と同様に、このセクションでは、図５の周辺構造を例にとり、図７の変形例を説明するが、ここで説明する構造は、図５の周辺構造に限らず、図２２および図２３の周辺構造にもそのまま適用できることは言うまでもない。
図２７は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する変形例１（窒化シリコン系サイドウォール付き矩形導波路収容穴）を説明するための導波路１０の詳細デバイス要部断面図である。図２８は図２７の第３の窒化シリコン系絶縁膜２０ｃの深さ方向の二等分面に対応するＺ−Ｚ’水平断面の断面図である。図２９は図２７の対称面ＣＰを対称中心とするＡ−Ａ’断面の屈折率分布図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する変形例１（窒化シリコン系サイドウォール付き矩形導波路収容穴）を説明する。
この例では、図２７及び図２８に示すように、図７と同様に、側壁の内角θは、ほぼ９０度である。更に、導波路収容穴９の側壁９ｓに接する周辺部には、たとえば、酸化シリコン系サイドウォール絶縁膜１９があり、この酸化シリコン系サイドウォール絶縁膜１９の側面に沿って、例えば、全周に亘り、第1の窒化シリコン系サイドウォール絶縁膜３０ａが形成されている。更に、この第1の窒化シリコン系サイドウォール絶縁膜３０ａの側面に沿って、例えば、全周に亘り、第２の窒化シリコン系サイドウォール絶縁膜３０ｂが形成されている。そして、残った非充填部分は、第３の窒化シリコン系絶縁膜２０ｃによって埋め込まれている。
このような構造とすることにより、図７のような導波路１０の下半部における窒化シリコン系絶縁膜の水平部分（埋め込み窒化シリコン系絶縁膜２０ｃの下端部より下の部分）がなくなるので、その部分での信号光の減衰や反射を低減することができる。
また、サイドウォールでは、自然に以下で詳述する下部幅広構造となるので、プロセス制御が容易となるメリットを有する。
ここで、第1の窒化シリコン系サイドウォール絶縁膜３０ａの上部の幅Ｗ１ａは、下部の幅Ｗ１ｂよりの狭くなっている。ここで、「上部の幅」とは、導波路収容穴９の深さの半分よりも上方であって、その上半分の更に半分の深さよりも上の部分における水平に測った膜の厚さを言う。一方、「下部の幅」とは、導波路収容穴９の深さの半分よりも下方であって、その下半分の更に半分の深さよりも下の部分における水平に測った膜の厚さを言う。
同様に、第２の窒化シリコン系サイドウォール絶縁膜３０ｂの上部の幅Ｗ２ａは、下部の幅Ｗ２ｂよりの狭くなっている。
このような関係にすることによって、図７について説明したのと同様な下部幅広構造による効果を教授することができる。
なお、屈折率分布に関しては、図２９に示すように、図９と全く同じである。
１０．本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する変形例２（窒化シリコン系サイドウォール付き順テーパ導波路収容穴）の説明（主に図３０）
先と同様に、このセクションでは、図５の周辺構造を例にとり、図７の変形例を説明するが、ここで説明する構造は、図５の周辺構造に限らず、図２２および図２３の周辺構造にもそのまま適用できることは言うまでもない。
図３０は本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する変形例２（窒化シリコン系サイドウォール付き順テーパ導波路収容穴）を説明するための導波路１０の詳細デバイス要部断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるＣＭＯＳイメージセンサの導波路収容穴の埋め込み構造に関する変形例２（窒化シリコン系サイドウォール付き順テーパ導波路収容穴）を説明する。
この例は、図３０に示すように、図２７と類似の多重サイドウォール構造を、図２５と同様のテーパ付き導波路収容穴９に適用したものである。すなわち、図２７の酸化シリコン系サイドウォール絶縁膜１９の代わりに、図２５の断面形状が逆台形の導波路収容穴９を適用したものと見ることができる。
このような構造とすることにより、セクション９で説明した例と同様の効果を酸化シリコン系サイドウォール絶縁膜１９なしで実現することができる。従って、構造が簡単になり、製造が容易である。
なお、酸化シリコン系サイドウォール絶縁膜１９の適用を排除するものではないことは言うまでもない。
１１．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図３１）
図３１は図５（部分的に図７または図１２）に対応する前記一実施の形態の概要を説明するための図４のＸ−Ｘ’断面に対応するチップ模式断面図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
（１）技術課題に関する考察および補足的説明：
現在の画素領域の寸法は、対象とする光の波長と同程度か（たとえば、大きくとも波長の数倍程度）、又は、これよりも小さくなってきている（この寸法の領域を「波動領域」と呼ぶ）。従って、導波路の導入や各種の付加的なレンズを導入したとしても、それだけでは、波動としての光を有効にフォトダイオードの中心部の周辺のみに集光することは困難となっている。
すなわち、幾何光学的には、マイクロレンズやインナレンズ等による外部光学系によって、たとえば、光が各フォトダイオードの中心に集光するように設計したとしても、波面は波長と同程度の広がりを持つため、導波路のほぼ全面に広がって進行することになり、導波路周辺での散乱等により、隣接する画素領域に漏れ出すこととなり、クロストーク等の原因となる。
このような、導波路内における信号光の不所望な広がりを解消するためには、導波路の中央の光軸を中心にして、中心側の屈折率が高く、動径方向に行くに従って、階段状にまたは連続的に屈折率を下げる集光構造（「単純な中心高屈折率構造」という）を導入することが有効である。
しかし、本願発明者が検討したとことによると、波動領域では、進行方向に垂直な波面の面積が大きいほど光はまっすぐ進むが、単純な中心高屈折率構造では、中心と周辺で光速が異なるため波面が湾曲し、ホイゲンスの原理により、散乱を生じる結果、波束が広がることとなる。
（２）前記一実施の形態の概要の説明（主に図３１）：
このような問題に対して、前記一実施の形態においては、以下のようにしている。
まず、ベースとなる構成を説明する。図３１に示すように、対象となるフォトダイオードアレー領域ＤＭ内の各画素領域ＰＸにおける半導体基板１ｓの第1の主面１ａの表面領域には、フォトダイオードＰＤが設けられている。半導体基板１ｓの第1の主面１ａ上には、多層配線ＭＷ（埋め込み配線、非埋め込み配線又は、これらの組み合わせ）を有する層間絶縁膜１１が設けられている。この層間絶縁膜１１には、ほぼ垂直の側壁９ｓを有する（側壁の内角θがほぼ９０度）導波路収容穴９が設けられている（導波路収容穴９の底は層間絶縁膜１１の途中でもよいし、貫通していても良い。反射防止膜ＡＲはあってもよいし、なくてもよい）。導波路収容穴９内には、多層構造の導波路１０が埋め込まれている。導波路１０の内部構造を説明する。すなわち、導波路収容穴９の周辺部には、導波路収容穴９の側面９ｓを覆い、その底面９ｂに達する酸化シリコン系サイドウォール絶縁膜１９（必須ではないが、全周に亘る場合を好適なものとする）が設けられている。その内側には、酸化シリコン系サイドウォール絶縁膜１９の表面および、導波路収容穴９の底面９ｂを覆う第1の窒化シリコン系絶縁膜２０ａが設けられている。更に、その内側には、第1の窒化シリコン系絶縁膜２０ａの表面を覆い、第1の窒化シリコン系絶縁膜２０ａよりも屈折率が高い第２の窒化シリコン系絶縁膜２０ｂが設けられている。そして、第２の窒化シリコン系絶縁膜２０ｂ上に、導波路収容穴９内を埋め込むように、第２の窒化シリコン系絶縁膜２０ｂよりも屈折率が高い第３の窒化シリコン系絶縁膜２０ｃが設けられている（この場合、完全充填は、必須ではないが、好適とされる）。
このような構造とすることにより、各構造の特徴に対応して、以下のようなメリット等がある。すなわち、
（２−１）導波路収容穴９の側壁９ｓが、ほぼ垂直であるので、画素領域ＰＸの微細化に有利である。また、加工が比較的簡単である。
（２−２）導波路１０の外側に酸化シリコン系サイドウォール絶縁膜１９があるので、側壁９ｓの外側の多層膜の影響による信号光の散乱を低減することができる。
（２−３）導波路１０の構造が外側から中心部に向けて、屈折率が増加する構造となっているので、信号光をフォトダイオードＰＤの中央部に集光することができる。
（２−４）導波路１０の外側に酸化シリコン系サイドウォール絶縁膜１９があるので、内側の多層膜（第1の窒化シリコン系絶縁膜２０ａ、第２の窒化シリコン系絶縁膜２０ｂ）が中心側へ傾斜することとなるため、そこを斜めに進む信号光の速度は、中心を直進する信号光の速度よりも速くなるため、波面全体が湾曲せず、散乱が抑えられる。
（２−５）導波路１０の下端部が多層膜構造と成っており、徐々に屈折率が変わるので、界面での反射等が低減される。
（２−６）導波路１０が、基本的に酸化シリコン系絶縁膜と窒化シリコン系絶縁膜と構成されているので、製造が比較的簡単である。
（２−７）サイドウォールが一つであるので、製造が比較的簡単である。
（２−８）この例に於いては、導波路収容穴９の下端がどの高さにあるかは、任意であるが、層間絶縁膜１１の途中にある場合は、基板へのダメージを防止する上で有利である。また、導波路収容穴９の下方に、反射防止膜ＡＲがある場合は、導波路収容穴９の下端が、反射防止膜ＡＲの上面にある場合は、そこで、エッチングを停止できるので、プロセス的に有利である。
（３）その他の変形例（色別多層窒化膜厚調整型構造等）の説明：
以下の変形例は、以上で説明した全ての例（基本例及び変形例を含む）と組み合わせ可能である。
（３−１）色別反射防止膜最適化方式の説明（図１２等参照）：
以上説明した例では、基本的に、画素領域ＰＸは、微視的な領域で見ると、たとえば赤、緑、青等の色毎に相互に近接して設けられており、各画素領域ＰＸの反射防止膜ＡＲの基本的構成（膜構成、膜厚等）は同じである（同一反射防止膜方式）。しかし、そのようにすることは、必須ではなく、各色に対応する画素領域ＰＸ毎に、膜構成、膜厚等を最適化しても良い（色別反射防止膜最適化方式）。この色別反射防止膜最適化方式によれば、各色について、反射を低減することができる。一方、同一反射防止膜方式では、プロセスが簡単になるメリットを有する。
（３−２）色別導波路構造変更方式の説明（図７、図２５、図２７および図３０参照）：
以上説明した例では、基本的に、各色に対応する画素領域ＰＸの導波路構造は、同一であった（同一導波路構造方式）。しかし、このようにすることは必須ではなく、色毎に、導波路構造を変更しても良い（導波路構造組み合わせ方式）。たとえば、赤および緑に対応する画素領域ＰＸの導波路１０を図２５のものとし、青に対応する画素領域ＰＸの導波路１０を図３０のものとしてもよい。この導波路構造組み合わせ方式では、色毎に導波路１０を最適化することができる。一方、同一導波路構造方式では、製造プロセスが簡単になるメリットを有する。
（３−３）埋め込み窒化シリコン系絶縁膜上に凸構造（図７、図２５、図２７および図３０参照）：
以上説明した例では、基本的に、導波路収容穴９の上端において、埋め込み窒化シリコン系絶縁膜２０ｃは、平坦である（埋め込み窒化シリコン系絶縁膜上面平坦構造）。しかし、このことは必須ではなく、たとえば、上に凸構造とすることもできる（埋め込み窒化シリコン系絶縁膜上に凸構造）。このことにより、集光効果を更に高めることが可能となる。一方、埋め込み窒化シリコン系絶縁膜上面平坦構造においては、製造プロセスが簡単になるメリットを有する。
また、埋め込み窒化シリコン系絶縁膜上面平坦構造または埋め込み窒化シリコン系絶縁膜上に凸構造において、埋め込み窒化シリコン系絶縁膜２０ｃ上に、反射防止膜ＡＲを設けても良い（埋め込み窒化シリコン系絶縁膜上反射防止膜構造）。このことにより、導波路１０の上端部での反射を低減することができる。一方、埋め込み窒化シリコン系絶縁膜上面平坦構造においては、製造プロセスが簡単になるメリットを有する。
（３−４）導波路内中間多層構造に関する変形例の説明（図７、図２５、図２７および図３０参照）：
図７、図２５、図２７および図３０で示した第1の窒化シリコン系絶縁膜２０ａ（第1の窒化シリコン系サイドウォール絶縁膜３０ａ）および第２の窒化シリコン系絶縁膜（第２の窒化シリコン系サイドウォール絶縁膜３０ｂ）等の導波路内中間多層構造は、２層の例を具体的に説明した。しかし、これは必須ではなく、単層でも、３層以上であってもよいことはいうまでもない。単層の場合は、製造プロセスが簡単になるメリットを有する。一方、３層以上の場合は、図２４と同様に、連続分布に近い効果を有する。
１２．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、多層配線として、主に銅系埋め込み配線を使用したものを例に取り具体的に説明したが、銅以外の埋め込み配線を使用したもの、アルミニウム系等の非埋め込み配線を使用したものでもよいことは言うまでもない。
また、前記実施の形態では、半導体集積回路装置のイメージセンサ領域として、主にＣＭＯＳイメージセンサ領域を設けたものを例に取り具体的に説明したが、ＣＭＯＳイメージセンサ領域に限らず、ＣＣＤイメージセンサ領域等のその他の形式のイメージセンサ領域でも良いことは言うまでもない。
更に、前記実施の形態では、イメージセンサ領域と他の回路領域を混載した半導体チップを例に取り具体的に説明したが、半導体チップのほぼ全部をイメージセンサ領域が占有するものでも良いことは言うまでもない。
また、前記実施の形態では、シリコン系半導体基板（ＳｉＧｅ基板、ＳＯＩ基板等を含む）を用いたものを例に取り具体的に説明したが、その他の半導体基板（たとえば、ＧａＡｓ基板）を用いたものでも、その他の絶縁性基板を用いたものでもよいことは言うまでもない。
１ ウエハ（半導体基板）
１ａ ウエハまたはチップの第1の主面（デバイス面）
１ｂ ウエハまたはチップの第２の主面（裏面）
１ｎ Ｎ型単結晶シリコン基板領域（Ｎ型基板領域）
１ｓ Ｎ型単結晶シリコン基板（半導体基板）
２ 半導体チップ（半導体基板）
３ ＳＴＩ領域（素子分離領域）
４ａ，４ｂ，４ｃ アクティブ領域
５ａ，５ｂ，５ｃ，５ｄ ゲート電極
６ 相互接続配線（第1層銅埋め込み配線）
７ｄ 電源用コンタクト部
７ｇ 接地用コンタクト部
７ｒ リセットトランジスタのメタル配線とのコンタクト部
７ｓ 読み出し線とのコンタクト部
７ｔ 転送トランジスタのメタル配線とのコンタクト部
８ｃ 行選択線とのビア部
８ｒ リセット信号用ビア部
８ｓ 増幅トランジスタのメタル配線とのビア部
８ｔ 転送トランジスタのメタル配線とのビア部
９ 導波路収容穴
９ｂ 導波路収容穴の底面
９ｓ 導波路収容穴の側壁
１０ 導波路
１１ 層間絶縁膜
１２ インナレンズ層
１４ カラーフィルタ層
１５ マイクロレンズ層
１６ｎ Ｎ型カソード領域
１７ｐ 表面Ｐ＋型領域
１８ 導波路及びその周辺領域
１９ 酸化シリコン系サイドウォール絶縁膜
２０ａ 第1の窒化シリコン系絶縁膜
２０ａｅ 第1の窒化シリコン系絶縁膜のエッチングされるべき部分
２０ｂ 第２の窒化シリコン系絶縁膜
２０ｂｅ 第２の窒化シリコン系絶縁膜のエッチングされるべき部分
２０ｃ 第３の窒化シリコン系絶縁膜（埋め込み窒化シリコン系絶縁膜）
２１ 平坦化絶縁膜
２２ プリメタル絶縁膜
２３ 配線層間酸化シリコン系絶縁膜
２４ 第1層配線層内酸化シリコン系絶縁膜
２５ 第２層配線層内酸化シリコン系絶縁膜
２６ 第1層配線層上拡散バリア絶縁膜
２７ 第２層配線層上拡散バリア絶縁膜
３０ａ 第1の窒化シリコン系サイドウォール絶縁膜
３０ｂ 第２の窒化シリコン系サイドウォール絶縁膜
３１ ギャップフィル材
ＡＤＣ ＡＤ変換回路領域
ＡＲ 反射防止膜
ＣＣ 制御回路領域
ＣＦ カラーフィルタ
ＣＬ 読み出し線
ＣＰ 対称面
ＣＳ 読み出し回路領域
ＤＭ フォトダイオードアレー領域
ＤＰ Ｐ型ディープウエル領域
ＤＳＰ デジタル信号処理回路領域
ＦＤ 浮遊拡散層
Ｇｎｄ 接地（接地電位）
ＩＬ インナレンズ
ＩＳ ＣＭＯＳイメージセンサ（ＣＭＯＳイメージセンサ領域）
Ｍ１ 第1層銅埋め込み配線
Ｍ２ 第２層銅埋め込み配線
ＭＬ マイクロレンズ
ＭＷ 多層配線
ＰＣ 周辺回路領域
ＰＤ フォトダイオード
ＰＷ１、ＰＷ２ Ｐ型ウエル領域
ＰＸ 画素領域
ＲＬ 行選択線
ＲＳ 行選択回路領域
ＲＴ リセットトランジスタ
ＳＤＮ＋１、ＳＤＮ＋２ 高濃度Ｎ型領域
ＳＤＰ＋ 高濃度Ｐ型領域
ＳＦ 増幅トランジスタ
ＳＴ 行選択トランジスタ
ＴＸ 転送トランジスタ
Ｖｄｄ 電源（電源電位）
Ｗ１ａ 第1の窒化シリコン系絶縁膜の上部の幅
Ｗ１ｂ 第1の窒化シリコン系絶縁膜の下部の幅
Ｗ２ａ 第２の窒化シリコン系絶縁膜の上部の幅
Ｗ２ｂ 第２の窒化シリコン系絶縁膜の下部の幅
ＷＥ 非充填部分の幅
Φｒ リセット信号
Φｔ 転送信号
θ 側壁の内角

Claims (19)

  1. 以下を含む半導体集積回路装置：
    （ａ）第1の主面を有する半導体基板；
    （ｂ）前記半導体基板の前記第1の主面側に設けられたフォトダイオードアレー領域；
    （ｃ）前記フォトダイオードアレー領域内にマトリクス状に設けられた多数の画素領域；
    （ｄ）前記フォトダイオードアレー領域を含む前記半導体基板の前記第1の主面上に設けられた層間絶縁膜；
    （ｅ）前記層間絶縁膜内に設けられた多層配線、
    ここで、各画素領域は、以下を含む：
    （ｃ１）前記半導体基板の前記第1の主面の表面領域に設けられたフォトダイオード；
    （ｃ２）前記フォトダイオードの上方の前記層間絶縁膜に設けられ、ほぼ垂直の側壁を有する導波路収容穴；
    （ｃ３）前記導波路収容穴の側面および前記導波路収容穴の底面の端部を覆う酸化シリコン系サイドウォール絶縁膜；
    （ｃ４）前記酸化シリコン系サイドウォール絶縁膜の表面および前記導波路収容穴の底面の前記酸化シリコン系サイドウォール絶縁膜の端部より内側を覆う第1の窒化シリコン系絶縁膜；
    （ｃ５）前記導波路収容穴内において、前記第1の窒化シリコン系絶縁膜の表面を覆い、前記第1の窒化シリコン系絶縁膜よりも屈折率が高い第２の窒化シリコン系絶縁膜；
    （ｃ６）前記第２の窒化シリコン系絶縁膜上に、前記導波路収容穴内を埋め込むように設けられ、前記第２の窒化シリコン系絶縁膜よりも屈折率が高い第３の窒化シリコン系絶縁膜。
  2. 請求項１に記載の半導体集積回路装置において、前記フォトダイオードアレー領域は、ＣＭＯＳイメージセンサを構成するものである。
  3. 請求項２に記載の半導体集積回路装置において、前記第1の窒化シリコン系絶縁膜の上部の幅は、その下部の幅よりも狭い。
  4. 請求項３に記載の半導体集積回路装置において、前記第２の窒化シリコン系絶縁膜の上部の幅は、その下部の幅よりも狭い。
  5. 請求項４に記載の半導体集積回路装置において、前記層間絶縁膜と前記半導体基板の間には、反射防止膜が設けられている。
  6. 請求項５に記載の半導体集積回路装置において、前記導波路収容穴は、前記反射防止膜に達している。
  7. 請求項４に記載の半導体集積回路装置において、前記導波路収容穴は、前記半導体基板の前記第1の主面に達している。
  8. 以下を含む半導体集積回路装置：
    （ａ）第1の主面を有する半導体基板；
    （ｂ）前記半導体基板の前記第1の主面側に設けられたフォトダイオードアレー領域；
    （ｃ）前記フォトダイオードアレー領域内にマトリクス状に設けられた多数の画素領域；
    （ｄ）前記フォトダイオードアレー領域を含む前記半導体基板の前記第1の主面上に設けられた層間絶縁膜；
    （ｅ）前記層間絶縁膜内に設けられた多層配線、
    ここで、各画素領域は、以下を含む：
    （ｃ１）前記半導体基板の前記第1の主面の表面領域に設けられたフォトダイオード；
    （ｃ２）前記フォトダイオードの上方の前記層間絶縁膜に設けられた導波路収容穴；
    （ｃ３）前記導波路収容穴の側面および前記導波路収容穴の底面の端部を覆う第1の窒化シリコン系サイドウォール絶縁膜；
    （ｃ４）前記第1の窒化シリコン系サイドウォール絶縁膜の表面および前記導波路収容穴の底面において前記第1の窒化シリコン系サイドウォール絶縁膜の端部を覆い、前記第1の窒化シリコン系サイドウォール絶縁膜よりも屈折率が高い第２の窒化シリコン系サイドウォール絶縁膜；
    （ｃ５）前記第２の窒化シリコン系サイドウォール絶縁膜上に、前記導波路収容穴内を埋め込むように設けられ、前記第２の窒化シリコン系サイドウォール絶縁膜よりも屈折率が高い第３の窒化シリコン系絶縁膜。
  9. 請求項８に記載の半導体集積回路装置において、前記フォトダイオードアレー領域は、ＣＭＯＳイメージセンサを構成するものである。
  10. 請求項８に記載の半導体集積回路装置において、前記導波路収容穴は、前記半導体基板側に向かって細くなるテーパ形状を有する。
  11. 請求項８に記載の半導体集積回路装置において、前記第1の窒化シリコン系サイドウォール絶縁膜の上部の幅は、その下部の幅よりも狭く、前記第２の窒化シリコン系サイドウォール絶縁膜の上部の幅は、その下部の幅よりも狭い。
  12. 請求項９に記載の半導体集積回路装置において、前記層間絶縁膜と前記半導体基板の間には、反射防止膜が設けられている。
  13. 請求項１２に記載の半導体集積回路装置において、前記導波路収容穴は、前記反射防止膜に達している。
  14. 請求項１０に記載の半導体集積回路装置において、前記導波路収容穴は、前記半導体基板の前記第1の主面に達している。
  15. 以下を含む半導体集積回路装置：
    （ａ）第1の主面を有する半導体基板；
    （ｂ）前記半導体基板の前記第1の主面側に設けられたフォトダイオードアレー領域；
    （ｃ）前記フォトダイオードアレー領域内にマトリクス状に設けられた多数の画素領域；
    （ｄ）前記フォトダイオードアレー領域を含む前記半導体基板の前記第1の主面上に設けられた層間絶縁膜；
    （ｅ）前記層間絶縁膜内に設けられた多層配線、
    ここで、各画素領域は、以下を含む：
    （ｃ１）前記半導体基板の前記第1の主面の表面領域に設けられたフォトダイオード；
    （ｃ２）前記フォトダイオードの上方の前記層間絶縁膜に設けられた導波路収容穴；
    （ｃ３）前記導波路収容穴の側面および前記導波路収容穴の底面の端部を覆う酸化シリコン系サイドウォール絶縁膜；
    （ｃ４）前記酸化シリコン系サイドウォール絶縁膜の表面および前記導波路収容穴の底面において前記酸化シリコン系サイドウォール絶縁膜の端部を覆う第1の窒化シリコン系サイドウォール絶縁膜；
    （ｃ５）前記第1の窒化シリコン系サイドウォール絶縁膜の表面および前記導波路収容穴の底面において前記第1の窒化シリコン系サイドウォール絶縁膜の端部より内側を覆い、前記第1の窒化シリコン系サイドウォール絶縁膜よりも屈折率が高い第２の窒化シリコン系サイドウォール絶縁膜；
    （ｃ６）前記第２の窒化シリコン系サイドウォール絶縁膜上に、前記導波路収容穴内を埋め込むように設けられ、前記第２の窒化シリコン系サイドウォール絶縁膜よりも屈折率が高い第３の窒化シリコン系絶縁膜。
  16. 請求項１５に記載の半導体集積回路装置において、前記フォトダイオードアレー領域は、ＣＭＯＳイメージセンサを構成するものである。
  17. 請求項１６に記載の半導体集積回路装置において、前記層間絶縁膜と前記半導体基板の間には、反射防止膜が設けられている。
  18. 請求項１７に記載の半導体集積回路装置において、前記導波路収容穴は、前記反射防止膜に達している。
  19. 請求項１６に記載の半導体集積回路装置において、前記導波路収容穴は、前記半導体基板の前記第1の主面に達している。
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