TW201507001A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之根據一實施例之半導體裝置包括：形成於絕緣膜上之多晶半導體層，該多晶半導體層包括第一區域及各具有較該第一區域大之寬度之第二及第三區域，該等第二及第三區域中之一者係連接至該第一區域；至少形成於該多晶半導體層之該第一區域之側面上之閘極絕緣膜；形成於該閘極絕緣膜上之閘極電極；及由絕緣材料製成之閘極側壁，該閘極側壁係形成於該等第二及第三區域之側部上之該閘極電極之側面上。該第一區域中每單位體積雜質含量大於該等第二及第三區域中每單位體積雜質含量。

Description

半導體裝置及其製造方法
本發明所述實施例大體上係有關於一種半導體裝置及製造該半導體裝置之方法。
本申請案係基於且主張2011年3月18日在日本申請之先前日本專利申請案第2011-60630號之優先權，該案之全文係以引用的方式併入本文中。
關於可實現具有30nm或更小之閘極長度之超細MOSFET之結構，可抑制短通道效應之奈米線通道電晶體(奈米線電晶體)係預期代替習知之平面型電晶體。此種奈米線電晶體包括：矽基板；形成於該矽基板上之埋藏氧化膜；形成於該埋藏氧化膜上且包括欲成為通道區域之一或多條板狀矽奈米線之半導體層；形成於該等奈米線之側面及頂面上之閘極絕緣膜；形成於該閘極絕緣膜上之閘極電極；形成於該閘極電極兩面上(於閘極長度方向上)之閘極側壁；及形成於該等奈米線及形成於該半導體層之寬度區域中之源極區域及汲極區域，且通道區域係內插介於該源極區域及該汲極區域之間。於該等奈米線中，其上形成閘極電極之該等區域係操作作為通道區域。該等通道區域各具有約3nm至25nm之寬度(於閘極寬度方向上之長度)及約3nm至40nm之高度之板狀結構。因該閘極電極覆蓋該等通道區域，故該閘極電極 具有較大的影響，且可限制短通道效應。於奈米線電晶體中，各奈米線之頂面及兩側面之該等三個面係充作通道區域。因此，奈米線電晶體亦稱為三閘極電晶體。
於奈米線電晶體製法中，主要基於以下兩個原因，通常使用SOI基板替代塊體矽基板。原因之一為該埋藏氧化膜可使用作為奈米線加工中之蝕刻阻擋層。另一原因為在斷開(OFF)狀態下源極及汲極之間之洩露電流當然可藉由該埋藏氧化膜之存在作為位於通道區域下方之絕緣體而加以限制。然而，SOI基板係較塊體基板昂貴，且使得整個製造製程之成本增加。
為了解決以上問題，已考量於塊體矽基板上包括由多晶矽製成之奈米線之奈米線電晶體。該奈米線電晶體與形成於SOI基板上之奈米線電晶體之差異在於以包括一或多條奈米線之多晶矽層代替由單晶矽製成且包括一或多條奈米線之SOI層。於該等多晶矽奈米線中，其上形成閘極電極之該等區域係操作作為通道區域。然而，由於晶粒邊界之影響，多晶矽具有遠差於單晶矽之遷移率。因此，多晶矽奈米線電晶體之性能遠低於形成於SOI基板上之奈米線電晶體之性能。再者，由於隨機晶粒邊界之影響，多晶矽奈米線電晶體中之裝置特徵變異極大。
一種製造根據一實施例之半導體裝置之方法，包括：於半導體基板上形成第一絕緣膜；於該第一絕緣膜上形成第一半導體層，及於該第一半導體層之頂面上形成遮罩，該第一半導體層包括具有側面之第一區域及各具有較該第一區域大之寬度之第二及第三區域，該等第二及第三區域中之至少一者係連接至該第一區域；使用該遮罩，進行第一離子植入以將離子植入該第一半導體層之該第一區域之側面中；於進行該第一離子植入之後，進行第一熱處理；在移除該遮罩之後， 至少於該第一半導體層之該第一區域之該等側面上形成閘極絕緣膜；於該閘極絕緣膜上形成閘極電極；於該等第二及第三區域側部上該閘極電極之側面上形成由絕緣材料製成閘極側壁；及，至少於該第一半導體層之該等第二及第三區域中進行第二離子植入。
1‧‧‧(塊體)矽基板
2‧‧‧氧化物膜
3‧‧‧(板狀)奈米線區域
3a‧‧‧(板狀)奈米線區域
3b‧‧‧(板狀)奈米線區域
4‧‧‧多晶矽層
4a‧‧‧多晶矽層
4b‧‧‧多晶矽層
5‧‧‧閘極絕緣膜
6‧‧‧閘極電極
7‧‧‧閘極側壁
8‧‧‧源極區域
8a‧‧‧源極區域
8b‧‧‧源極區域
9‧‧‧汲極區域
9a‧‧‧汲極區域
9b‧‧‧汲極區域
12‧‧‧非晶矽層
12a‧‧‧非晶矽層
13‧‧‧硬遮罩層
13a‧‧‧硬遮罩
15‧‧‧欲成為源極區域8及汲極區域9之區域
16‧‧‧氧化物膜
16a‧‧‧圖案化氧化物膜
18‧‧‧磊晶生長矽層
19‧‧‧非晶矽層
19a‧‧‧非晶矽層
21‧‧‧區域15之非晶系化末端部分
22‧‧‧區域15之非晶系化末端部分
A-A‧‧‧剖面
B-B‧‧‧剖面
C-C‧‧‧剖面
D-D‧‧‧剖面
圖1為根據第一實施例之半導體裝置之俯視圖；圖2為沿著根據第一實施例之半導體裝置之閘極長度方向取得之橫截面視圖；圖3為沿著根據第一實施例之半導體裝置之閘極寬度方向取得之橫截面視圖；圖4為顯示根據第一實施例之半導體裝置製造製程之橫截面視圖；圖5為顯示根據第一實施例之半導體裝置製造製程之俯視圖；圖6為顯示根據第一實施例之半導體裝置製造製程之橫截面視圖；圖7為顯示根據第一實施例之半導體裝置製造製程之橫截面視圖；圖8為顯示根據第一實施例之半導體裝置製造製程之俯視圖；圖9為說明第一實施例中奈米線區域多晶化之俯視圖；圖10(a)及10(b)為顯示測定多晶矽奈米線電晶體之汲極電流分佈之結果之圖；圖11(a)及11(b)為顯示測定多晶矽奈米線電晶體之S值分佈之結果之圖；圖12為根據第二實施例之半導體裝置之俯視圖；圖13為沿著圖12所示剖面A-A取得之根據第二實施例之半導體裝置之橫截面視圖； 圖14為沿著圖12所示剖面B-B取得之根據第二實施例之半導體裝置之橫截面視圖；及圖15為沿著圖12所示剖面C-C取得之根據第二實施例之半導體裝置之橫截面視圖；圖16為顯示根據第二實施例之半導體裝置製造製程之橫截面視圖；圖17為顯示根據第二實施例之半導體裝置製造製程之俯視圖；圖18為顯示根據第二實施例之半導體裝置製造製程之橫截面視圖；圖19為顯示根據第二實施例之半導體裝置製造製程之橫截面視圖；圖20為顯示根據第三實施例之半導體裝置製造製程之俯視圖；圖21為顯示根據第三實施例之半導體裝置製造製程之橫截面視圖；圖22為顯示根據第三實施例之半導體裝置製造製程之橫截面視圖；及圖23為顯示根據第三實施例之半導體裝置製造製程之俯視圖。
以下參照附圖描述實施例。
(第一實施例)
參照圖1至3，描述根據第一實施例之半導體裝置。該實施例之半導體裝置包括多晶矽奈米線電晶體(後文亦稱為奈米線電晶體)。圖1為該奈米線電晶體之平面圖。圖2為沿著圖1之剖面A-A取得之橫截面視圖，圖3為沿著圖1之剖面B-B取得之橫截面視圖。該剖面A-A為閘極長度方向上之剖面，及該剖面B-B為閘極寬度方向上之剖面。
該奈米線電晶體包括形成於一矽基板1上之一氧化物膜2及形成 於該氧化物膜2上之一多晶矽層4。該多晶矽層4包括包含通道區域之一或多個板狀奈米線區域3及形成於該奈米線區域3上之兩面上之源極區域8及汲極區域9。圖1中，形成3個奈米線區域3，且該等奈米線區域3中之各者係連接至該源極區域8及該汲極區域9。也就是說，該源極區域8及該汲極區域9係充作該等奈米線區域3間之共同源極區域及共同汲極區域。形成一閘極絕緣膜5以覆蓋各奈米線區域3於自該源極區域8至該汲極區域9方向上之側面部分及各奈米線區域3之頂面之一些部分。形成一閘極電極6以覆蓋該閘極絕緣膜5。於該源極區域8之側部及該汲極區域9之側部上之該閘極電極6之側面上形成由絕緣材料製成之閘極側壁7。該氧化物膜2係透過位於該等奈米線區域3外部且未被該等閘極側壁7及該閘極電極6覆蓋之該等區域露出。
於具有該結構之奈米線電晶體中，於該等奈米線區域3中之其上形成該閘極電極6之區域係充作通道區域。該等通道區域各具有於閘極寬度方向上約3nm至25nm寬度或長度及約3nm至40nm高度之板狀結構(奈米線結構)。如後文所述，用於非晶系化之雜質離子係傾斜植入由多晶矽製成之該等奈米線區域3中，且該等奈米線區域3包含大量之傾斜離子植入時所植入之雜質離子。因此，該奈米線區域3中所含雜質離子之密度(每單位體積雜質離子含量)高於該多晶矽層4中之非奈米線區域(除了該等奈米線區域之外之區域)之離子密度。
現參照圖4至9，描述一種製造根據第一實施例之半導體裝置之方法。
首先，如圖4所示，於該塊體矽基板1上依序形成該氧化物膜2、一非晶矽層12及一硬遮罩層13。該非晶矽層12之厚度為約3nm至40nm。可形成多晶矽層代替一非晶矽層12。於該情況中，後文所述之第一熱處理變得沒有必要。
如圖5及6所示，接著藉由已知微影技術於該硬遮罩層13上進行 圖案化，形成一硬遮罩13a。然後，利用該硬遮罩13a於該非晶矽層12上進行蝕刻。圖5為蝕刻之後之結構之俯視圖，及圖6為沿著圖5之剖面C-C取得之橫截面視圖。藉由該蝕刻，該非晶矽層12變成一非晶矽層12a，其包括閘極寬度方向上狹窄之奈米線區域3及具有大寬度之區域，並連接至該等奈米線區域3且位於該等奈米線區域3之兩面上。圖5中，無法觀察到該非晶矽層12a，其係隱藏於該硬遮罩13a。也就是說，該非晶矽層12a係存於該硬遮罩13a下方。各板狀非晶矽層奈米線區域3之寬度為約3nm至25nm。至於該硬遮罩層13之材料，可使用氧化矽膜、氮化矽膜或類似物。
然後，進行第一熱處理，以結晶化該非晶矽層12a且形成多晶矽層。可於形成例示於圖4中之該非晶矽層12及該硬遮罩層13之製程之後立即進行該第一熱處理。於其中該第一熱處理係於熱擴散爐中進行之情況下，該熱處理條件較佳為如下：於400℃至1200℃下於氮氣氛中熱處理數微秒至數十小時。然而，可藉由雷射退火實現結晶化。於第一熱處理中，該等奈米線區域3中之晶粒仍然為微型晶粒，已自隨機所形成之核進行晶體生長。
如圖7所示，雜質離子係自上方傾斜或以相對於自連接至該等奈米線區域3之該等寬區域中之一者至該等寬區域中之另一者方向傾斜之方向上及以相對於該等奈米線區域3之頂面法線而言大於0度但小於90度之角度植入多晶矽層中。儘管由多晶矽製成之該等奈米線區域3中之各者之頂面係經由該硬遮罩13a覆蓋，然該等奈米線區域3係在雜質離子通過側面植入實質上整個奈米線區域3中時進行非晶系化。同時，欲成為源極區域8及汲極區域9之區域具有大寬度。因此，通過該等側面植入之該等雜質離子僅僅到達欲成為該源極區域8及該汲極區域9之該等區域之末端部分。由於欲成為該源極區域8及該汲極區域9之該等區域之頂面之大比例部分係由該硬遮罩13a覆蓋，因此，雜質 離子無法植入該等區域之大比例部分中。因此，除了該等末端部分之外之欲成為該源極區域8及該汲極區域9之該等區域之大比例部分未進行非晶系化。圖8例示其中於該情況下自上方觀察到該等奈米線區域3及欲成為該源極區域8及該汲極區域9之該等區域之情況。整個奈米線區域3係經非晶系化，且包含大量之植入雜質離子。另一方面，欲成為該源極區域8及該汲極區域9之該等區域15具有非晶系化末端部分21及22，且該等末端部分21及22包含大量之植入雜質離子。然而，於該等區域15中，該等雜質離子係極難植入除了該等末端部分21及22之外之該等區域中，且因此，相較於在該等奈米線區域3中及在欲成為該源極區域8及該汲極區域9之該等區域15之該等末端部分21及22中之情況而言，雜質離子濃度(每單位體積雜質離子含量)較低。就體積而言，由於欲成為該源極區域8及該汲極區域9之該等區域15係遠大於該等奈米線區域3，因此，相較於在該等奈米線區域3中之情況而言，於該等區域15中，所植入之雜質離子之平均濃度較低。
用於非晶系化之雜質離子物種之實例包括Ge、F、N、C、B、P、As、Ar及Si。植入條件係使得整個奈米線區域3非晶系化者。例如，雜質離子物種為Ge，植入角度為30度，加速度能量為10keV，及離子濃度為1×1015cm-2。
然後，進行第二熱處理，以使該等非晶系化奈米線區域3結晶。由於欲成為源極區域8及汲極區域9之該等區域15中之大部分保持結晶化，因此，相較於其中核係於晶體生長中隨機形成於該等奈米線區域3中之情況，於其中在欲成為該源極區域8及該汲極區域9之該等區域15中之晶體係使用作為晶體生長中之晶種之情況下，該等奈米線區域3中之結晶化進展較快。結果，該等奈米線區域3進行晶體生長，且該等晶種成為於欲成為該源極區域8及該汲極區域9之該等區域15中之晶體。因此，晶體係生長於由圖9中箭頭指示之方向上。因此，於該等 奈米線區域3中，晶粒係大於在第一熱處理之後所觀察到之其等。
在移除該硬遮罩13a之後，於該等奈米線區域3之各者之側面及頂面上形成該閘極絕緣膜5。此處，該閘極絕緣膜5可為氧化矽膜、氮氧化矽膜、高介電常數膜或由氧化矽膜及高介電常數膜組成之薄膜堆疊。
然後，於該閘極絕緣膜5上形成閘極電極薄膜(未顯示)，及於該閘極電極薄膜上進一步形成用於閘極電極圖案化之遮罩(未顯示)。利用該遮罩，於該閘極電極薄膜及該閘極絕緣膜上進行圖案化，以形成該閘極電極6(參見圖1至3)。藉由該圖案化，該閘極電極6及該閘極絕緣膜5係留於該等奈米線區域3之各者之部分區域上。然而，自於該等奈米線區域3中之其他區域及自欲成為該源極區域8及該汲極區域9之該等區域15移除該閘極電極6及該閘極絕緣膜5，以露出其等區域。該閘極電極可為聚Si、金屬矽化物、TiN、W、TaC或由聚Si及金屬組成之薄膜堆疊。
然後，於該閘極電極6之兩面上形成該等閘極側壁7。該等閘極側壁7之材料可為氧化膜、氮化膜或由氧化膜及氮化膜組成之薄膜堆疊。然後，將雜質離子植入該等奈米線區域3中之其他區域中及於成為源極區域8及汲極區域9之區域15中，以於該等閘極側壁7之兩面上形成該源極區域8及該汲極區域9。以此種方式，該等雜質離子亦可植入該等奈米線區域3中之其他區域中，及該等奈米線區域3中之該等其他區域亦成為該源極區域8之一部分及該汲極區域9之一部分。於該離子植入之前或之後，可於欲成為該源極區域8及該汲極區域9之該等區域15上磊晶生長數十奈米厚之矽層，以減小寄生電阻。
此後，進行製造電晶體之習知製程，以完成多晶矽奈米線電晶體。
於以上發明說明中，三閘極結構係藉由在由多晶材料製成之該 等奈米線區域3之各者之側面及頂面上形成該閘極絕緣膜5予以使用。然而，FinFET結構可藉由僅於該等奈米線區域3之各者之該等側面上形成該閘極絕緣膜5予以使用，或環繞式閘極結構可藉由不僅於該等奈米線區域3之各者之該頂面及該等側面上而且於底面上形成該閘極絕緣膜5予以採用。
為了製得FinFET結構，於形成該閘極絕緣膜5之後，實施與以上所述其等相同之製程，且該硬遮罩13a係留於該等奈米線區域3之各者上。為了製得環繞式閘極結構，經由氫氟酸處理移除位於該等奈米線區域3下方之該氧化物膜2。然後，形成該閘極絕緣膜5，此後，實施與上述製法之其等相同的製程。
如上所述，藉由根據第一實施例之半導體製法，可將於由多晶材料製成之奈米線區域中或於通道區域中之晶粒製得較大。據此，可極大地改良奈米線電晶體之遷移率及接通狀態電流。
現描述為了檢驗藉由上述製法製得之奈米線電晶體之性能改良而進行之實驗。藉由上述製法，製得其中各奈米線區域3之寬度為約21nm及各奈米線區域3之高度(多晶矽層之厚度)為約23nm之多晶矽奈米線電晶體。形成於該塊體矽基板1上之該氧化物膜2之厚度為100nm，且用於結晶化非晶矽層之第一及第二熱處理均係在850℃之氮氣氛中進行。用於非晶系化之傾斜離子植入係藉由以1×1015cm-2之濃度及以相對於與該矽基板1垂直之方向30度之角度植入於加速電壓下具有10keV之植入能之Ge離子而進行。製備其中進行傾斜離子植入以實現非晶系化之樣本及其中未進行傾斜離子植入以實現非晶系化之樣本，然後，檢驗對於電晶體電特性之影響。
圖10(a)及10(b)顯示測定奈米線電晶體中汲電流之累積頻率分佈根據是否進行雜質離子植入實現非晶系化而變化之結果。圖10(a)顯示相對於n型奈米線電晶體之測定結果。圖10(b)顯示相對於p型奈米 線電晶體之測定結果。所測得之裝置閘極長度為200nm，及奈米線寬度為21nm。測得汲極電壓為10mV及閘極電壓為3V處之汲極電流值。
進行針對非晶系化之傾斜雜質離子植入及於源極區域及汲極區域中具有晶體作為晶種之奈米線區域3中之晶體生長。結果，於n型電晶體中，汲極電流平均增加約22%，及於p型電晶體中，平均增加約6%。也就是說，於n型電晶體及p型電晶體中，汲極電流均增加。
為了改良電晶體之性能，關鍵不僅在於對閘極施加高電壓時使汲極電流(接通狀態電流)增加，而且在於未對閘極施加電壓時亦使汲極電流(斷開狀態電流)減小。為了減小斷開狀態電流同時保持高接通狀態電流，關鍵係在施加閘極電壓時使汲極電流斜率增加。汲極電流增加之斜率之指示符為S值(次臨限因子)。S值越小，則電流上升之斜率越大。於該情況下，可減小斷開狀態電流。圖11(a)及11(b)顯示測定奈米線電晶體之S值之累積頻率分佈根據是否進行離子植入實現非晶系化而變化之結果。圖11(a)顯示相對於n型奈米線電晶體之測定結果，及圖11(b)顯示相對於p型奈米線電晶體之測定結果。由於進行傾斜離子植入來實現非晶系化，因此，於該n型電晶體及該p型電晶體中，S值均變小。
當電荷捕獲於晶粒邊界中出現之阱內時，多晶矽電晶體之電流及S值通常發生衰減，或者電流值變小但S值變大。因此，因進行傾斜雜質離子植入實現非晶系化及於源極區域及汲極區域中具有晶體作為晶種之奈米線區域中進行晶體成長而引起電流值增大及S值減小表示該等晶粒邊界中之阱密度變小，或晶粒邊界之數量變少(晶粒尺寸變大)。
此外，可藉由減小晶粒邊界之阱密度或減少晶粒邊界的數量而限制裝置之特性變化。
如上所述，根據第一實施例，可增加接通狀態電流，可減小斷開狀態電流，可使S值變小，及可限制裝置之特性變化。再者，因在該第一實施例中使用塊體基板，故可使得成本遠低於利用SOI基板製造單晶矽奈米線電晶體之成本。雖然該實施例中該等奈米線區域3及該源極區域8及該汲極區域9為Si層，然亦可使用Ge層、SiC層或SiGe層。
(第二實施例)
圖12至15顯示根據第二實施例之半導體裝置。第二實施例之該半導體裝置包括多晶矽奈米線電晶體。圖12為奈米線電晶體之平面圖。圖13為沿著圖12之剖面A-A取得之橫截面視圖。圖14為沿著圖12之剖面B-B取得之橫截面視圖。圖15為沿著圖12之剖面C-C取得之橫截面視圖。該剖面A-A為閘極長度方向上之剖面，及該剖面B-B為閘極寬度方向上之剖面。
除了堆疊兩層或更多層多晶矽層之外，該實施例係與該第一實施例相同。也就是說，堆疊兩層或更多層奈米線區域，且絕緣膜(氧化物膜)內插於其間。
第二實施例之該奈米線電晶體包括形成於一矽基板1上之一氧化物膜2、形成於該氧化物膜2上之一多晶矽層4a、形成於該多晶矽層4a上之一氧化物膜16及形成於該氧化物膜16上之一多晶矽層4b。
該多晶矽層4a包括包含通道區域之一或多個板狀奈米線區域3a及形成於該等奈米線區域3a之各者之兩面上之一源極區域8a及一汲極區域9a。圖12中，形成3個奈米線區域3a，且該等奈米線區域3a之各者係連接至該源極區域8a及該汲極區域9a。也就是說，該源極區域8a及該汲極區域9a於該等奈米線區域3a中係充作共同源極區域及共同汲極區域。
該多晶矽層4b亦包括包含通道區域之一或多個板狀奈米線區域 3b及形成於該等奈米線區域3b之各者之兩面上之一源極區域8b及一汲極區域9b。圖12中，形成3個奈米線區域3b，且該等奈米線區域3b之各者係連接至該源極區域8b及該汲極區域9b。也就是說，該源極區域8b及該汲極區域9b於該等奈米線區域3b中係充作共同源極區域及共同汲極區域。該等奈米線區域3b、該源極區域8b及該汲極區域9b緊位於該等奈米線區域3a、該源極區域8a及該汲極區域9a上方。
然後，於自該源極區域8a至該汲極區域9a之方向於各奈米線區域3a之側面上、以自該源極區域8b至該汲極區域9b之方向於各奈米線區域3b之側面上、及於各奈米線區域3b之頂面上，形成一閘極絕緣膜5(參見圖14)。形成一閘極電極6以覆蓋該閘極絕緣膜5。於該源極區域側部及該汲極區域側部上之該閘極電極6之側面上形成由絕緣材料製成之閘極側壁7(參見圖13及14)。
形成磊晶生長矽層18以橋接未經該等閘極側壁7及該閘極電極6覆蓋之該等奈米線區域3a及3b中該等區域之各別側面，及橋接該等奈米線區域3a及3b之側部上之該等源極區域8a及8b之各別側面(參見圖12及15)。亦形成該等磊晶生長矽層18以橋接該等奈米線區域3a及3b之側部上之該等汲極區域9a及9b之各別側面(參見圖12及15)。藉由該等磊晶矽層18，該等頂面及底面源極區域8a及8b彼此電連接，及該等頂面及底面汲極區域9a及9b彼此電連接。該等磊晶生長矽層18亦覆蓋該等奈米線區域3b之該等頂面及該源極區域8b及該汲極區域9b之該等頂面(參見圖15)。
於具有該結構之奈米線電晶體中，該等奈米線區域3a及3b中之於其上方形成有該閘極電極6之該等區域係充作通道區域。各奈米線區域中之通道區域具有約3至25nm之寬度(閘極寬度方向上之長度)及約3至40nm之高度之板狀結構(奈米線結構)。一如該第一實施例中，於該多晶矽層4a中之該等奈米線區域3a及於該多晶矽層4b中之該等奈米 線區域3b包含大量的在進行傾斜雜質離子植入實現非晶系化時植入之雜質離子。所含雜質離子之密度係高於該多晶矽層4a及該多晶矽層4b中之該等非奈米線區域中所含雜質離子之密度。
現參照圖16至19，描述一種製造根據第二實施例半導體裝置之方法。
首先，如圖16所示，於該塊體矽基板1上依序形成該氧化物膜2、一非晶矽層12、該氧化物膜16、一非晶矽層19及一硬遮罩層13。該非晶矽層12及該非晶矽層19之厚度為約3至40nm。可形成多晶矽層代替非晶矽層。於此種情況下，後述之第一熱處理變得沒有必要。
如圖17及18所示，然後，藉由已知微影技術於該硬遮罩層13上進行圖案化以形成一硬遮罩13a。然後，利用該硬遮罩13a於該非晶矽層19、該氧化物膜16及該非晶矽層12上進行蝕刻。圖17為該蝕刻後之結構之俯視圖，及圖18為沿著圖17之剖面D-D取得之橫截面視圖。藉由該蝕刻，該非晶矽層12及該非晶矽層19變成一非晶矽層12a及一非晶矽層19a，其包括閘極寬度方向上狹窄之奈米線區域3a及3b，及連接至該等奈米線區域3a及3b且位於該等奈米線區域3a及3b之兩面上之寬區域。此外，藉由以上蝕刻，該氧化物膜16變成一圖案化氧化物膜16a。圖17中，無法觀察到該非晶矽層12a及該非晶矽層19a，其係由該硬遮罩13a所遮蔽。該等奈米線區域3a及3b之各者之寬度為約3nm至25nm。至於該硬遮罩13a，可使用氧化矽膜、氮化矽膜或類似物。
然後進行第一熱處理，以結晶化該非晶矽層12a及該非晶矽層19a且形成多晶矽層。於形成該非晶矽層12及該非晶矽層19且形成例示於圖16中之該硬遮罩層13之製程之後可立即進行該第一熱處理。該熱處理較佳係於400至1200℃下於氮氣氛中進行數微秒至數十小時。然而，可藉由雷射退火進行結晶化。於該第一熱處理中，於該等奈米線區域3a及3b中之晶粒仍然為微型晶粒，已自隨機所形成核進行晶體生 長。
如圖19所示，雜質離子係自上方傾斜或以相對於自連接至該等奈米線區域之該等寬區域中之一者至該等寬區域中之另一者方向傾斜之方向上及以相對於各奈米線區域之頂面法線而言大於0度但小於90度之角度植入多晶矽層中。儘管由多晶矽製成之該等奈米線區域3a及3b中之各者之頂面係由該硬遮罩13a及該氧化物膜16a覆蓋，但該等奈米線區域3a及3b係在雜質離子通過側面植入實質上整個奈米線區域3a及3b中時進行非晶系化。同時，欲成為由多晶矽製成之該底面源極區域8a及該底面汲極區域9a之區域及欲成為由多晶矽製成之該頂面源極區域8b及該頂面汲極區域9b之區域具有大寬度。因此，一如於該第一實施例中，通過該等側面植入之該等雜質離子僅到達欲成為該等源極區域8a及8b及該等汲極區域9a及9b之該等區域之末端部分。由於欲成為該等源極區域8a及8b及該等汲極區域9a及9b之該等區域之頂面之大比例部分係經由該硬遮罩13a及該氧化物膜16a覆蓋，因此，雜質離子並未植入其等區域之大比例部分中。因此，一如於該第一實施例中，欲成為由多晶矽製成之該源極區域8a及該汲極區域9a之區域及欲成為由多晶矽層製成之該源極區域8b及該汲極區域9b之區域之大比例部分未進行非晶系化。因此，一如於該第一實施例中，於欲成為該等源極區域8a及8b及該等汲極區域9a及9b之該等區域中，植入雜質離子之平均濃度係低於該等奈米線區域3a及3b中植入雜質離子之平均濃度。
用於非晶系化之雜質離子物種之實例包括Ge、F、N、C、B、P、As、Ar及Si。植入條件為使得整個奈米線區域3a及3b經非晶系化者。例如，雜質離子物種為Ge，植入角度為30度，加速度能量為10keV，及離子濃度為1×1015cm-2。
然後，進行第二熱處理，以結晶化該等非晶系化奈米線區域3a及3b。該等源極區域8a及8b及該等汲極區域9a及9b之大部分保持結晶 化，因此，相較於其中核係於晶體生長中隨機形成於該等奈米線區域3中之情況，於其中在該等源極區域8a及8b及該等汲極區域9a及9b中之晶體係使用作為晶體生長中之晶種之情況下，該等奈米線區域3a及3b中之結晶化進展較快。結果，該等奈米線區域3a及3b進行晶體生長，且該等晶種成為於該等源極區域8a及8b及該等汲極區域9a及9b中之晶體。因此，於該等奈米線區域3a及3b中，晶粒變得較大，如參照圖9之該第一實施例所述。
在移除該硬遮罩13a之後，於該等奈米線區域3a之側面上及於該等奈米線區域3b之側面及頂面上形成該閘極絕緣膜5。此處，該閘極絕緣膜5可為氧化矽膜、氮氧化矽膜、高介電常數膜或由氧化矽膜及高介電常數膜組成之薄膜堆疊。
然後，於該閘極絕緣膜5上形成閘極電極薄膜，及於該閘極電極薄膜上進一步形成用於閘極電極圖案化之遮罩。利用該遮罩，於該閘極電極薄膜及該閘極絕緣膜5上進行圖案化，以形成該閘極電極6(參見圖12至14)。藉由該圖案化，該閘極電極6及該閘極絕緣膜5係留於該等奈米線區域3b及3a之各者之部分區域上。該閘極電極6可為聚Si、金屬矽化物、TiN、W、TaC或由聚Si及金屬組成之薄膜堆疊。
在移除該硬遮罩13a之後，接著，於該閘極電極6之兩面上形成該等閘極側壁7。該等閘極側壁7之材料可為氧化物膜、氮化物膜或由氧化物膜及氮化物膜組成之薄膜堆疊。
數十奈米厚之該等矽層18係磊晶形成於在該等閘極側壁7外側上之區域中或形成於該等奈米線區域3a及3b中未經該閘極電極6覆蓋之區域及欲成為該等源極區域8a及8b及該等汲極區域9a及9b之區域中。利用該配置，欲成為該等頂面及底面源極區域8a及8b之該等區域彼此電連接，及欲成為該等頂面及底面汲極區域9a及9b之該等區域彼此電連接。或者，雜質摻雜矽層可藉由磊晶生長形成作為該等矽層18，因 而該等源極區域8a及8b及該等汲極區域9a及9b可在不進行後述離子植入製程下形成。又，可不進行磊晶生長。於該情況下，於線製造製程中，欲成為該等頂面及底面源極區域8a及8b之該等區域彼此電連接，及欲成為該等頂面及底面汲極區域9a及9b之該等區域彼此電連接。
然後，將離子植入該等奈米線區域3a及3b中未經該閘極電極6覆蓋之區域中、欲成為該等源極區域8a及8b及該等汲極區域9a及9b之區域中及藉由磊晶生長形成之該等矽層18中。藉由該離子植入，形成該等源極區域8a及8b及該等汲極區域9a及9b。
隨後，進行製造電晶體之習知製程，以完成多晶矽奈米線電晶體。
於以上發明說明中，描述兩層多晶矽層。然而，可藉由如上述之該製法形成其中堆疊三層或更多層多晶矽層，且該等多晶矽層之每兩層之間內插有絕緣膜之結構。
於該第二實施例中，如該第一實施例，可將於由多晶矽製成之奈米線區域中之晶粒製得較大。據此，可大為改良奈米線電晶體之遷移率及接通狀態電流。
再者，於該第二實施例中，可使n型奈米線電晶體及p型奈米線電晶體之S值製得較小，可減小斷開狀態電流，及如該第一實施例，可藉由使由多晶矽製成之奈米線區域中晶粒邊界之阱密度減少或增加晶粒尺寸而減小裝置特徵變異。
再者，於該第二實施例中，於堆疊方向上堆疊多晶矽層。因此，可增加奈米線電晶體之電流量(或效能)，而不增加基板之佔用面積。
由於在第二實施例中使用塊體基板，故可使得成本遠低於利用SOI基板製造單晶矽奈米線電晶體之成本。雖然該實施例中該等奈米線區域3a及3b、該等源極區域8a及8b及該等汲極區域9a及9b為Si層， 然亦可使用Ge層、SiC層或SiGe層。
可藉由在塊體基板上磊晶形成及或者堆疊單晶矽鍺層及單晶矽層，且隨後使閘極電極掩埋於其中選擇性移除該矽鍺層之區域中而形成具有堆疊結構之單晶矽奈米線電晶體。然而，該矽鍺層之選擇性移除致使製程變得複雜，且因鍺擴散進入矽通道而導致性能劣化(或界面狀態密度增加)。另一方面，該第二實施例中，製程較簡單，且未發生因鍺導致之性能劣化。
述於該第二實施例中之製法可用於製造各具有堆疊結構之大容量NAND快閃記憶體。於此種情況下，可增加讀取電流，減小斷開洩露電流，及可減小裝置變異。
(第三實施例)
現參照圖20至23及圖1，描述根據第三實施例之半導體裝置。
於第一實施例之該半導體裝置中，在利用硬遮罩於非晶矽上進行蝕刻後之該等奈米區域3各具有連接至該源極區域8及該汲極區域9兩者之對稱結構。
另一方面，於第三實施例之該半導體裝置中，在利用硬遮罩於非晶矽上進行蝕刻後之該等奈米線區域3各具有連接至該源極區域8及該汲極區域9中之一者之非對稱結構。於該非對稱結構中，於非晶化之熱處理後之該等奈米線區域3中之晶體成長係利用僅取自該源極區域8及該汲極區域9中之一者之晶種進行。
以下，描述製造第三實施例之半導體裝置之方法。
首先，如第一實施例中，如圖4所示，於一塊體矽基板1上依序形成一氧化物膜2、一非晶矽層12及一硬遮罩層13。該非晶矽層12之厚度為約3nm至40nm。可形成多晶矽層代替非晶矽層。
如圖20及21所示，隨後藉由已知微影技術於該硬遮罩層13上進行圖案化，形成一硬遮罩13a。然後，利用該硬遮罩13a於該非晶矽層 12上進行蝕刻。圖20為蝕刻後之結構之俯視圖，及圖21為沿著圖20之剖面A-A取得之橫截面視圖。藉由該蝕刻，該非晶矽層12變成一非晶矽層12a，其包括閘極寬度方向上狹窄之奈米線區域3及欲成為源極區域及汲極區域之寬區域。然而，如圖20所示，用於該實施例中之該硬遮罩13a具有其中欲成為奈米線區域之該等區域係連接至欲成為源極區域之該等區域但未連接至欲成為汲極區域之該等區域之平面形狀。 或者，可能形成其中該等奈米線區域3並未連接至欲成為該源極區域之區域但連接至欲成為該汲極區域之區域之結構。圖20中，無法觀察到該等奈米線區域3及欲成為該源極區域及該汲極區域之該等區域，其係隱藏於該硬遮罩13a中。各奈米線區域3之寬度為約3nm至25nm。至於該硬遮罩層13，可使用氧化矽膜、氮化矽膜或類似物。
然後，進行第一熱處理，以結晶化該非晶矽層12a。可以示於圖7中之階段進行該熱處理。該熱處理較佳係在400至1200℃下於氮氣氛中進行數微秒至數十小時而進行。然而，可藉由雷射退火實現結晶化。於該實施例中，該等奈米線區域3中之晶粒仍然為微型晶粒，已自隨機所形成核進行晶體生長。
如圖22所示，雜質離子係自上方傾斜或以相對於自該等寬區域中之一者至側部區域之另一者方向傾斜之方向上及以相對於奈米線區域之頂面法線而言大於0度但小於90度之角度植入該等奈米線區域3中。儘管該等奈米線區域3中之各者之頂面係由該硬遮罩13a覆蓋，然而，如該第一實施例所述，該等奈米線區域3因雜質離子通過側面植入實質上整個奈米線區域3中而進行非晶系化。同時，欲成為源極區域8及汲極區域9之區域具有大寬度。因此，通過該等側面植入之該等雜質離子僅到達欲成為該源極區域8及該汲極區域9之該等區域之末端部分。由於欲成為該源極區域8及該汲極區域9之該等區域之頂面之大比例部分係由該硬遮罩13a所覆蓋，因此，雜質離子並未植入其等區 域之大比例部分中。因此，除了該等末端部分之外之欲成為該源極區域8及該汲極區域9之該等區域之大比例部分未經非晶系化。因此，在欲成為該源極區域8及該汲極區域9之該等區域中，植入雜質離子之平均濃度低於該等奈米線區域3中植入雜質離子之平均濃度。
用於非晶系化之雜質離子物種之實例包括Ge、F、N、C、B、P、As、Ar及Si。植入條件為使得整個奈米線區域3經非晶系化者。例如，雜質離子物種為Ge，植入角度為30度，加速度能量為10keV，及離子濃度為1×1015cm-2。
然後，進行第二熱處理，以結晶化該等非晶系化奈米線區域3。於該實施例中，由於欲成為源極區域及汲極區域之該等區域中之大部分保持結晶化，因此，相較於其中核係於晶體生長中隨機形成於該等矽奈米線4中之情況，於其中在欲成為該源極區域8之該等區域15中之晶體為晶體生長中之晶種之情況下，該等奈米線區域3中之結晶化進展較快。結果，該等奈米線區域3進行晶體生長，且該等晶種成為於欲成為該源極區域8之區域中之晶體，如圖23中之箭頭所示，且該等晶粒變得較大。
在移除該硬遮罩13a之後，於該等奈米線區域3之各者之側面及頂面上形成該閘極絕緣膜5。此處，該閘極絕緣膜5可為氧化矽膜、氮氧化矽膜、高介電常數膜或由氧化矽膜及高介電常數膜組成之薄膜堆疊。
然後，於該閘極絕緣膜5上形成閘極電極薄膜，及於該閘極電極薄膜上進一步形成用於閘極電極圖案化之遮罩(未顯示)。利用該遮罩，於該閘極電極薄膜及該閘極絕緣膜上進行圖案化，以形成該閘極電極6。藉由該圖案化，該閘極電極6及該閘極絕緣膜5係留於該等奈米線區域3之各者之部分區域上。然而，自於該等奈米線區域3中之其他區域及自欲成為該源極區域8及該汲極區域9之該等區域移除該閘極 電極6及該閘極絕緣膜5，以露出其等區域。該閘極電極可為聚Si、金屬矽化物、TiN、W、TaC或由聚Si及金屬組成之薄膜堆疊。
然後，於該閘極電極6之兩面上形成該等閘極側壁7。該等閘極側壁7之材料可為氧化物膜、氮化物膜或由氧化物膜及氮化物膜組成之薄膜堆疊。
然後，在該等閘極側壁7外側上之區域中或於該等奈米線區域3中未經該閘極電極6覆蓋之區域及欲成為源極區域及汲極區域之區域中，磊晶生長數十奈米厚之矽層。利用該配置，該等奈米線區域3經電連接至欲成為該汲極區域9之區域。或者，雜質摻雜矽層可藉由磊晶生長而形成作為矽層，因而可形成該源極區域及該汲極區域而不進行後述離子植入製程。亦可不進行磊晶生長。於該情況下，於線製造製程中，該等奈米線區域3係電連接至欲成為該汲極區域9之區域。
然後，將離子植入該等奈米線區域3中未經該閘極電極6覆蓋之區域、欲成為源極區域及汲極區域之區域及藉由磊晶生長形成之矽層中。藉由該離子植入，形成該源極區域8及該汲極區域9(參見圖1)。
隨後，進行製造電晶體之習知製程，完成多晶矽奈米線電晶體。
於以上發明說明中，三閘極結構係藉由在由多晶材料製成之該等奈米線區域3之各者之側面及頂面上形成該閘極絕緣膜5予以使用。然而，FinFET結構可藉由僅於該等奈米線區域3之各者之該等側面上形成該閘極絕緣膜5予以使用，或環繞式閘極結構可藉由不僅於該等奈米線區域3之各者之該頂面及該等側面上而且於底面上形成該閘極絕緣膜5予以採用。
為了製得FinFET結構，於形成該閘極絕緣膜5之後，進行與以上所述其等相同之製程，且該硬遮罩13a係留在該等奈米線區域3之各者上。為了製得環繞式閘極結構，經由氫氟酸處理移除位於該等奈米線 區域3下方之該氧化物膜2。然後，形成該閘極絕緣膜5，且隨後，進行與上述製法之其等相同的製程。
如上所述，根據該第三實施例，可將於由多晶材料製成之奈米線區域中或於通道區域中之晶粒製得較大。據此，可大為改良奈米線電晶體之遷移率及接通狀態電流。
於該第三實施例中，晶體僅係自源極區域及汲極區域中之一者生長，且因此，並沒有形成於中心區域附近之晶粒邊界，該等邊界係於其中晶體係自源極區域及汲極區域兩者生長之情況下形成。
再者，於該第三實施例中，如該第一實施例，可增加接通狀態電流，可減小斷開狀態電流，可使S值製得較小，且可抑制裝置間特徵變異。再者，因在該第三實施例中使用塊體基板，故可使得成本遠低於利用SOI基板製造單晶矽奈米線電晶體之成本。雖然該第三實施例中該等奈米線區域3及該源極區域8及該汲極區域9為Si層，然亦可使用Ge層、SiC層或SiGe層。
儘管，已說明特定實施例，然而，該等實施例僅係以實例方式出示，且用意不在限制本發明之範圍。的確，述於本文中之新穎方法及系統可以多種其他形式具體化；此外，可在不脫離本發明之精神下對述於本文中之方法及系統形式進行各種省略、替代及改變。附屬申請專利範圍及其等效物欲涵蓋於本發明範圍及精神範圍內之該等形式或修改。
2‧‧‧氧化物膜
3‧‧‧(板狀)奈米線區域
4‧‧‧多晶矽層
6‧‧‧閘極電極
7‧‧‧閘極側壁
8‧‧‧源極區域
9‧‧‧汲極區域
A-A‧‧‧剖面
B-B‧‧‧剖面

Claims (15)

  1. 一種製造半導體裝置之方法，其包括：於半導體基板上形成第一絕緣膜；於該第一絕緣膜上形成第一半導體層，及於該第一半導體層之頂面上形成遮罩，該第一半導體層包括第一區域、第二區域及第三區域，該第一區域具有第一側面與相對於該第一側面之第二側面、及沿著自該第一側面至該第二側面之方向之第一寬度，該第二區域具有較該第一寬度大之第二寬度，該第三區域具有較該第一寬度大之第三寬度，該等第二及第三區域中之至少一者係連接至該第一區域，該等第一至第三區域係以遮罩覆蓋；使用該遮罩進行第一離子植入，該第一離子植入係通過該第一半導體層之該第一區域之該等第一及第二側面將離子植入實質上整個該第一區域使該第一區域轉換為非晶質半導體；於進行該第一離子植入之後，進行第一熱處理，該第一熱處理包括使該第一半導體層之該第一區域結晶化，且以至少於該等第二及第三區域中之一者中之晶體為晶種；於移除該遮罩之後，至少於該第一半導體層之該第一區域之該等第一及第二側面上形成閘極絕緣膜；於該閘極絕緣膜上形成閘極電極；於該等第二及第三區域之側部上之該閘極電極之側面上形成由絕緣材料製成之閘極側壁；及至少於該第一半導體層之該等第二及第三區域中進行第二離子植入。
  2. 如請求項1之方法，其中 於該第一離子植入之前，該第一半導體層為多晶半導體層。
  3. 如請求項1之方法，其中進行該第一離子植入係包括以相對於自第二區域至第三區域之方向傾斜之方向及以相對於第一區域頂面之法線為大於0度但小於90度之角度進行植入離子。
  4. 如請求項1之方法，其中於形成遮罩之前，該第一半導體層為非晶系半導體層，及該方法進一步包括於形成該遮罩之後及於進行該第一離子植入之前，藉由進行第二熱處理使該第一半導體層多晶化。
  5. 如請求項1之方法，其中於形成遮罩之前，該第一半導體層為非晶系半導體層，於該第一半導體層之頂面上形成該第一半導體層及該遮罩係包括：於該第一絕緣膜上形成非晶系半導體層；於該非晶系半導體層上形成遮罩層；於該遮罩層上藉由進行圖案化形成該遮罩；及使用該遮罩，於該第一半導體層上進行圖案化，及該方法進一步包括於形成該遮罩之後及於進行該第一離子植入之前，藉由進行第二熱處理使該第一半導體層多晶化。
  6. 如請求項1之方法，其中該第一半導體層之該第一區域係連接至該等第二及第三區域。
  7. 如請求項1之方法，其中該第一半導體層之該第一區域係連接至該等第二及第三區域中之一者，而未連接至該等第二及第三區域中之另一者，及該方法進一步包括將該第一區域電連接至該等第二及第三區域中之該另一者。
  8. 一種製造半導體裝置之方法，其包括： 於半導體基板上形成第一絕緣膜；於該第一絕緣膜上形成第一半導體層，於該第一半導體層之頂面上形成第二絕緣層，於該第二絕緣層上形成第二半導體層，及於該第二半導體層上形成遮罩，該第一半導體層包括第一區域、第二區域及第三區域，該第一區域具有第一側面與相對於該第一側面之第二側面、及沿著自該第一側面至該第二側面之方向之第一寬度，該第二區域具有較該第一寬度大之第二寬度，該第三區域具有較該第一寬度大之第三寬度，該等第二及第三區域中之至少一者係連接至該第一區域，該第二半導體層包括第四區域、第五區域及第六區域，該第四區域具有第三側面與相對於該第三側面之第四側面、及沿著自該第三側面至該第四側面之方向之第四寬度，該第五區域具有較該第四寬度大之第五寬度，該第六區域具有較該第四寬度大之第六寬度，該等第五及第六區域中之至少一者係連接至該第四區域，該等第四至第六區域係以遮罩覆蓋；使用該遮罩進行第一離子植入，該第一離子植入係通過該第一半導體層之該第一區域之該等第一及第二側面將離子植入實質上整個該第一區域，及通過該第二半導體層之該第四區域之該等第三及第四側面將離子植入實質上整個該第四區域，使該等第一及第四區域轉換為非晶質半導體；於進行該第一離子植入之後，進行第一熱處理，該第一熱處理包括：使該第一半導體層之該第一區域結晶化，且以至少於該等第二及第三區域中之一者中之晶體為晶種；及使該第二半導體層之該第四區域結晶化，且以至少於該等第五及第六區域中之一者中之晶體為晶種；於移除該遮罩之後，至少於該等第一及第二半導體層之該等 第一及第四區域之該等第一、第二、第三、及第四側面上形成閘極絕緣膜；於該閘極絕緣膜上形成閘極電極；於該等第二及第三區域之側部上之該閘極電極之側面上形成由絕緣材料製成之閘極側壁；及至少於該第一半導體層之該等第二及第三區域中及於該第二半導體層之該等第五及第六區域中進行第二離子植入。
  9. 如請求項8之方法，其中於第一離子植入之前，該等第一及第二半導體層為多晶半導體層。
  10. 如請求項8之方法，其中該進行第一離子植入係包括以相對於自該第五區域至第六區域之方向傾斜之方向及以相對於該第四區域頂面之法線為大於0度且小於90度之角度植入離子。
  11. 如請求項8之方法，其中於形成遮罩之前，該等第一及第二半導體層為非晶系半導體層，及該方法進一步包括於形成該遮罩之後及於進行該第一離子植入之前，藉由進行第二熱處理使該等第一及第二半導體層多晶化。
  12. 如請求項8之方法，其中於形成遮罩之前，該等第一及第二半導體層為非晶系半導體層，形成該第一半導體層、該第二絕緣層、該第二半導體層及該遮罩係包括：於該第一絕緣膜上形成第一非晶系半導體層；於該第一非晶系半導體層上形成第二絕緣層； 於該第二絕緣層上形成第二非晶系半導體層；於該第二非晶系半導體層上形成遮罩層；於該遮罩層上藉由進行圖案化形成遮罩；及使用該遮罩，於該第二非晶系半導體層、該第二絕緣層及該第一非晶系半導體層上進行圖案化，及該方法進一步包括於形成該遮罩之後及於進行該第一離子植入之前，藉由進行第二熱處理使該等第一及第二半導體層多晶化。
  13. 如請求項8之方法，其中該第一半導體層之該第一區域係連接至該等第二及第三區域，及該第二半導體層之該第四區域係連接至該等第五及第六區域。
  14. 如請求項8之方法，其中該第一半導體層之該第一區域係連接至該等第二及第三區域中之一者，而未連接至該等第二及第三區域中之另一者，該第二半導體層之該第四區域係連接至該等第五及第六區域中之一者，而未連接至該等第五及第六區域中之另一者，及該方法進一步包括：將該第一區域電連接至該等第二及第三區域中之該另一者；及將該第四區域電連接至該等第五及第六區域中之該另一者。
  15. 如請求項1之方法，其中進行該第一離子植入中所使用之離子物種為Ge、F、N、C、B、P、As、Ar及Si中之一者。
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