TW201505173A - 非對稱閘極的穿隧式電晶體 - Google Patents
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Abstract
一種非對稱閘極的穿隧式電晶體，包含一基板、一第一極性部、一第二極性部、一通道部、一閘極結構及一絕緣體。該第一極性部與該第二極性部設置於該基板，該通道部連接於該第一極性部與該第二極性部之間，包含一第一區段及一第二區段；該閘極結構包含一圈繞於該第一區段周圍的包圍部及一覆蓋於該第二區段遠離該基板之一側的平板部；該絕緣體包含一設置於該第一區段與該包圍部之間的第一絕緣部及一設置於該第二區段與該平板部之間的第二絕緣部。據此，本發明藉由該閘極結構的不對稱設計，令該穿隧式電晶體兼具高導通電流及低關閉電流的優點。
Description
本發明為有關一種電晶體，尤指一種具有非對稱閘極的穿隧式電晶體。
隨著電子產品的日新月異，積體電路的設計已逐漸朝向高密度、更快的工作速度以及更低的功率耗損發展，以符合市場需求，因此半導體元件本身的特徵尺寸也必須不斷遵循著摩爾定律(Moore’s law)進行縮小。而傳統電晶體由於結構問題導致在微縮上會遭遇相當多的困難，例如短通道效應，即造成該電晶體在短通變短的情況下，使得臨界電壓(Vth
)變小，造成漏電流增加，產生功率耗損的問題。
現今，為了減小短通道效應所帶來的負面影響，各式各樣的電晶體油然而生，其中最為突出的就是穿隧式場效電晶體，在美國發明專利公告第US20120153263號中，其指出當穿隧式場效電晶體處於「關閉」狀態時，在汲極結構之電壓(Vd )可為正，在閘極之電壓(Vg )實質上可為零，在此「關閉」狀態中，電子將不流經源極結構與汲極結構之間之本質通道。當電晶體處於「開啟」狀態時，在汲極之電壓(Vd )為正，閘極之電壓(Vg )為正，在此「開啟」狀態中，電子經由源極結構與汲極結構之間之本質通道流動，因為相對於閘極之電壓(Vg )相對於帶隙(Bs )而轉移本質通道之帶隙(Bc )，此允許電子流動。據此，可利用穿隧式場效電晶體達成較習知矽上金屬場效電晶體(MOSFET)具更高之開啟電流/關閉電流。
然而，此種穿隧式場效電晶體，其為了實現較低的關閉電流，並無法具有較高的開啟電流，故仍有改善的空間。
現今，為了減小短通道效應所帶來的負面影響，各式各樣的電晶體油然而生，其中最為突出的就是穿隧式場效電晶體，在美國發明專利公告第US20120153263號中，其指出當穿隧式場效電晶體處於「關閉」狀態時，在汲極結構之電壓(Vd )可為正，在閘極之電壓(Vg )實質上可為零，在此「關閉」狀態中，電子將不流經源極結構與汲極結構之間之本質通道。當電晶體處於「開啟」狀態時，在汲極之電壓(Vd )為正，閘極之電壓(Vg )為正，在此「開啟」狀態中，電子經由源極結構與汲極結構之間之本質通道流動，因為相對於閘極之電壓(Vg )相對於帶隙(Bs )而轉移本質通道之帶隙(Bc )，此允許電子流動。據此，可利用穿隧式場效電晶體達成較習知矽上金屬場效電晶體(MOSFET)具更高之開啟電流/關閉電流。
然而，此種穿隧式場效電晶體，其為了實現較低的關閉電流，並無法具有較高的開啟電流，故仍有改善的空間。
本發明的主要目的，在於解決習知的穿隧式場效電晶體，無法具有較高的開啟電流的問題。
為達上述目的，本發明提供一種非對稱閘極的穿隧式電晶體，包含有一基板、一第一極性部、一第二極性部、一通道部、一閘極結構以及一絕緣體。該第一極性部與該第二極性部各設置於該基板，且彼此間隔並具有相異的極性；該通道部連接於該第一極性部與該第二極性部之間並位於該基板上，該通道部包含一第一區段以及一與該第一區段相連接的第二區段；該閘極結構包含一圈繞於該第一區段的周圍的包圍部以及一覆蓋於該第二區段遠離該基板之一側的平板部；而絕緣體包含一第一絕緣部以及一第二絕緣部，該第一絕緣部設置於該第一區段與該包圍部之間，該第二絕緣部設置於該第二區段與該平板部之間。
如此一來，本發明藉由該閘極結構包含圈繞該第一區段的該包圍部以及覆蓋該第二區段的該平板部，令該穿隧式電晶體兼具高導通電流以及低關閉電流的優點。
為達上述目的，本發明提供一種非對稱閘極的穿隧式電晶體，包含有一基板、一第一極性部、一第二極性部、一通道部、一閘極結構以及一絕緣體。該第一極性部與該第二極性部各設置於該基板，且彼此間隔並具有相異的極性；該通道部連接於該第一極性部與該第二極性部之間並位於該基板上，該通道部包含一第一區段以及一與該第一區段相連接的第二區段；該閘極結構包含一圈繞於該第一區段的周圍的包圍部以及一覆蓋於該第二區段遠離該基板之一側的平板部；而絕緣體包含一第一絕緣部以及一第二絕緣部，該第一絕緣部設置於該第一區段與該包圍部之間，該第二絕緣部設置於該第二區段與該平板部之間。
如此一來，本發明藉由該閘極結構包含圈繞該第一區段的該包圍部以及覆蓋該第二區段的該平板部，令該穿隧式電晶體兼具高導通電流以及低關閉電流的優點。
圖1A，為本發明第一實施例的外觀立體示意圖。
圖1B，為本發明第一實施例的剖面示意圖。
圖2，為本發明第一實施例與習知環繞式閘極電晶體及平面式閘極電晶體相較的電性示意圖。
圖3，為本發明第一實施例改變絕緣體厚度的電性示意圖。
圖4，為本發明第一實施例改變第一極性部的摻雜濃度的電性示意圖。
圖5A，為本發明第二實施例的立體結構圖。
圖5B，為本發明第二實施例的剖面示意圖。
圖6A至圖6B，分別為本發明第二實施例改變小型通道的數目的電性示意圖。
圖1B，為本發明第一實施例的剖面示意圖。
圖2，為本發明第一實施例與習知環繞式閘極電晶體及平面式閘極電晶體相較的電性示意圖。
圖3，為本發明第一實施例改變絕緣體厚度的電性示意圖。
圖4，為本發明第一實施例改變第一極性部的摻雜濃度的電性示意圖。
圖5A，為本發明第二實施例的立體結構圖。
圖5B，為本發明第二實施例的剖面示意圖。
圖6A至圖6B，分別為本發明第二實施例改變小型通道的數目的電性示意圖。
有關本發明的詳細說明及技術內容，現就配合圖式說明如下：
請參閱『圖1A』及『圖1B』所示，為本發明第一實施例的外觀立體及剖面示意圖，如圖所示：本發明為一種非對稱閘極的穿隧式電晶體，包含有一基板10、一第一極性部20、一第二極性部30、一通道部40、一閘極結構50以及一絕緣體60。該基板10在此為二氧化矽所製成，但不以此為限制，還可為單晶矽，該第一極性部20與一第二極性部30的材質可為多晶矽、單晶矽、砷化鎵等，其分別設置於該基板10，且彼此間隔並具有相異的極性，在此實施例中，該第一極性部20藉由P型摻雜，形成一P型半導體，該第二極性部30藉由N型摻雜形成一N型半導體。
該通道部40的材質可為單晶矽、多晶矽、鍺等，其連接於該第一極性部20與該第二極性部30之間並位於該基板10上，形成一為N型通道的本質半導體，該通道部40並包含一第一區段41以及一與該第一區段41相連接的第二區段42，在此實施例中，該第一區段41與該第一極性部20相連接，該第二區段42連接於該第一區段41與該第二極性部30之間，在此該第二區段42可具有與該第二極性部30相同的寬度，以簡化製程步驟，另外，該第一極性部20亦可摻雜形成一N型半導體，而該第二極性部30摻雜形成一P型半導體，該通道部40則相對形成一為P型通道的本質半導體。
該閘極結構50可為金屬製成，並包含一圈繞於該第一區段41的周圍的包圍部51以及一覆蓋於該第二區段42遠離該基板10之一側的平板部52，在此實施例中，該包圍部51與該平板部52為相鄰而相連接。該絕緣體60在此為一高介電材料所製成，包含一第一絕緣部61以及一第二絕緣部62，該第一絕緣部61設置於該第一區段41與該包圍部51之間，該第二絕緣部62設置於該第二區段42與該平板部52之間。
請參閱『圖2』所示，為本發明第一實施例與習知環繞式閘極電晶體及平面式閘極電晶體相較的電性示意圖，本發明在此實施例中，該閘極結構50的功函數為4.55eV，長度為50nm，該包圍部51的長度為25nm，用以控制該通道部40的該第一區段41，該平板部52的長度為25nm，用以控制該通道部40的該第二區段42，該第一區段41的截面積為10×10nm2 ，該第二區段42的截面積為30×100nm2 ，該第一絕緣部61與該第二絕緣部62的厚度分別為2nm，該第一極性部20與該第二極性部30的摻雜濃度皆為1020 cm-3 ，該通道部40的摻雜濃度為1016 cm-3 ，如『圖2』所示，在汲極(第二極性部30)施加偏壓(Vd )為0.5V的狀態下，本發明的該非對稱閘極的穿隧式電晶體(AG-TFET)，相較習知平面式閘極電晶體(Planar)，具有較高的導通電流(Ion )，而相較習知環繞式閘極電晶體(GAA)，則具有較低的關閉電流(Ioff )。
請參閱『圖3』及『圖4』所示，『圖3』為本發明第一實施例改變絕緣體厚度的電性示意圖，『圖4』為本發明第一實施例改變第一極性部的摻雜濃度的電性示意圖，在此實施例中，如『圖3』所示，顯示出於本發明中，隨著該絕緣體60厚度(Tox)變薄，將可使得雙極性電流(ambipolar current)增加，如『圖4』所示，顯示出本發明中的該第一極性部20，隨著摻雜濃度(Drain doping)減少，將可使得雙極性電流下降。
請搭配參閱『圖5A』、『圖5B』以及『圖6A』、『圖6B』所示，『圖5A』為本發明第二實施例的立體結構圖，『圖5B』為本發明第二實施例的剖面示意圖，『圖6A』及『圖6B』分別為本發明第二實施例改變小型通道的數目的電性示意圖，在此實施例中，與第一實施例相較，其特徵在於，該通道部40於該第一區段41進一步包含複數個小型通道411，該小型通道411連接於該第一極性部20與該第二區段42之間，該包圍部51包含複數個包圍層511，該包圍層511對應圈繞於該小型通道411，而該第一絕緣部61包含複數個絕緣層611，該絕緣層611對應設置於該小型通道411與該包圍層511之間，在此實施例中，該小型通道411以二個為舉例說明，但不以此為限制，可依使用需求設計為二個以上，並且請參閱『圖6A』以及『圖6B』，其中Vd 為汲極施加偏壓，1×NW表示具有一個該小型通道411，2×NW表示具有兩個小型通道411，3×NW表示具有三個小型通道411，於『圖6A』中可得知，隨著該小型通道411(narrow wire，NW)的數目增加，該開啟電流為倍數成長，例如在閘極電壓為2V時，1×NW、2×NW與3×NW的該開啟電流分別約為0.4μA、0.8μA、1.2μA，而於『圖6B』中可得知，1×NW、2×NW與3×NW的關閉電流則並無顯著的上升。
綜上所述，由於本發明藉由該閘極結構包含圈繞該第一區段的該包圍部以及覆蓋該第二區段的該平板部，令該穿隧式電晶體兼具高導通電流以及低關閉電流的優點，再者，本發明還可利用改變該絕緣體厚度以及該第一極性部的摻雜濃度調整該雙極性電流，最後，本發明更可進一步設計該小型通道的數目以有效增加該開啟電流，因此本發明極具進步性及符合申請發明專利的要件，爰依法提出申請，祈鈞局早日賜准專利，實感德便。
以上已將本發明做一詳細說明，惟以上所述者，僅爲本發明的一較佳實施例而已，當不能限定本發明實施的範圍。即凡依本發明申請範圍所作的均等變化與修飾等，皆應仍屬本發明的專利涵蓋範圍內。
請參閱『圖1A』及『圖1B』所示，為本發明第一實施例的外觀立體及剖面示意圖，如圖所示：本發明為一種非對稱閘極的穿隧式電晶體，包含有一基板10、一第一極性部20、一第二極性部30、一通道部40、一閘極結構50以及一絕緣體60。該基板10在此為二氧化矽所製成，但不以此為限制，還可為單晶矽，該第一極性部20與一第二極性部30的材質可為多晶矽、單晶矽、砷化鎵等，其分別設置於該基板10，且彼此間隔並具有相異的極性，在此實施例中，該第一極性部20藉由P型摻雜，形成一P型半導體，該第二極性部30藉由N型摻雜形成一N型半導體。
該通道部40的材質可為單晶矽、多晶矽、鍺等，其連接於該第一極性部20與該第二極性部30之間並位於該基板10上，形成一為N型通道的本質半導體，該通道部40並包含一第一區段41以及一與該第一區段41相連接的第二區段42，在此實施例中，該第一區段41與該第一極性部20相連接，該第二區段42連接於該第一區段41與該第二極性部30之間，在此該第二區段42可具有與該第二極性部30相同的寬度，以簡化製程步驟，另外，該第一極性部20亦可摻雜形成一N型半導體，而該第二極性部30摻雜形成一P型半導體，該通道部40則相對形成一為P型通道的本質半導體。
該閘極結構50可為金屬製成，並包含一圈繞於該第一區段41的周圍的包圍部51以及一覆蓋於該第二區段42遠離該基板10之一側的平板部52，在此實施例中，該包圍部51與該平板部52為相鄰而相連接。該絕緣體60在此為一高介電材料所製成，包含一第一絕緣部61以及一第二絕緣部62，該第一絕緣部61設置於該第一區段41與該包圍部51之間，該第二絕緣部62設置於該第二區段42與該平板部52之間。
請參閱『圖2』所示，為本發明第一實施例與習知環繞式閘極電晶體及平面式閘極電晶體相較的電性示意圖，本發明在此實施例中，該閘極結構50的功函數為4.55eV，長度為50nm，該包圍部51的長度為25nm，用以控制該通道部40的該第一區段41，該平板部52的長度為25nm，用以控制該通道部40的該第二區段42，該第一區段41的截面積為10×10nm2 ，該第二區段42的截面積為30×100nm2 ，該第一絕緣部61與該第二絕緣部62的厚度分別為2nm，該第一極性部20與該第二極性部30的摻雜濃度皆為1020 cm-3 ，該通道部40的摻雜濃度為1016 cm-3 ，如『圖2』所示，在汲極(第二極性部30)施加偏壓(Vd )為0.5V的狀態下，本發明的該非對稱閘極的穿隧式電晶體(AG-TFET)，相較習知平面式閘極電晶體(Planar)，具有較高的導通電流(Ion )，而相較習知環繞式閘極電晶體(GAA)，則具有較低的關閉電流(Ioff )。
請參閱『圖3』及『圖4』所示，『圖3』為本發明第一實施例改變絕緣體厚度的電性示意圖，『圖4』為本發明第一實施例改變第一極性部的摻雜濃度的電性示意圖，在此實施例中，如『圖3』所示，顯示出於本發明中，隨著該絕緣體60厚度(Tox)變薄，將可使得雙極性電流(ambipolar current)增加，如『圖4』所示，顯示出本發明中的該第一極性部20，隨著摻雜濃度(Drain doping)減少，將可使得雙極性電流下降。
請搭配參閱『圖5A』、『圖5B』以及『圖6A』、『圖6B』所示，『圖5A』為本發明第二實施例的立體結構圖，『圖5B』為本發明第二實施例的剖面示意圖，『圖6A』及『圖6B』分別為本發明第二實施例改變小型通道的數目的電性示意圖，在此實施例中，與第一實施例相較，其特徵在於，該通道部40於該第一區段41進一步包含複數個小型通道411，該小型通道411連接於該第一極性部20與該第二區段42之間，該包圍部51包含複數個包圍層511，該包圍層511對應圈繞於該小型通道411，而該第一絕緣部61包含複數個絕緣層611，該絕緣層611對應設置於該小型通道411與該包圍層511之間，在此實施例中，該小型通道411以二個為舉例說明，但不以此為限制，可依使用需求設計為二個以上，並且請參閱『圖6A』以及『圖6B』，其中Vd 為汲極施加偏壓，1×NW表示具有一個該小型通道411，2×NW表示具有兩個小型通道411，3×NW表示具有三個小型通道411，於『圖6A』中可得知，隨著該小型通道411(narrow wire，NW)的數目增加，該開啟電流為倍數成長，例如在閘極電壓為2V時，1×NW、2×NW與3×NW的該開啟電流分別約為0.4μA、0.8μA、1.2μA，而於『圖6B』中可得知，1×NW、2×NW與3×NW的關閉電流則並無顯著的上升。
綜上所述，由於本發明藉由該閘極結構包含圈繞該第一區段的該包圍部以及覆蓋該第二區段的該平板部，令該穿隧式電晶體兼具高導通電流以及低關閉電流的優點，再者，本發明還可利用改變該絕緣體厚度以及該第一極性部的摻雜濃度調整該雙極性電流，最後，本發明更可進一步設計該小型通道的數目以有效增加該開啟電流，因此本發明極具進步性及符合申請發明專利的要件，爰依法提出申請，祈鈞局早日賜准專利，實感德便。
以上已將本發明做一詳細說明，惟以上所述者，僅爲本發明的一較佳實施例而已，當不能限定本發明實施的範圍。即凡依本發明申請範圍所作的均等變化與修飾等，皆應仍屬本發明的專利涵蓋範圍內。
10‧‧‧基板
20‧‧‧第一極性部
30‧‧‧第二極性部
40‧‧‧通道部
41‧‧‧第一區段
411‧‧‧小型通道
42‧‧‧第二區段
50‧‧‧閘極結構
51‧‧‧包圍部
511‧‧‧包圍層
52‧‧‧平板部
60‧‧‧絕緣體
61‧‧‧第一絕緣部
611‧‧‧絕緣層
62‧‧‧第二絕緣部
20‧‧‧第一極性部
30‧‧‧第二極性部
40‧‧‧通道部
41‧‧‧第一區段
411‧‧‧小型通道
42‧‧‧第二區段
50‧‧‧閘極結構
51‧‧‧包圍部
511‧‧‧包圍層
52‧‧‧平板部
60‧‧‧絕緣體
61‧‧‧第一絕緣部
611‧‧‧絕緣層
62‧‧‧第二絕緣部
10‧‧‧基板
20‧‧‧第一極性部
30‧‧‧第二極性部
40‧‧‧通道部
41‧‧‧第一區段
42‧‧‧第二區段
50‧‧‧閘極結構
51‧‧‧包圍部
52‧‧‧平板部
60‧‧‧絕緣體
61‧‧‧第一絕緣部
62‧‧‧第二絕緣部
Claims (7)
- 一種非對稱閘極的穿隧式電晶體，包含有：
一基板；
一第一極性部與一第二極性部，各設置於該基板，該第一極性部與該第二極性部彼此間隔並具有相異的極性；
一連接於該第一極性部與該第二極性部之間並位於該基板上的通道部，該通道部包含一第一區段以及一與該第一區段相連接的第二區段；
一閘極結構，該閘極結構包含一圈繞於該第一區段的周圍的包圍部以及一覆蓋於該第二區段遠離該基板之一側的平板部；以及
一包含一第一絕緣部與一第二絕緣部的絕緣體，該第一絕緣部設置於該第一區段與該包圍部之間，該第二絕緣部設置於該第二區段與該平板部之間。 - 如申請專利範圍第1項所述的非對稱閘極的穿隧式電晶體，其中該第一極性部為一P型半導體，該第二極體部為一N型半導體，該通道部為一本質半導體。
- 如申請專利範圍第1項所述的非對稱閘極的穿隧式電晶體，其中該第一極性部為一N型半導體，該第二極體部為一P型半導體，該通道部為一本質半導體。
- 如申請專利範圍第1項所述的非對稱閘極的穿隧式電晶體，其中該第二區段與該第二極性部相連接而具有相同的寬度。
- 如申請專利範圍第1項所述的非對稱閘極的穿隧式電晶體，其中該第一區段連接於該第一極性部與該第二區段之間，並包含複數個連接於該第一極性部與該第二區段之間的小型通道。
- 如申請專利範圍第5項所述的非對稱閘極的穿隧式電晶體，其中該包圍部包含複數個對應圈繞於該小型通道的周圍的包圍層。
- 如申請專利範圍第6項所述的非對稱閘極的穿隧式電晶體，其中該第一絕緣部包含複數個對應設置於該小型通道與該包圍層之間的絕緣層。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102125351A TWI556430B (zh) | 2013-07-16 | 2013-07-16 | 非對稱閘極的穿隧式電晶體 |
| US14/052,083 US9076764B2 (en) | 2013-07-16 | 2013-10-11 | Tunneling transistor with asymmetric gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102125351A TWI556430B (zh) | 2013-07-16 | 2013-07-16 | 非對稱閘極的穿隧式電晶體 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201505173A true TW201505173A (zh) | 2015-02-01 |
| TWI556430B TWI556430B (zh) | 2016-11-01 |
Family
ID=52342873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102125351A TWI556430B (zh) | 2013-07-16 | 2013-07-16 | 非對稱閘極的穿隧式電晶體 |
Country Status (2)
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|---|---|
| US (1) | US9076764B2 (zh) |
| TW (1) | TWI556430B (zh) |
Families Citing this family (2)
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|---|---|---|---|---|
| KR20230162386A (ko) * | 2022-05-20 | 2023-11-28 | 한양대학교 산학협력단 | 핀 형태의 반도체 패턴을 갖는 터널링 전계 효과 트랜지스터 |
| KR20230162387A (ko) * | 2022-05-20 | 2023-11-28 | 한양대학교 산학협력단 | 핀 형태의 반도체 패턴 및 가운데가 오목한 드레인 영역을 갖는 터널링 전계 효과 트랜지스터 |
Family Cites Families (2)
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|---|---|---|---|---|
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| US8890118B2 (en) | 2010-12-17 | 2014-11-18 | Intel Corporation | Tunnel field effect transistor |
-
2013
- 2013-07-16 TW TW102125351A patent/TWI556430B/zh not_active IP Right Cessation
- 2013-10-11 US US14/052,083 patent/US9076764B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI556430B (zh) | 2016-11-01 |
| US20150021654A1 (en) | 2015-01-22 |
| US9076764B2 (en) | 2015-07-07 |
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