TW201503439A - 磁阻式隨機存取記憶體裝置及其製造方法 - Google Patents

Abstract

本發明提供一種磁阻式隨機存取記憶體裝置及其製造方法。上述磁阻式隨機存取記憶體裝置包括一磁穿隧接面，設置於一底電極的上方，其中上述磁穿隧接面具有一第一側壁；一頂電極，設置於上述磁穿隧接面的上方；以及一介電間隙壁，藉由上述磁穿隧接面支撐，且沿著上述頂電極的側壁延伸，其中上述介電間隙壁具有與上述磁穿隧接面具有與上述第一側壁共平面的一第二側壁。

Description

磁阻式隨機存取記憶體裝置及其製造方法

本發明係有關於一種磁阻式隨機存取記憶體裝置及其製造方法，特別係有關於一種具保護結構之磁阻式隨機存取記憶體裝置及其製造方法。

半導體記憶體係使用於積體電路中以做為包括例如收音機、電視、手機和個人電腦裝置的電子應用。半導體記憶體裝置的其中一種類型係有關於自旋電子學，其結合半導體技術和磁性材料及元件。電子的自旋，係藉由電子的自旋磁矩，而不是電子的電荷，係用來表示一個位元(bit)。

這樣的一種自旋電子裝置為磁阻式隨機存取記憶體(MRAM)陣列，其包括位於不同方向(例如在不同金屬層中彼此垂直)的導線(字元線和位元線)。上述導線係夾設一磁穿隧接面(MTJ)，上述磁穿隧接面做為一個磁存儲單元。

有鑑於此，本發明揭露之一實施例係提供一種磁阻式隨機存取記憶體裝置。上述磁阻式隨機存取記憶體裝置包括一磁穿隧接面，設置於一底電極的上方，其中上述磁穿隧接面具有一第一側壁；一頂電極，設置於上述磁穿隧接面的上方；以及一介電間隙壁，藉由上述磁穿隧接面支撐，且沿著上 述頂電極的側壁延伸，其中上述介電間隙壁具有與上述磁穿隧接面具有的上述第一側壁共平面的一第二側壁。

本發明揭露之另一實施例係提供一種磁阻式隨機存取記憶體裝置。上述磁阻式隨機存取記憶體裝置包括一磁穿隧接面，設置於一底電極的上方，其中上述磁穿隧接面包括一自由層；一頂電極，設置於上述磁穿隧接面的上述自由層的上方；一第一介電間隙壁，藉由上述磁穿隧接面的上述自由層支撐，且沿著上述頂電極的側壁延伸；一第二介電間隙壁，沿著磁穿隧接面的側壁和上述第一介電間隙壁延伸；以及一介電層，覆蓋上述底電極、上述第二介電間隙壁、上述第一介電間隙壁和上述頂電極的一部分。

本發明揭露之又一實施例係提供一種磁阻式隨機存取記憶體裝置的製造方法。上述磁阻式隨機存取記憶體裝置的製造方法包括於一底電極層的上方形成多個磁穿隧接面層，其中上述磁穿隧接面具有一第一側壁，其中上述底電極層由一基板支撐；於上述些磁穿隧接面層的上方形成一頂電極，其中上述頂電極具有一硬遮罩覆蓋物；利用一第一介電層覆蓋上述些磁穿隧接面層、上述頂電極和上述硬遮罩覆蓋物；移除上述第一介電層的水平部分，以暴露出上述些磁穿隧接面層和上述硬遮罩覆蓋物之位於上方的一個；以及移除上述第一介電層和上述些磁穿隧接面層的周邊部分，以形成一第一介電間隙壁，位於一磁穿隧接面上。

10‧‧‧磁穿隧接面層

12‧‧‧底電極

14‧‧‧反鐵磁層

16‧‧‧釘紮層

18‧‧‧自由層

20、26‧‧‧頂電極

22‧‧‧硬遮罩層

24‧‧‧阻擋結構

28‧‧‧硬遮罩覆蓋物

30‧‧‧第一介電層

32‧‧‧薄氧化層

34‧‧‧第一介電間隙壁

36‧‧‧磁穿隧接面

38、64‧‧‧磁阻式隨機存取記憶體裝置

40‧‧‧寬度

42‧‧‧頂電極高度

44‧‧‧頂電極寬度

46‧‧‧第二介電層

48‧‧‧基板

50‧‧‧第二介電間隙壁

52‧‧‧底電極

54‧‧‧第三介電層

56‧‧‧極低介電常數介電層

58‧‧‧無氮抗反射塗層

60‧‧‧阻擋結構

62‧‧‧空穴

66‧‧‧自由層功能區

68‧‧‧方法

70、72、74、76、78‧‧‧步驟

第1~10圖為本發明實施例之一磁阻式隨機存取記憶體(MRAM)裝置的製造方法。

第11圖顯示本發明實施例之一磁阻式隨機存取記憶體(MRAM)裝置的一自由層功能區。

第12圖為本發明實施例之一磁阻式隨機存取記憶體(MRAM)裝置的製造方法的流程圖。

以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式。

本發明實施例係提供一種磁阻式隨機存取記憶體(magnetoresistive random access memory，以下簡稱MRAM)裝置。如第1圖所示，於一底電極12上方形成數個多個磁穿隧接面(magnetic tunnel junction，MTJ)層10。在本發明一實施例中，磁穿隧接面層10包括一反鐵磁層14、一釘紮層16和一自由層18。然而，可以了解本發明實施例可具有不同的磁穿隧接面層10。舉例來說，上述磁穿隧接面層10可包括一穿隧阻障層。另外，在MRAM裝置中可包括更多或更少的磁穿隧接面層10。

如第1圖所示，在本發明一實施例中，上述反鐵磁層14係形成於上述底電極12上，上述釘紮層16係形成於上述反鐵磁層14上，且上述自由層18形成於上述釘紮層16上。然而， 上述磁穿隧接面層10可具有其他的配置。在本發明一實施例中，係依序形成上述反鐵磁層14、上述釘紮層16和上述自由層18。在本發明一實施例中，係順應性形成上述反鐵磁層14、上述釘紮層16和上述自由層18。

在本發明一實施例中，上述釘紮層16可由鉑錳(PtMn)形成。在本發明一實施例中，上述反鐵磁層14可由銥錳(IrMn)、鉑錳(PtMn)、鐵錳(FeMn)、釕錳(RuMn)、鎳錳(NiMn)、鈀鉑錳(PdPtMn)、類似的材料或上述合金形成。在本發明一實施例中，上述自由層18可由鈷鐵硼(CoFeB)形成。如果上述磁穿隧接面層10內包括穿隧阻障層的話，上述穿隧阻障層可由氧化鎂(MgO)形成。可以了解在其他實施例中，可用不同的材料形成上述磁穿隧接面層10。

請再參考第1圖，於上述磁穿隧接面層10的上方形成一頂電極20。在本發明一實施例中，上述頂電極20係形成於上述自由層18上。上述底電極12和上述頂電極20的每一個可為銅(Cu)、鋁(Al)、鉭(Ta)、鎢(W)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、類似的材料及/或上述組合。可由適當的製程，例如化學氣相沉積法(CVD)、原子層沉積法(ALD)、物理氣相沉積法(PVD)、類似的方法及/或上述組合來形成上述底電極12和上述頂電極20的每一個。

如第1圖所示，於上述頂電極20的上方形成一硬遮罩層22。在本發明一實施例中，上述硬遮罩層22由一介電材料形成。舉例來說，上述硬遮罩層22可為碳化矽(SiC)、氮氧化矽(SiON)、氮化矽(SiN)、二氧化矽(SiO₂)、類似的材料及/或上述 組合。可由適當的製程，例如化學氣相沉積法(CVD)、原子層沉積法(ALD)、物理氣相沉積法(PVD)、類似的方法及/或上述組合來形成上述硬遮罩層22。

請再參考第1圖，於上述硬遮罩層22的上方形成一阻擋結構24。在本發明一實施例中，上述阻擋結構24為適用於一微影製程的一光阻。在本發明一實施例中，上述阻擋結構24為一可灰化移除介電質(ashing removable dielectric(ARD))，其為一類光阻材料，且上述類光阻材料通常具有光阻性質，且類似於一光阻可改變以進行蝕刻或圖案化製程。

請參考第2圖，依序進行一蝕刻製程或其他的移除製程，以移除未被上述阻擋結構24保護的部分上述硬遮罩層22和其下的部分上述頂電極20。可使用適當的微影製程，例如藉由使用一非等向性蝕刻法來蝕刻上述硬遮罩層22和其下的上述頂電極20。如第2圖所示，移除設置於上述阻擋結構24之外的部分上述硬遮罩層22和其下的部分上述頂電極20之後，會留下具有一硬遮罩覆蓋物28的一頂電極26。

請參考第3圖，以一第一介電層30覆蓋上述磁穿隧接面層10、上述頂電極26和上述硬遮罩覆蓋物28。在本發明一實施例中，上述第一介電層30為一氧化物、氮化矽(SiN)或其他適當材料。可由適當的製程，例如化學氣相沉積法(CVD)、原子層沉積法(ALD)、物理氣相沉積法(PVD)、類似的方法及/或上述組合來形成上述第一介電層30。如第3圖所示，可因為氧化而於上述第一介電層30上方形成一薄氧化層32。

請參考第4圖，移除上述第一介電層30的水平部 分。藉由移除上述第一介電層30的上述水平部分，使部分上述自由層18(或上述磁穿隧接面層10的最上部分)和上述硬遮罩覆蓋物28暴露出來。並且，於一中間製程步驟中形成一第一介電間隙壁34。在本發明一實施例中，移除上述第一介電層30的上述水平部分之後，一些薄氧化層32會留在上述第一介電間隙壁34上。

請參考第5圖，進行一圖案化製程，以移除上述磁穿隧接面層10和上述第一介電層30的周邊部分。在本發明一實施例中，可使用適當的微影製程來進行上述圖案化/移除製程。藉由移除上述周邊部分，係於後續步驟或最終步驟形成上述第一介電間隙壁34。另外，於上述第一介電間隙壁34旁形成一磁穿隧接面(MTJ)36。

在本發明一實施例中，上述圖案化製程係薄化設置於上述頂電極26上方的上述硬遮罩覆蓋物28。如第5圖所示，當移除上述磁穿隧接面層10和上述第一介電層30的周邊部分(且有可能薄化上述硬遮罩覆蓋物28)時，係形成本發明一實施例的磁阻式隨機存取記憶體裝置38。

如第5圖所示，上述磁阻式隨機存取記憶體裝置38的上述第一介電間隙壁34係藉由位於其下方的上述磁穿隧接面36從下方支撐。在本發明一實施例中，上述第一介電間隙壁34係設置於上述自由層18和上述磁穿隧接面36的正上方，且由上述自由層18和上述磁穿隧接面36支撐。並且，上述第一介電間隙壁34通常會沿著上述頂電極26的側壁延伸。另外，上述第一介電間隙壁34會圍繞或包圍上述硬遮罩覆蓋物28的側壁。

請再參考第5圖，進行上述圖案化/移除製程之後，會從上述第一介電間隙壁34的側壁移除第4圖之殘留的上述薄氧化層32。

如第5圖所示，進行上述圖案化/移除製程之後，本發明一實施例的上述第一介電間隙壁34的一寬度由上述第一介電間隙壁34的一底部至一頂部逐漸變窄。換句話說，上述第一介電間隙壁34具有一逐漸傾斜的輪廓。上述第一介電間隙壁34的上述側壁的確可能會與上述磁穿隧接面36的上述側壁共平面。在本發明一實施例中，上述第一介電間隙壁34的一寬度40會大於一頂電極高度42和一頂電極寬度44。

請參考第6圖，以一第二介電層46覆蓋上述硬遮罩覆蓋物28、上述第一介電間隙壁34、上述磁穿隧接面36和上述底電極。可由相同或不同的材料來形成第6圖的上述第二介電層46和第3圖的上述第一介電層30。另外，可使用相同或不同的製程來形成第6圖的上述第二介電層46和第3圖的上述第一介電層30。

請參考第7圖，在本發明一實施例中，上述底電極12係設置於一基板48上且藉由上述基板48支撐。在本發明一實施例中，可由一介電材料或其他適當基板材料來形成下方的上述基板48。請一起參考第7、8圖，進行另一道圖案化製程以移部分上述第二介電層46和部分上述底電極12。在本發明一實施例中，可使用適當的微影製程來進行上述圖案化/移除製程。如第8圖所示，經過上述圖案化製程係形成一第二介電間隙壁50和一底電極52。經過上述圖案化製程也會暴露及/或塑形上 述頂電極26。在本發明一實施例中，上述第二介電間隙壁50沿上述第一介電間隙壁34的側壁設置。如圖所示，上述第二介電間隙壁50係設置於一底電極52上且藉由上述底電極52支撐。

請參考第9圖，於上述基板48、上述底電極52、上述第二介電間隙壁50、上述第一介電間隙壁34和上述頂電極26暴露出來的部分的上方沉積或形成一第三介電層54，之後，於上述第三介電層54上方形成一極低介電常數介電(ELK)層56。

請參考第9圖，在本發明一實施例中，於上述極低介電常數介電(ELK)層56上方形成一無氮抗反射塗層(NFARC)58。然後，使用一阻擋結構60(例如一光阻或可灰化移除介電質)和適當的微影製程，形成如第10圖所示之穿過上述極低介電常數介電(ELK)層56和無氮抗反射塗層(NFARC)58的一空穴62，以暴露出上述頂電極26。在本發明一實施例中，上述極低介電常數介電(ELK)層56為一碳摻雜氧化矽或其他適當的極低介電常數介電材料。形成上述空穴62之後，係形成一改良的磁阻式隨機存取記憶體裝置64。

請參考第11圖，其顯示如第5圖所示之實施例的磁阻式隨機存取記憶體裝置38的上述自由層18內的一自由層功能區66。雖然並未明確的顯示，可以了解上述自由層功能區66也會存在於第10圖的上述磁阻式隨機存取記憶體裝置64。特別是，上述自由層功能區66被上述第一介電間隙壁34保護。如圖所示，上述自由層功能區66係設置於上述磁阻式隨機存取記憶體裝置38、64的下方，且橫向延伸上述頂電極26的的周邊部分之外。

請參考第12圖，其顯示本發明實施例之一磁阻式隨機存取記憶體(MRAM)裝置的製造方法68。在步驟70中，於一底電極層的上方形成多個磁穿隧接面(MTJ)層，且上述底電極層由一基板支撐。在步驟72中，於上述磁穿隧接面層的上方形成一頂電極，其中上述頂電極具有一硬遮罩覆蓋物。在步驟74中，利用一第一介電層覆蓋上述磁穿隧接面層、上述頂電極和上述硬遮罩覆蓋物。在步驟76中，移除上述第一介電層的水平部分，以暴露出上述磁穿隧接面層和上述硬遮罩覆蓋物之位於上方的一個。在步驟78中，移除上述第一介電層和上述磁穿隧接面層的周邊部分，以形成一第一介電間隙壁，被上述磁穿隧接面層的一中間部分支撐。

由前所述，可以了解上述磁阻式隨機存取記憶體裝置38、64係具有多個優點。舉例來說，上述磁阻式隨機存取記憶體裝置38、64的上述第一介電間隙壁34及/或上述硬遮罩覆蓋物28係保護上述頂電極避免氧化。因此，可緩和或防止氧原子擴散至上述自由層18。並且，上述第一介電間隙壁34及/或上述第二介電間隙壁50係對上述自由層18提供一虛設距離(dummy distance)，因而可以忽略任何上述自由層18的側壁損傷。再者，可藉由上述第一介電間隙壁34來減少”金屬”聚合物(metallic polymer)(例如頂電極26)。

另外，相較於習知磁阻式隨機存取記憶體裝置，上述磁阻式隨機存取記憶體裝置38、64的具有改善的晶圓接受度測試(WAT)和晶圓針測良率(circuit probe(CP)yield)。並且，可縮短或節省上述磁阻式隨機存取記憶體裝置38、64的製 造流程，舉例來說，相較2011/7/26提申的美國專利申請號((U.S.Application No.)13/190,966的發明名稱為“磁阻式隨機存取記憶體裝置及其製造方法(MRAM Device and Fabrication Method Thereof)”，一併作為參考)的製造流程，本發明實施例之磁阻式隨機存取記憶體裝置的製造流程可節省光罩費用。

本發明揭露之一實施例係提供一種磁阻式隨機存取記憶體裝置。上述磁阻式隨機存取記憶體裝置包括一磁穿隧接面，設置於一底電極的上方，其中上述磁穿隧接面具有一第一側壁；一頂電極，設置於上述磁穿隧接面的上方；以及一介電間隙壁，藉由上述磁穿隧接面支撐，且沿著上述頂電極的側壁延伸，其中上述介電間隙壁具有與上述磁穿隧接面具有與上述第一側壁共平面的一第二側壁。

本發明揭露之另一實施例係提供一種磁阻式隨機存取記憶體裝置。上述磁阻式隨機存取記憶體裝置包括一磁穿隧接面，設置於一底電極的上方，其中上述磁穿隧接面包括一自由層；一頂電極，設置於上述磁穿隧接面的上述自由層的上方；一第一介電間隙壁，藉由上述磁穿隧接面的上述自由層支撐，且沿著上述頂電極的側壁延伸；一第二介電間隙壁，沿著磁穿隧接面的側壁和上述第一介電間隙壁延伸；以及一介電層，覆蓋上述底電極、上述第二介電間隙壁、上述第一介電間隙壁和上述頂電極的一部分。

本發明揭露之又一實施例係提供一種磁阻式隨機存取記憶體裝置的製造方法。上述磁阻式隨機存取記憶體裝置的製造方法包括於一底電極層的上方形成多個磁穿隧接面 層，其中上述磁穿隧接面具有一第一側壁，其中上述底電極層由一基板支撐；於上述些磁穿隧接面層的上方形成一頂電極，其中上述頂電極具有一硬遮罩覆蓋物；利用一第一介電層覆蓋上述些磁穿隧接面層、上述頂電極和上述硬遮罩覆蓋物；移除上述第一介電層的水平部分，以暴露出上述些磁穿隧接面層和上述硬遮罩覆蓋物之位於上方的一個；以及移除上述第一介電層和上述些磁穿隧接面層的周邊部分，以形成一第一介電間隙壁，位於一磁穿隧接面上。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何該發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。

26‧‧‧頂電極

34‧‧‧第一介電間隙壁

36‧‧‧磁穿隧接面

48‧‧‧基板

50‧‧‧第二介電間隙壁

52‧‧‧底電極

54‧‧‧第三介電層

56‧‧‧極低介電常數介電層

58‧‧‧無氮抗反射塗層

62‧‧‧空穴

64‧‧‧磁阻式隨機存取記憶體裝置

Claims (10)

1. 一種磁阻式隨機存取記憶體裝置，包括：一磁穿隧接面，設置於一底電極的上方，其中該磁穿隧接面具有一第一側壁；一頂電極，設置於該磁穿隧接面的上方；以及一介電間隙壁，藉由該磁穿隧接面支撐，且沿著該頂電極的側壁延伸，其中該介電間隙壁具有與該磁穿隧接面具有與該第一側壁共平面的一第二側壁。
2. 如申請專利範圍第1項所述之磁阻式隨機存取記憶體裝置，更包括一介電覆蓋物，設置於該頂電極的上方且介於該介電間隙壁的相對的多個部分之間，其中該介電間隙壁和該介電覆蓋物由一相同材料形成。
3. 如申請專利範圍第1項所述之磁阻式隨機存取記憶體裝置，其中該介電間隙壁的一寬度大於一頂電極高度和一頂電極寬度，且該寬度由該介電間隙壁的一底部至一頂部逐漸變窄。
4. 如申請專利範圍第1項所述之磁阻式隨機存取記憶體裝置，其中更包括一介電層，沿著該磁穿隧接面的該些側壁和該頂電極的該些側壁設置。
5. 如申請專利範圍第1項所述之磁阻式隨機存取記憶體裝置，其中該磁穿隧接面的一自由層係定義一功能區，且該功能區設置接近於該頂電極和該介電間隙壁。
6. 一種磁阻式隨機存取記憶體裝置的製造方法，包括下列步驟： 於一底電極層的上方形成多個磁穿隧接面層，其中該磁穿隧接面具有一第一側壁，其中該底電極層由一基板支撐；於該些磁穿隧接面層的上方形成一頂電極，其中該頂電極具有一硬遮罩覆蓋物；利用一第一介電層覆蓋該些磁穿隧接面層、該頂電極和該硬遮罩覆蓋物；移除該第一介電層的水平部分，以暴露出該些磁穿隧接面層和該硬遮罩覆蓋物之位於上方的一個；以及移除該第一介電層和該些磁穿隧接面層的周邊部分，以形成一第一介電間隙壁，位於一磁穿隧接面上。
7. 如申請專利範圍第6項所述之磁阻式隨機存取記憶體裝置的製造方法，其中該第一介電間隙壁的多個側壁和該磁穿隧接面的多個側壁共平面。
8. 如申請專利範圍第6項所述之磁阻式隨機存取記憶體裝置的製造方法，當移除該第一介電層和該些磁穿隧接面層的水平部分時，更包括薄化該硬遮罩覆蓋物。
9. 如申請專利範圍第6項所述之磁阻式隨機存取記憶體裝置的製造方法，更包括利用一第二介電層覆蓋該硬遮罩覆蓋物、該第一介電間隙壁、該些磁穿隧接面層和該底電極層。
10. 如申請專利範圍第6項所述之磁阻式隨機存取記憶體裝置的製造方法，更包括移除該第二介電層該底電極層的多個部分以形成一第二介電間隙壁，以暴露出該頂電極，且形成一底電極，以及接著於該基板、該底電極、該第二介電間隙壁、該第一介電間隙壁和該頂電極暴露出來的多個部 分的上方沉積一第三介電層。