TW201503122A - 半導體裝置 - Google Patents

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TW201503122A
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TW103101425A
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Akihiko KIBUSHI
Takeshi Ohgami
Yuko Watanabe
Takefumi SHIRAKO
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Ps4 Luxco Sarl
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Abstract

抑制位元線均衡電路之佔據面積，並使預充電特性提昇。 具備有：分別被連接有位元線(BLT1、BLB1)之擴散層區域(SDT1、SDB1)，和被供給預充電電位(VBLP)之擴散層區域(SDEQ)，和閘極電極(G)。閘極電極(G)，係包含延伸存在於Y方向上之部分(G12)、和延伸存在於X方向上之部分(G3)。被閘極電極(G12)所覆蓋之部分，係構成通道區域(CH12)，被閘極電極(G3)所覆蓋之部分，係構成通道區域(CH3)。擴散層區域(SDT1)，係在Y方向上而位置於擴散層區域(SDB1、SDEQ)之間。擴散層區域(SDT1、SDB1)和擴散層區域(SDEQ)，係經由通道區域(CH12)而被作連接，擴散層區域(SDT1)和擴散層區域(SDB1)，係經由通道區域(CH3)而被作連接。若依據本發明，則能夠充分地確保通道寬幅(CH3)。

Description

半導體裝置
本發明，係有關於半導體裝置，特別是有關於具備有將一對之位元線均衡為相同電位之均衡電路的半導體裝置。
身為代表性之半導體裝置的DRAM(Dynamic Random Access Memory)，係藉由將在一對之位元線間所產生的電位差以感測放大器來作放大，而進行資料之讀出。為了進行由感測放大器所致之放大，由於係有必要預先將一對之位元線均衡為相同電位，因此在各位元線對處係分別被設置有均衡電路。
通常，均衡電路係藉由3個的電晶體所構成。其中，第1電晶體係被連接於其中一方之位元線和預充電配線之間，第2電晶體係被連接於另外一方之位元線和預充電配線之間，第3電晶體係被連接於一對之位元線之間。作為將此些之3個的電晶體在有限之空間中而有效率地作配置的方法，在專利文獻1中所記載之佈局係為周 知。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2008-171928號公報
在專利文獻1所記載之佈局中，係具備著將被連接有預充電配線之擴散層的周圍藉由環狀之閘極電極來作包圍的構造。因此，若是閘極之環尺寸過小，則會成為無法正確地進行對於該擴散層之接觸，故而，針對閘極電極之環尺寸，係有必要設為既定尺寸以上之尺寸。其結果，閘極電極之直線部分、亦即是第3電晶體之閘極電極的寬幅係變窄，而變得無法得到充分之ON電流。
由本發明之其中一側面所致之半導體裝置，其特徵為，具備有：被連接有第1位元線之第1擴散層區域；和被連接有第2位元線之第2擴散層區域；和被供給有既定之電位之第3擴散層區域；和包含延伸存在於第1方向上之第1部分和延伸存在於與前述第1方向相交叉之第2方向上並且被連接於前述第1部分之前述第1方向上 的其中一端處之第2部分之閘極電極；和被前述閘極電極之前述第1部分所覆蓋之第1通道區域；和被前述閘極電極之前述第2部分所覆蓋之第2通道區域，前述第1擴散層區域，係在前述第1方向上而位置於前述第2擴散層區域和前述第3擴散層區域之間，前述第1以及第2擴散層區域和前述第3擴散層區域，係經由前述第1通道區域而被連接，前述第1擴散層區域和前述第2擴散層區域，係經由前述第2通道區域而被連接。
若依據本發明，則由於係將第3、第1以及第2擴散層區域在一個方向上而依此順序來作配置，並且係使用具備有L字狀之部分的閘極電極來形成3個電晶體，因此，係成為能夠充分地確保有使一對之位元線短路的電晶體之通道寬幅。
10‧‧‧半導體裝置
11‧‧‧記憶體胞陣列
12‧‧‧行解碼器
13‧‧‧列解碼器
14‧‧‧模式暫存器
15‧‧‧FIFO電路
16‧‧‧輸入輸出電路
21‧‧‧位址端子
22‧‧‧指令端子
23‧‧‧時脈端子
24‧‧‧資料端子
25‧‧‧電源端子
31‧‧‧位址輸入電路
32‧‧‧位址閂鎖電路
33‧‧‧指令輸入電路
34‧‧‧指令解碼電路
35‧‧‧更新控制電路
36‧‧‧時脈輸入電路
37‧‧‧時序產生器
38‧‧‧內部電源產生電路
100‧‧‧DLL電路
111~114、121~123‧‧‧電晶體
BL1~BL4‧‧‧位元線對
BLT1~BLT4、BLB1~BLB4‧‧‧位元線
CE1~CE3‧‧‧接觸導體
CH0~CH7、CH12、CH45、CH101~CH103、CH200‧‧‧通道區域
DRV‧‧‧驅動電路
EQ1~EQ4‧‧‧均衡電路
EQL‧‧‧電源配線
FXB‧‧‧字元驅動器選擇線
G‧‧‧閘極電極
G3、G6、G12、G10、G20、G30、G40、G101~G103、G200‧‧‧閘極電極之一部分
Gx1、Gx2‧‧‧閘極電極之直線部分
Gy‧‧‧閘極電極之連結部分
LIOT、LIOB‧‧‧局部I/O線
MAT‧‧‧記憶體塊
MC‧‧‧記憶體胞
MIOT、MIOB‧‧‧主I/O線
MWL‧‧‧主字元線
PCS、NCS‧‧‧一般來源配線
SA‧‧‧感測放大器
SAA‧‧‧感測放大區域
SAN‧‧‧下拉電路
SAP‧‧‧上拉電路
SDT1~SDT4、SDB1~SDB4、SDEQ‧‧‧擴散層區域
STI1、STI2‧‧‧元件分離區域
SUB‧‧‧副放大器
SW‧‧‧副字元驅動區域
SWD‧‧‧副字元驅動器
SWL‧‧‧副字元線
SX‧‧‧副字元交叉區域
Tr1~Tr18‧‧‧電晶體
YSL‧‧‧列選擇線
YSW‧‧‧列開關
[圖1]對於由本發明之理想實施形態所致的半導體裝置10之全體構成作展示的區塊圖。
[圖2]將記憶體胞陣列11之一部分作擴大展示之略平面圖。
[圖3]將記憶體胞陣列11之一部分更進而作擴大展示之略平面圖。
[圖4]感測放大器SA以及均衡電路EQ之電路圖。
[圖5]用以對於在感測放大器區域SAA中所包含的各功能區塊之佈局作說明的略平面圖。
[圖6]對於由本發明之第1實施形態所致的均衡電路EQ之佈局作展示的略平面圖。
[圖7]係為由第1實施形態所致之均衡電路EQ的等價電路圖。
[圖8]係為用以對於構成電晶體Tr1之擴散層區域SDT1、SDEQ的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLT1驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示。
[圖9]係為用以對於構成電晶體Tr2之擴散層區域SDB1、SDEQ的關係作說明之圖，(a)係為對於在將位元線BLB1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLB1驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示。
[圖10]係為用以對於構成電晶體Tr3之擴散層區域SDT1、SDB1的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)並將位元線BLB1驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線RLT1驅動為LOW 準位(VSS)並將位元線BLB1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示。
[圖11]係為用以對於構成電晶體Tr7之擴散層區域SDT1、SDT2的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)並將位元線BLT2驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLT1驅動為LOW準位(VSS)並將位元線BLT2驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示。
[圖12]圖12，係為對於由在直到本發明者們完成了本發明為止的過程中所考慮的第1預作型態所致之均衡電路EQ之佈局作展示的略平面圖。
[圖13]圖13，係為對於由在直到本發明者們完成了本發明為止的過程中所考慮的第2預作型態所致之均衡電路EQ之佈局作展示的略平面圖。
[圖14]對於由本發明之第2實施形態所致的均衡電路EQ之佈局作展示的略平面圖。
[圖15]係為由第2實施形態所致之均衡電路EQ的等價電路圖。
[圖16]係為用以對於構成電晶體Tr1之擴散層區域SDT1、SDEQ的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLT1驅動為LOW準位(VSS)之後而進行了預充電動作的情 況作展示。
[圖17]係為用以對於構成電晶體Tr2之擴散層區域SDB1、SDEQ的關係作說明之圖，(a)係為對於在將位元線BLB1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLB1驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示。
[圖18]係為用以對於構成電晶體Tr3之擴散層區域SDT1、SDB1的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)並將位元線BLB1驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLT1驅動為LOW準位(VSS)並將位元線BLB1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示。
[圖19]係為用以對於構成電晶體Tr7之擴散層區域SDT1、SDT2的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)並將位元線BLT2驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLT1驅動為LOW準位(VSS)並將位元線BLT2驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示。
[圖20]對於由本發明之第3實施形態所致的均衡電路EQ之佈局作展示的略平面圖。
[圖21]係為由第3實施形態所致之均衡電路EQ的 等價電路圖。
以下，參考所添附之圖面，針對本發明之理想實施形態作詳細說明。
圖1，係為對於由本發明之理想實施形態所致的半導體裝置10之全體構成作展示的區塊圖。
由本實施形態所致之半導體裝置10，係為被積體於單一之半導體晶片上的DRAM，並具備有記憶體胞陣列11。記憶體胞陣列11，係具備有複數之副字元線SWL和複數之位元線BL，並具有在此些之交點處而配置有記憶體胞MC之構成。副字元線SWL之選擇，係藉由行(row)解碼器12來進行，位元線BL之選擇，係藉由列(column)解碼器13來進行如圖1中所示一般，在半導體裝置10處，係作為外部端子而被設置有位址端子21、指令端子22、時脈端子23、資料端子24以及電源端子25。
位址端子21，係為從外部而被輸入有位址訊號ADD之端子。被輸入至位址端子21處之位址訊號ADD，係經由位址輸入電路31而被供給至位址閂鎖電路32處，並被位址閂鎖電路32閂鎖。在位址閂鎖電路32處而被閂鎖之位址訊號ADD，係被供給至行解碼器12、列解碼器13或模式暫存器14處。模式暫存器14，係為被設定有代表半導體裝置10之動作模式的參數之電路。
指令端子22，係為從外部而被輸入有指令訊 號CMD之端子。指令訊號CMD，係由行位址閃控訊號/RAS、列位址閃控訊號/CAS、寫入致能訊號/WE等之複數之訊號所成。於此，在訊號名稱之前頭而附加有斜線(/)的原因，係代表其為所對應之訊號的反轉訊號，或者是代表該訊號為低啟動(low active)之訊號。被輸入至指令端子22處之位址訊號CMD，係經由指令輸入電路33而被供給至指令解碼電路34處。指令解碼電路34，係為藉由將指令訊號CMD解碼而產生各種內部指令之電路。作為內部指令，係存在有主動訊號IACT、列訊號ICOL、更新訊號IREF、模式暫存器設定訊號MRS等。
主動訊號IACT，係為當指令訊號CMD為代 表行存取(主動指令)的情況時而被活性化的訊號。若是主動訊號IACT被活性化，則被位址閂鎖電路32所閂鎖之位址訊號ADD係被供給至行解碼器12處。藉由此，被該位址訊號ADD所指定的副字元線SWL係被選擇。
列訊號ICOL，係為當指令訊號CMD為代表 列存取(讀取指令或寫入指令)的情況時而被活性化的訊號。若是內部列訊號ICOL被活性化，則被位址閂鎖電路32所閂鎖之位址訊號ADD係被供給至列解碼器13處。 藉由此，被該位址訊號ADD所指定的位元線BL係被選擇。
故而，若是依序輸入主動指令以及寫入指令，並與此些同步地而輸入行位址以及列位址，則係從藉 由此些之行位址以及列位址所指定的記憶體胞MC而將讀取資料讀出。讀取資料DQ，係經由FIFO電路15以及輸入輸出電路16，而從資料端子24輸出至外部。另一方面，若是依序輸入主動指令以及寫入指令，並且與此些同步地而輸入行位址以及列位址，之後，將寫入資料DQ輸入至資料端子24處，則寫入資料DQ係經由輸入輸出電路16以及FIFO電路15而被供給至記憶體胞陣列11處，並被寫入至藉由行位址以及列位址所指定之記憶體胞MC中。FIFO電路15以及輸入輸出電路16之動作，係與內部時脈訊號LCLK同步地而進行。內部時脈訊號LCLK，係藉由DLL電路100而產生。
更新訊號IREF，係為當指令訊號CMD為代 表更新指令的情況時而被活性化的訊號。若是更新訊號IREF被活性化，則係藉由更新控制電路35而進行行存取，既定之副字元線SWL係被選擇。藉由此，與被選擇了的副字元線SWL作了連接的複數之記憶體胞MC係被更新。副字元線SWL之選擇，係藉由被包含在更新控制電路35中之未圖示之更新計數器而進行。
模式暫存器設定訊號MRS，係為當指令訊號 CMD為代表模式暫存器設定指令的情況時而被活性化的訊號。故而，若是輸入模式暫存器設定指令，並且與此同步地而從位址端子21輸入模式訊號，則係能夠對於模式暫存器14之設定值作改寫。
時脈端子23，係為被輸入有外部時脈訊號 CK、/CK之端子。外部時脈訊號CK和外部時脈訊號/CK係互為相補之訊號，並均為被供給至時脈輸入電路36處。時脈輸入電路36，係基於外部時脈訊號CK、/CK而產生內部時脈訊號ICLK。內部時脈訊號ICLK，係被供給至時序產生器37處，並藉由此而產生各種內部時脈訊號。藉由時序產生器37所產生之各種內部時脈訊號，係被供給至位址閂鎖電路32和指令解碼電路34等之電路區塊處，並對於此些之電路區塊的動作時序作規定。
內部時脈訊號ICLK，係亦被供給至DLL電 路100處。DLL電路100，係為產生基於內部時脈訊號ICLK而被作了相位控制的內部時脈訊號LCLK之時脈產生電路。如同上述一般，內部時脈訊號LCLK，係被供給至FIFO電路15以及輸入輸出電路16處。藉由此，讀取資料DQ係成為與內部時脈訊號LCLK相同步地而被輸出。
電源端子25，係為被供給有電源電位VDD、 VSS之端子。被供給至電源端子25處之電源電位VDD、VSS，係被供給至內部電源產生電路38處。內部電源產生電路38，係基於電源電位VDD、VSS而產生各種之內部電位VPP、VARY、VBLP、VPERI等。內部電位VPP係為主要在行解碼器12處而被使用之電位，內部電位VARY、VBLP係為主要在記憶體胞陣列11處而被使用之電位，內部電位VPERI係為在其他之多數的電路區塊中而被使用的電位。
圖2，係為將記憶體胞陣列11之一部分作擴大展示之略平面圖。
如圖2中所示一般，記憶體胞陣列11，係具備有被配置為矩陣狀之多數的記憶體塊MAT。所謂記憶體塊，係為副字元線SWL以及位元線BL所延伸存在之範圍。在於X方向上而相鄰之2個的記憶體塊MAT之間，係被設置有副字元驅動區域SW。另一方面，在於Y方向上而相鄰之2個的記憶體塊MAT之間，係被設置有感測放大區域SAA。
又，在延伸存在於Y方向上之副字元驅動區域SW之列和延伸存在於X方向上之感測放大區域SAA之列所相交叉的區域處，係被設置有副字元交叉區域SX。在副字元交叉區域SX處，係被配置有副放大器等。
圖3，係為將記憶體胞陣列11之一部分更進一步作擴大展示之略平面圖。
如圖3中所示一般，在記憶體胞陣列11內，係被設置有於X方向上而延伸之局部(local)I/O線LIOT、LIOB，和於Y方向上而延伸之主I/O線MIOT、MIOB。局部I/O線LIOT、LIOB以及主I/O線MIOT、MIOB，係為被階層性地作了建構之I/O線。
局部I/O線LIOT、LIOB，係為了將從記憶體胞MC所讀出之讀取資料傳輸至記憶體胞陣列內而被使用。局部I/O線LIOT、LIOB，係為使用一對之配線來傳輸讀取資料之差動型的I/O線。局部I/O線LIOT、 LIOB，係在感測放大區域SAA以及副字元交叉區域SX上，而於X方向上被作佈局。
主I/O線MIOT、MIOB，係為了將讀取資料 從記憶體胞陣列11而傳輸至圖2中所示之主放大器AMP處而被使用。主I/O線MIOT、MIOB，亦係為使用一對之配線來傳輸讀取資料之差動型的I/O線。主I/O線MIOT、MIOB，係在記憶體塊MAT以及感測放大區域SAA上，而於Y方向上被作佈局。於Y方向上而延伸之多數的主I/O線MIOT、MIOB，係被平行地作設置，並被與主放大器AMP作連接。
在記憶體塊MAT內，係於副字元線SWL和 位元線BLT或BLB之間的交點處，而被配置有記憶體胞MC。記憶體胞MC，係具備有在所對應之位元線BLT或BLB和板配線(plate line)(例如接地配線)之間而被串聯連接有胞電晶體Tr和胞電容器C之構成。胞電晶體Tr，係由N通道型MOS電晶體所成，其之閘極電極係被與副字元線SWL作連接。
在副字元驅動區域SW處，係被設置有多數 之副字元驅動器SWD。各副字元驅動器SWD，係基於行位址而分別驅動所對應之副字元線SWL。
又，在副字元驅動器SWD處，係被連接有主 字元線MWL以及字元驅動器選擇線FXB。在1個的副字元驅動器SWD上，例如係被配線有8根的字元驅動器選擇線FXB，藉由以一對之字元驅動器選擇線FXB來對於 在1根的主字元線MWL處所被選擇之4個的副字元驅動器SWD中之任一個作選擇，1根的副字元線SWL係被活性化。
在感測放大區域SAA中，係被設置有複數個 的包含有感測放大器SA、均衡電路EQ以及列開關YSW之單元U。各感測放大器SA以及各均衡電路EQ，係被與相對應之位元線對BLT、BLB作連接。感測放大器SA，係將在此些之位元線對BLT、BLB處所產生的電位差作放大，均衡電路EQ，係將位元線對BLT、BLB均衡為相同電位。藉由感測放大器SA所放大了的讀取資料，首先係被傳輸至局部I/O線LIOT、LIOB處，並從該處而更進而傳輸至主I/O線MIOT、MIOB處。
列開關YSW，係被設置在所對應之感測放大 器SA和局部I/O線LIOT、LIOB之間，並藉由將所對應之列選擇線YSL活性化為HIGH準位，而將兩者作連接。 列選擇線YSL之其中一端係被與列解碼器13作連接，列選擇線YSL係基於列位址而活性化。
在副字元交叉區域SX處，係被設置有多數之 副放大器SUB。副放大器SUB係在每一副字元交叉區域SX處而分別被設置有複數個，並驅動所對應之主I/O線MIOT、MIOB。各副放大器SUB之輸入端，係被與所對應之局部I/O線LIOT、LIOB對作連接，各副放大器SUB之輸出端，係被與所對應之主I/O線MIOT、MIOB作連接。各副放大器SUB，係基於所對應之局部I/O線 LIOT、LIOB上的資料，來分別驅動主I/O線MIOT、MIOB。
如同上述一般，主I/O線MIOT、MIOB係以 橫斷記憶體塊MAT的方式而被設置。又，各主I/O線MIOT、MIOB之其中一端係被與主放大器AMP作連接。 藉由此，藉由感測放大器SA所讀出了的資料，係經由局部I/O線LIOT、LIOB而被傳輸至副放大器SUB處，並進而經由主I/O線MIOT、MIOB而被送至主放大器AMP處。主放大器AMP，係將經由主I/O線MIOT、MIOB所供給而來之資料更進一步放大，並傳輸至圖1中所示之FIFO電路15處。
圖4，係為感測放大器SA以及均衡電路EQ 之電路圖。
如圖4中所示一般，感測放大器SA，係藉由 p通道型MOS電晶體111、112和n通道型MOS電晶體113、114所構成。電晶體111、113，係被串聯連接於一般來源節點a、b之間，此些之接點係被與其中一方之訊號節點c作連接，此些之閘極電極係被與另外一方之訊號節點d作連接。同樣的，電晶體112、114，亦係被串聯連接於一般來源節點a、b之間，此些之接點係被與其中一方之訊號節點d作連接，此些之閘極電極係被與另外一方之訊號節點c作連接。訊號節點c，係被與位元線BLT作連接，訊號節點d，係被與位元線BLB作連接。
藉由此種正反器構造，在對於高位側之一般 來源配線PCS以及低位側之一般來源配線NCS而供給有既定之活性電位的狀態下，若是在位元線對BLT、BLB處產生有電位差，則在位元線對之其中一方處，係被供給有高位側之一般來源配線PCS的電位，在位元線對之另外一方處，係被供給有低位側之一般來源配線NCS的電位。高位側之一般來源配線PCS的活性電位，係為陣列電位VARY，低位側之一般來源配線NCS的活性電位，係為接地電位VSS。
在進行感測動作之前的時間點處，位元線對 BLT、BLB係預先藉由均衡電路EQ而被短路於預充電電位VBLP處。之後，若是在停止了均衡之後，選擇既定之副字元線SWL，則被保持在該記憶體胞MC處之電荷係被釋放至位元線BLT或BLB處，其結果，在位元線BLT、BLB之間係產生電位差。之後，若是對於一般來源配線PCS、NCS供給活性電位，則位元線對BLT、BLB之電位差係被放大。
均衡電路EQ，係由3個的n通道型MOS電 晶體121~123所成。電晶體123，係被連接於位元線對BLT、BLB之間，電晶體121，係被連接於位元線BLT和電源配線EQL之間，電晶體122，係被連接於位元線BLB和電源配線EQL之間。電源配線EQL，係為被供給有預充電電位VBLP之配線。又，在此些電晶體121~123之閘極電極處，係均被供給有位元線均衡訊號BLEQ。藉由此種構成，若是位元線均衡訊號BLEQ被活性化為HIGH 準位，則位元線對BLT、BLB係被短路至預充電電位VBLP處。
圖5，係為用以對於在感測放大器區域SAA中所包含的各功能區塊之佈局作說明的略平面圖。
如圖5中所示一般，在感測放大區域SAA內，於Y方向、亦即是於位元線BLT、BLB之延伸存在方向上，係被配列有列開關YSW、上拉(pull up)電路SAP、下拉(pull down)電路SAN、均衡電路EQ以及驅動電路DRV。於此，所謂上拉電路SAP，係為由圖4中所示之p通道型MOS電晶體111、112所成的電路部分，所謂下拉電路SAN，係為由圖4中所示之n通道型MOS電晶體113、114所成之電路部分。又，所謂驅動電路DRV，係為用以對於一般來源配線NCS供給活性電位(VSS)之電路。關於用以對一般來源配線PCS供給活性電位(VARY)之電路，係被配置在副字元交叉區域SX處。
被配置在感測放大區域SAA中之此些的電路中，關於列開關YSW，係被配置在Y方向之兩端部處，於其之內側，係依序被配置有上拉電路SAP、均衡電路EQ、下拉電路SAN以及驅動電路DRV。
圖5中所示之電路部分，係為與12對之位元線、亦即是24根之位元線BLT、BLB相對應的電路部分。此些中之12根的位元線BLT，係被分配至其中一方之記憶體塊MAT處，剩餘之12根的位元線BLB，係被分 配至另外一方之記憶體塊MAT處。圖5中所示之電路部分的X方向上之寬幅Wx，由於係被此些之位元線BLT、BLB之配列節距所限制，因此，為了確保充分之電晶體尺寸，係僅能夠將感測放大區域SAA之Y方向上的長度Wy增大，但是，此係會造成晶片尺寸之增大。起因於此因素，為了對於感測放大區域SAA之Y方向上的長度Wy作抑制並且亦確保充分之電晶體尺寸，係需要對於配置在感測放大區域SAA處之電晶體的佈局作特殊設計。
由本實施形態所致之半導體裝置，係藉由對 於其中之構成均衡電路EQ之電晶體的佈局作改良，而實現上述目的。以下，針對構成均衡電路EQ之電晶體的佈局作詳細說明。
圖6，係為對於由本發明之第1實施形態所致 的均衡電路EQ之佈局作展示的略平面圖，並相當於圖5中所示之區域A的擴大圖。
在圖6中，係展示有分別與4對之位元線BL1~BL4相對應之4個的均衡電路EQ1~EQ4之佈局。圖6中所示之元件符號STI，係為元件分離區域，被此所包圍之區域，係為活性區域。活性區域中，被閘極電極G所覆蓋之部分，係為n通道型MOS電晶體之通道區域，並未被閘極電極G所覆蓋之部分，係為n通道型MOS電晶體之源極區域或汲極區域。關於源極區域以及汲極區域，由於依存於電流之流動方向其之功能係會反轉，因此係將此些單純總稱為「擴散層區域」。在閘極電極G處， 係被供給有位元線均衡訊號BLEQ。
如圖6中所示一般，各均衡電路EQ1~EQ4 係分別藉由3個的擴散層區域所構成。其中，第1擴散層區域SDT1~SDT4，係經由接觸導體CE1而分別被與位元線BLT1~BLT4作連接，第2擴散層區域SDB1~SDB4，係經由接觸導體CE2而分別被與位元線BLB1~BLB4作連接。又，第3擴散層區域SDEQ，係經由複數之接觸導體CE3而被與電源配線EQL作連接。關於擴散層區域SDEQ，係相對於各均衡電路EQ1~EQ4而為共通。又，閘極電極G亦係相對於各均衡電路EQ1~EQ4而為共通。
在本實施形態中，構成1個的均衡電路EQ之 3個的擴散層區域SDEQ、SDTi(i=1~4)、SDBi(i=1~4)，係在Y方向上、亦即是在位元線BLT、BLB之延伸存在方向上，而依此順序來作配列。換言之，擴散層區域SDTi，係在Y方向上而被包夾於擴散層區域SDEQ、SDBi之間。
於此，若是注目於均衡電路EQ1，則在擴散 層區域SDT1和擴散層區域SDB1之間，係被設置有被閘極電極G之一部分G3所覆蓋的通道區域CH3，藉由此，而構成電晶體Tr3。電晶體Tr3，係對應於圖4中所示之電晶體123。閘極電極G之一部分G3，係在X方向上而延伸存在，故而，通道區域CH3，亦係以將2個的擴散層區域SDT1、SDB1在Y方向上而分斷的方式，而在X方向上延伸存在地被作設置。
另一方面，在擴散層區域SDT1和擴散層區域 SDEQ1之間，係被設置有元件分離區域STI1。擴散層區域SDEQ和擴散層區域SDT1、SDB1之間的連接，係經由被閘極電極G之一部分G12所覆蓋了的通道區域CH12而進行。於此，擴散層區域SDEQ、SDT1、閘極電極G之一部分G12以及通道區域CH12，係構成電晶體Tr1，擴散層區域SDEQ、SDB1、閘極電極G之一部分G12以及通道區域CH12，係構成電晶體Tr2。電晶體Tr1、Tr2，係分別對應於圖4中所示之電晶體121、122。如圖6中所示一般，通道區域CH12之一部分，係與通道區域CH3相重複。
閘極電極G之一部分G12，係在Y方向上而 延伸存在，故而，通道區域CH12，亦係在Y方向上延伸存在地被作設置。又，通道區域CH12中之構成電晶體Tr1之通道部分CH1，係具備有L字狀之電流通路，構成電晶體Tr2之通道部分CH2，係具備有曲柄狀之電流通路。通道部分CH2之通道長度，係較通道部分CH1、CH3之通道長度更長。此些之通道部分CH1、CH2係相互重複，並均通過被元件分離區域STI1、STI2而在X方向上作包夾之通道區域CH0。
如此這般，閘極電極G中之與均衡電路EQ1 相對應的部份，係具有包含延伸存在於Y方向上之第1部分G12和延伸存在於X方向上並被與第1部分G12之Y方向上的其中一端作了連接的第2部分G3之L字形狀。
藉由此種構成，若是被供給至閘極電極G處 之位元線均衡訊號BLEQ被活性化為HIGH準位，則上述之電晶體Tr1~Tr3係全部成為ON，位元線BLT1、BLB1係均被短路至預充電電位VBLP處。
以上，係為均衡電路EQ1之構成。關於均衡 電路EQ2，係具備有與上述之均衡電路EQ1相同的構成，但是一部分之構成要素係與均衡電路EQ1相重複。
若是注目於均衡電路EQ2並作具體性說明， 則在擴散層區域SDT2和擴散層區域SDB2之間，係被設置有被閘極電極G之一部分G6所覆蓋的通道區域CH6，藉由此，而構成電晶體Tr6。電晶體Tr6，係對應於圖4中所示之電晶體123。閘極電極G之一部分G6，係在X方向上而延伸存在，故而，通道區域CH6，亦係以將2個的擴散層區域SDT2、SDB2在Y方向上而分斷的方式，而在X方向上延伸存在地被作設置。
另一方面，在擴散層區域SDT2和擴散層區域 SDEQ之間，係被設置有元件分離區域STI2。擴散層區域SDEQ和擴散層區域SDT2、SDB2之間的連接，係經由被閘極電極G之一部分G12所覆蓋了的通道區域CH45而進行。通道區域CH45，係與上述之通道區域CH12作大部分的共有。於此，擴散層區域SDEQ、SDT2、閘極電極G之一部分G12以及通道區域CH45，係構成電晶體Tr4，擴散層區域SDEQ、SDB2、閘極電極G之一部分G12以及通道區域CH45，係構成電晶體Tr5。電晶體Tr4、 Tr5，係分別對應於圖4中所示之電晶體121、122。如圖6中所示一般，通道區域CH45之一部分，係與通道區域CH6相重複。
在通道區域CH45中，構成電晶體Tr4之通道 部分CH4，係具備有L字狀之電流通路，構成電晶體Tr5之通道部分CH5，係具備有曲柄狀之電流通路。通道部分CH5之通道長度，係較通道部分CH4、CH6之通道長度更長。此些之通道部分CH4、CH6係相互重複，並均通過通道區域CH0。
藉由此種構成，若是被供給至閘極電極G處 之位元線均衡訊號BLEQ被活性化為HIGH準位，則上述之電晶體Tr4~Tr6係全部成為ON，位元線BLT2、BLB2係均被短路至預充電電位VBLP處。
如此這般，2個的均衡電路EQ1、EQ2係將1 個的通道區域CH0作共有，電晶體Tr1、Tr2、Tr4、Tr5之電流通路，係均通過此通道區域CH0。
均衡電路EQ3、EQ4，係具備有與上述之均衡 電路EQ1、EQ2相同的構成。故而，係成為將由2個的均衡電路所成之對，在半導體基板上作反覆形成。
在本實施形態中，用以與電源配線EQL作連 接之接觸導體CE3，係被形成在區域B處，用以與位元線BLT、BLB作連接之接觸導體CE1、CE2，係被形成在區域C處。而，由於此些之區域B、C係被配列在Y方向上，因此係成為不需要在區域C處而配置接觸導體CE3。 其結果，不僅是能夠將接觸導體CE1、CE2之形成餘裕擴大，亦成為能夠充分地確保電晶體Tr3、Tr6之通道寬幅。藉由此，係成為能夠將在使位元線BLT、BLB均衡時之最為重要的電晶體Tr3、Tr6(圖4中所示之電晶體123)之ON電流作充分的確保。
圖7，係為由第1實施形態所致之均衡電路 EQ的等價電路圖。
如圖7中所示一般，在由本實施形態所致之 均衡電路EQ處，係被形成有將位元線BLT1和位元線BLT2作連接之電晶體Tr7(將位元線BLT3和位元線BLT4作連接之電晶體Tr14)。此電晶體Tr7，係為藉由圖6中所示之通道區域CH12、CH45之一部分(後樹脂通道區域CH7)所形成的電晶體，並藉由在X方向上流動之電流通路，而將位元線BLT1和位元線BLT2作連接。 該電晶體Tr7，係發揮對於預充電動作作輔助的功能，藉由此，預充電速度係提昇，並且在位元線BLT、BLB之間的預充電電位之偏位(offset)係降低。
亦即是，由本實施形態所致之均衡電路EQ， 雖然係如同圖6中所示一般，電晶體Tr1和電晶體Tr2之通道長度為相異，因此在兩者間會產生特性差異，但是，藉由上述之電晶體Tr7的存在，係成為幾乎不會產生起因於電晶體Tr1和電晶體Tr2之特性差異所導致的預充電特性之降低。
另外，在本實施形態中，通道區域CH12、 CH3、CH45、CH6係被連續性設置，並且此些之一部分係相互重複。因此，係不僅是上述之電晶體Tr7，而更進而被形成有其他之電晶體、例如被形成有將位元線BLT1和位元線BLT2作連接之電晶體或者是將位元線BLB1和位元線BLB2作連接之電晶體。但是，此些之寄生電晶體，由於係如同由圖6之佈局亦可明顯得知一般，相較於電晶體Tr7其通道長度係為長，因此對於預充電特性之提昇所帶來的影響之比例係為輕微。
於此，針對各擴散層區域是作為源極以及汲 極之何者來起作用一事作說明。
圖8，係為用以對於構成電晶體Tr1之擴散層 區域SDT1、SDEQ的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLT1驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示。
如圖8(a)中所示一般，在將位元線BLT1 藉由感測放大器SA來驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況時，由於擴散層SDT1係身為HIGH準位(VRAY)，擴散層區域SDEQ係身為中間準位(VBLP)，因此前者係成為汲極(D)，後者係成為源極(S)。故而，在通道區域CH1處所流動之ON電流，係如同圖8(a)之箭頭所示一般，從身為汲極之擴散層區域SDT1起而朝向身為源極之擴散層區域SDEQ流動。
相反的，當將位元線BLT1藉由感測放大器 SA來驅動為LOW準位(VSS)之後而進行了預充電動作的情況時，由於擴散層SDT1係身為LOW準位(VSS)，擴散層區域SDEQ係身為中間準位(VBLP)，因此，如圖8(b)中所示一般，前者係成為源極(S)，後者係成為汲極(D)。故而，在通道區域CH1處所流動之ON電流，係如同圖8(b)之箭頭所示一般，從身為汲極之擴散層區域SDEQ起而朝向身為源極之擴散層區域SDT1流動。
圖9，係為用以對於構成電晶體Tr2之擴散層 區域SDB1、SDEQ的關係作說明之圖，(a)係為對於在將位元線BLB1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLB1驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示。
如圖9(a)中所示一般，在將位元線BLB1 藉由感測放大器SA來驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況時，由於擴散層SDB1係身為HIGH準位(VRAY)，擴散層區域SDEQ係身為中間準位(VBLP)，因此前者係成為汲極(D)，後者係成為源極(S)。故而，在通道區域CH2處所流動之ON電流，係如同圖9(a)之箭頭所示一般，從身為汲極之擴散層區域SDB1起而朝向身為源極之擴散層區域SDEQ流動。
相反的，當將位元線BLB1藉由感測放大器 SA來驅動為LOW準位(VSS)之後而進行了預充電動作的情況時，由於擴散層SDB1係身為LOW準位(VSS)，擴散層區域SDEQ係身為中間準位(VBLP)，因此，如圖9(b)中所示一般，前者係成為源極(S)，後者係成為汲極(D)。故而，在通道區域CH2處所流動之ON電流，係如同圖9(b)之箭頭所示一般，從身為汲極之擴散層區域SDEQ起而朝向身為源極之擴散層區域SDB1流動。
圖10，係為用以對於構成電晶體Tr3之擴散 層區域SDT1、SDB1的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)並將位元線BLB1驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLT1驅動為LOW準位(VSS)並將位元線BLB1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示。
如圖10(a)中所示一般，在將位元線 BLT1、BLB1藉由感測放大器SA來分別驅動為HIGH準位(VRAY)以及LOW準位(VSS)之後而進行了預充電動作的情況時，由於擴散層SDT1係身為HIGH準位(VRAY)，擴散層區域SDB1係身為LOW準位(VSS)，因此前者係成為汲極(D)，後者係成為源極(S)。故而，在通道區域CH3處所流動之ON電流，係如同圖10(a)之箭頭所示一般，從身為汲極之擴散層區域SDT1起而朝向身為源極之擴散層區域SDB1流動。
相反的，當將位元線BLT1、BLB1藉由感測 放大器SA來分別驅動為LOW準位(VSS)以及HIGH準位(VARY)之後而進行了預充電動作的情況時，由於擴散層SDT1係身為LOW準位(VSS)，擴散層區域SDB1係身為HIGH準位(VARY)，因此，如圖10(b)中所示一般，前者係成為源極(S)，後者係成為汲極(D)。故而，在通道區域CH3處所流動之ON電流，係如同圖10(b)之箭頭所示一般，從身為汲極之擴散層區域SDB1起而朝向身為源極之擴散層區域SDT1流動。
圖11，係為用以對於構成電晶體Tr7之擴散 層區域SDT1、SDT2的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)並將位元線BLT2驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLT1驅動為LOW準位(VSS)並將位元線BLT2驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示。
如圖11(a)中所示一般，在將位元線 BLT1、BLT2藉由感測放大器SA來分別驅動為HIGH準位(VRAY)以及LOW準位(VSS)之後而進行了預充電動作的情況時，由於擴散層SDT1係身為HIGH準位(VRAY)，擴散層區域SDT2係身為LOW準位(VSS)，因此前者係成為汲極(D)，後者係成為源極(S)。故而，在通道區域CH7處所流動之ON電流，係如同圖11(a)之箭頭所示一般，從身為汲極之擴散層區 域SDT1起而朝向身為源極之擴散層區域SDT2流動。
相反的，當將位元線BLT1、BLT2藉由感測 放大器SA來分別驅動為LOW準位(VSS)以及HIGH準位(VARY)之後而進行了預充電動作的情況時，由於擴散層SDT1係身為LOW準位(VSS)，擴散層區域SDT2係身為HIGH準位(VARY)，因此，如圖11(b)中所示一般，前者係成為源極(S)，後者係成為汲極(D)。故而，在通道區域CH7處所流動之ON電流，係如同圖11(b)之箭頭所示一般，從身為汲極之擴散層區域SDT2起而朝向身為源極之擴散層區域SDT1流動。
另外，由於位元線BLT1和位元線BLT2係並 非為成對之位元線，而係身為分別被與相異之感測放大器SA作連接的位元線，因此，係會有雙方均被驅動為HIGH準位(VARY)或者是均被驅動為LOW準位(VSS)的情況。於此情況，由於兩者係為相同電位，因此在電晶體Tr7處係並不流動電流。
於此，針對本發明者們在直到完成本發明為止的過程中所考慮到的數種預作型態作說明。
圖12，係為對於由在直到本發明者們完成了本發明為止的過程中所考慮的第1預作型態所致之均衡電路EQ之佈局作展示的略平面圖。在圖12所示之要素中，針對與圖6中所示之要素相對應的要素，係附加相同的元件符號。
在圖12所示之第1預作型態中，閘極電極G 係具備有環狀部分GR和直線狀部分GL。在環狀部分GR之內周部，係被形成有擴散層區域SDEQ，在直線狀部分GL之Y方向上的其中一側以及另外一側處，係分別被形成有擴散層區域SDTi、SDBi。
在此種佈局的情況時，若是將對於預充電動 作賦予最大之影響的電晶體Tr3(Tr6、Tr9、Tr12亦為相同)之通道寬幅擴大，則係有必要將閘極電極G之環狀部分GR作相應之量的縮小。然而，環狀部分GR，由於係有必要在其之內周部處形成接觸導體CE3，因此係並無法將環狀部分GR之尺寸作一定以下之縮小。故而，係無法將電晶體Tr3等之通道寬幅擴大，而成為難以得到充分之ON電流。
相對於此，在由上述之第1實施形態所致的 佈局中，由於接觸導體CE3係不會有壓迫到電晶體Tr3之通道寬幅的情形，因此係成為能夠以有限的佔有面積來得到充分之ON電流。
圖13，係為對於由在直到本發明者們完成了 本發明為止的過程中所考慮的第2預作型態所致之均衡電路EQ之佈局作展示的略平面圖。在圖13所示之要素中，針對與圖6中所示之要素相對應的要素，係附加相同的元件符號。
在圖13所示之第2預作型態中，係將3根的 閘極電極Ga、Gb、Gc在X方向上延伸存在地作設置，並且係使用有2個的擴散層區域SDEQ1、SDEQ2。擴散層 區域SDEQ1、SDTi、SDBi、SDEQ2，係在Y方向上依此順序而被作配列，在此些之擴散層區域之間，係分別被設置有閘極電極Ga、Gb、Gc。
在此種佈局的情況時，雖然係將在第1預作 型態中之上述問題作了解決，但是由於係需要使用3根的閘極電極Ga、Gb、Gc，並且在1個的均衡電路EQ中係使用4個的擴散層區域，因此在晶片上之佔有面積係變大。相對於此，由本發明之第1實施形態所致的佈局，係並不會有發生在第2預作型態中之此種問題的情況。
接著，針對本發明之第2實施形態作說明。
圖14，係為對於由本發明之第2實施形態所致的均衡電路EQ之佈局作展示的略平面圖，並相當於圖5中所示之區域A的擴大圖。在圖14所示之要素中，針對與圖6中所示之要素相對應的要素，係附加相同的元件符號。
如圖14中所示一般，在本實施形態中，閘極電極G係為梯子狀，並具備有在X方向上而延伸存在之2根的直線部分Gx1、Gx2，和將此些之2根的直線部分Gx1、Gx2作連結之複數的連結部分Gy。其中，直線部分Gx1係對應於圖6中所示之閘極電極G的一部分G3，連結部分Gy係對應於圖6中所示之閘極電極G的一部分G12。直線部分Gx2，係代替圖6中所示之元件分離區域STI1、STI2而被設置。藉由此種構成，各擴散層區域SDTi係成為使周圍被閘極電極G而作了包圍的狀態。
圖14中所示之元件符號G10、G20、G30、 G40，係分別為作為構成均衡電路EQ1~EQ4之電晶體的閘極電極而起作用的部份。於此，若是注目於閘極電極G10而作更詳細的說明，則閘極電極G10係可分成3個的部份G101~G103來作考慮。
閘極電極G101，係為作為電晶體Tr1之閘極 電極而起作用的部份，並被設置在擴散層區域SDT1和擴散層區域SDEQ之間。被閘極電極G101所覆蓋之部分，係為通道區域CH101，其之在X方向的寬幅，係為通道寬幅，在Y方向上的長度，係為通道長度。
閘極電極G102，係為作為電晶體Tr2之閘極 電極而起作用的部份，並被設置在擴散層區域SDB1和擴散層區域SDEQ之間。被閘極電極G102所覆蓋之部分，係為通道區域CH102，其之在X方向的寬幅，係為通道寬幅，在Y方向上的長度，係為通道長度。與第1實施形態相同，電晶體Tr2之通道長度，係較電晶體Tr1之通道長度更長。
閘極電極G103，係為作為電晶體Tr3之閘極 電極而起作用的部份，並被設置在擴散層區域SDT1和擴散層區域SDT1之間。被閘極電極G103所覆蓋之部分，係為通道區域CH103，其之在X方向的寬幅，係為通道寬幅，在Y方向上的長度，係為通道長度。
本實施形態之佈局，係將具備有此種佈局之均衡電路EQ在X方向上作了連續配置者。因此，通道區 域CH102之一部分，係亦作為將在X方向上而相鄰接之2個的擴散層區域SDT1、SDT2作連接的電晶體Tr7之通道區域(CH7)而起作用。關於電晶體Tr7，通道區域CH102之在X方向的寬幅，係為通道寬幅，在Y方向上的長度，係為通道長度。
在本實施形態中，亦同樣的，用以與電源配 線EQL作連接之接觸導體CE3，係被形成在區域B處，用以與位元線BLT、BLB作連接之接觸導體CE1、CE2，係被形成在區域C處。因此，在能夠將接觸導體CE1、CE2之形成餘裕擴大的同時，亦成為能夠充分地確保電晶體Tr3(Tr6、Tr9、Tr12亦為相同)之通道寬幅。
圖15，係為由第2實施形態所致之均衡電路EQ的等價電路圖。
如圖15中所示一般，在由本實施形態所致之均衡電路EQ中，係除了由第1實施形態所致之均衡電路EQ以外，更進而被形成有將位元線BLT2和位元線BLT3作連接之電晶體Tr15。此係因為在相鄰接之均衡電路EQ之間被配置有閘極電極G之連結部分Gy之故。此電晶體Tr15，係發揮對於預充電動作進行輔助的功能，藉由此，係成為能夠使預充電特性更進而提昇。
在本實施形態中，亦同樣的，由於例如電晶體Tr4和電晶體Tr5之通道長度為相異，因此在兩者間會產生特性差異，但是，藉由上述之電晶體Tr7、Tr15的存在，係成為幾乎不會產生起因於特性差異所導致的預充電 特性之降低。
又，在本實施形態中，由於構成各均衡電路 EQ之全部的通道區域係被連續性地作設置，因此實際上係會被形成有更多的寄生電晶體。藉由此，若是位元線均衡訊號BLEQ被活性化，則構成各均衡電路EQ之全部的擴散層區域係被短路，而對於預充電特性之提昇有所助益。但是，例如將位元線BLB1和位元線BLB2作連接之電晶體等，由於其通道長度係為長，因此對於預充電特性之提昇所帶來的影響之比例係為輕微。
於此，針對各擴散層區域是作為源極以及汲 極之何者來起作用一事作說明。
圖16，係為用以對於構成電晶體Tr1之擴散 層區域SDT1、SDEQ的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLT1驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示。如圖16(a)、(b)中所示一般，在擴散層區域SDT1、SDEQ之間的源極/汲極之關係，係與在圖8(a)、(b)中所示之關係相同。
圖17，係為用以對於構成電晶體Tr2之擴散 層區域SDB1、SDEQ的關係作說明之圖，(a)係為對於在將位元線BLB1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLB1驅動為LOW準位(VSS)之後而進行了預充電 動作的情況作展示。如圖17(a)、(b)中所示一般，在擴散層區域SDB1、SDEQ之間的源極/汲極之關係，係與在圖9(a)、(b)中所示之關係相同。
圖18，係為用以對於構成電晶體Tr3之擴散 層區域SDT1、SDB1的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)並將位元線BLB1驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLT1驅動為LOW準位(VSS)並將位元線BLB1驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示。如圖18(a)、(b)中所示一般，在擴散層區域SDT1、SDB1之間的源極/汲極之關係，係與在圖10(a)、(b)中所示之關係相同。
圖19，係為用以對於構成電晶體Tr7之擴散 層區域SDT1、SDT2的關係作說明之圖，(a)係為對於在將位元線BLT1驅動為HIGH準位(VRAY)並將位元線BLT2驅動為LOW準位(VSS)之後而進行了預充電動作的情況作展示，(b)係為對於在將位元線BLT1驅動為LOW準位(VSS)並將位元線BLT2驅動為HIGH準位(VRAY)之後而進行了預充電動作的情況作展示。如圖19(a)、(b)中所示一般，在擴散層區域SDT1、SDT2之間的源極/汲極之關係，係與在圖11(a)、(b)中所示之關係相同。
另外，由於位元線BLT1和位元線BLT2係並 非為成對之位元線，而係身為分別被與相異之感測放大器SA作連接的位元線，因此，係會有雙方均被驅動為HIGH準位(VARY)或者是均被驅動為LOW準位(VSS)的情況。於此情況，由於兩者係為相同電位，因此在電晶體Tr7處係並不流動電流。
接著，針對本發明之第3實施形態作說明。
圖20，係為對於由本發明之第3實施形態所致的均衡電路EQ之佈局作展示的略平面圖，圖21，係為由第3實施形態所致之均衡電路EQ的等價電路圖。
如圖20中所示一般，由本實施形態所致之均衡電路EQ，係於在X方向上相鄰接之2個的擴散層區域SDB之間，並非設置元件分離區域STI，而是設置有通道區域CH200，此通道區域係被閘極電極G之一部分G200所覆蓋，在此點上，係與圖14中所示之由第2實施形態所致之均衡電路EQ相異。關於其他內容，由於係與圖14中所示之第2實施形態相同，因此，對於相同之要素，係附加相同之符號，並省略重複之說明。
在本實施形態中，由於在X方向上而相鄰接之2個的擴散層區域SDB之間，係藉由電晶體Tr16~Tr18而作連接，因此係能夠對起因於例如電晶體Tr4和電晶體Tr5之特性差異所導致的預充電特性之降低更加有效地作防止。
以上，雖針對本發明之理想實施形態作了說明，但是本發明係並不限定於上述之實施形態，不用說， 在不脫離本發明之主旨的範圍內，係可進行各種之變更，且該些亦係為被包含於本發明之範圍內。
BL1~BL4‧‧‧位元線對
BLT1~BLT4、BLB1~BLB4‧‧‧位元線
CE1~CE3‧‧‧接觸導體
CH0、CH1、CH2、CH3、CH5、CH6、CH12、CH45‧‧‧通道區域
EQ1~EQ4‧‧‧均衡電路
G‧‧‧閘極電極
G3、G6、G12‧‧‧閘極電極之一部分
SDT1~SDT4、SDB1~SDB4、SDEQ‧‧‧擴散層區域
STI、STI1‧‧‧元件分離區域
Tr1~Tr14‧‧‧電晶體

Claims (19)

  1. 一種半導體裝置，其特徵為，具備有：由第1以及第2位元線所成之第1位元線對；和由第3以及第4位元線所成之第2位元線對；和將前述第1位元線對均衡(equalize)為既定之電位之第1均衡電路；和將前述第2位元線對均衡為前述既定之電位之第2均衡電路；和被供給有前述既定之電位之電源配線，前述第1均衡電路，係包含有：被連接於前述第1位元線和前述電源配線之間之第1電晶體；和被連接於前述第2位元線和前述電源配線之間之第2電晶體；和被連接於前述第1位元線和前述第2位元線之間之第3電晶體，前述第2均衡電路，係包含有：被連接於前述第3位元線和前述電源配線之間之第4電晶體；和被連接於前述第4位元線和前述電源配線之間之第5電晶體；和被連接於前述第3位元線和前述第4位元線之間之第6電晶體，前述第1以及第2均衡電路之至少一方，係更進而具備有被連接於前述第1位元線和前述第3位元線之間之第7電晶體。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，前述第1電晶體之通道長度，係較前述第2電晶體之通道長度更短，前述第4電晶體之通道長度，係較前述第5電晶體之通道長度更短。
  3. 如申請專利範圍第2項所記載之半導體裝置，其中，前述第3電晶體之通道長度，係較前述第2電晶體之通道長度更短，前述第6電晶體之通道長度，係較前述第5電晶體之通道長度更短。
  4. 如申請專利範圍第1~3項中之任一項所記載之半導體裝置，其中，前述第7電晶體之通道的至少一部分，係與前述第2電晶體之通道相重複。
  5. 如申請專利範圍第4項所記載之半導體裝置，其中，前述第7電晶體之通道的至少一部分，係更進而與前述第5電晶體之通道相重複。
  6. 如申請專利範圍第5項所記載之半導體裝置，其中，前述第1電晶體之至少一部分、前述第2電晶體之至少一部分、前述第4電晶體之至少一部分以及前述第5電晶體之至少一部分，係相互重複。
  7. 如申請專利範圍第1~3項中之任一項所記載之半導體裝置，其中，係更進而具備有：由第5以及第6位元線所成之第3位元線對；和將前述第3之位元線對均衡為前述既定之電位之第3均衡電路，前述第3均衡電路，係包含有：被連接於前述第5位元線和前述電源配線之間之第8電晶體；和被連接於前述第6位元線和前述電源配線之間之第9電晶體；和被連接於前述第5位元線和前述第6位元線之間之第10電晶體， 前述第2以及第3均衡電路之至少一方，係更進而具備有被連接於前述第3位元線和前述第5位元線之間之第11電晶體。
  8. 一種半導體裝置，其特徵為，具備有：被連接有第1位元線之第1擴散層區域；和被連接有第2位元線之第2擴散層區域；和被供給有既定之電位之第3擴散層區域；和包含延伸存在於第1方向上之第1部分和延伸存在於與前述第1方向相交叉之第2方向上並且被連接於前述第1部分之前述第1方向上的其中一端處之第2部分之閘極電極；和被前述閘極電極之前述第1部分所覆蓋之第1通道區域；和被前述閘極電極之前述第2部分所覆蓋之第2通道區域，前述第1擴散層區域，係在前述第1方向上而位置於前述第2擴散層區域和前述第3擴散層區域之間，前述第1以及第2擴散層區域和前述第3擴散層區域，係經由前述第1通道區域而被連接，前述第1擴散層區域和前述第2擴散層區域，係經由前述第2通道區域而被連接。
  9. 如申請專利範圍第8項所記載之半導體裝置，其中，係更進而具備有：被設置在前述第1擴散層區域和前 述第3擴散層區域之間之第1元件分離區域，前述第1元件分離區域和前述第1通道區域之一部分，係在前述第2方向上而相鄰接。
  10. 如申請專利範圍第9項所記載之半導體裝置，其中，係更進而包含有：被連接有第3位元線之第4擴散層區域；和被連接有第4位元線之第5擴散層區域；和第3通道區域，前述閘極電極，係更進而包含有延伸存在於前述第2方向上之第3部分，前述第3通道區域，係被前述閘極電極之前述第3部分所覆蓋，前述第4擴散層區域，係在前述第1方向上而位置於前述第3擴散層區域和前述第5擴散層區域之間，前述第4以及第5擴散層區域和前述第3擴散層區域，係經由前述第1通道區域而被連接，前述第4擴散層區域和前述第5擴散層區域，係經由前述第3通道區域而被連接。
  11. 如申請專利範圍第10項所記載之半導體裝置，其中，係更進而具備有：被設置在前述第4擴散層區域和前述第3擴散層區域之間之第2元件分離區域，前述第1通道區域之前述一部分，係在前述第2方向上而被包夾在前述第1以及第2元件分離區域之間。
  12. 如申請專利範圍第9項所記載之半導體裝置，其中，係更進而具備有被設置在前述第1擴散層區域和前述第3擴散層區域之間之第3通道區域，前述閘極電極，係更進而具備有延伸存在於前述第2方向上並被連接於前述第1部分之在前述第1方向上的另外一端處之第3部分，前述第3通道區域，係被前述閘極電極之前述第3部分所覆蓋，前述第1擴散層區域和前述第3擴散層區域，係經由前述第3通道區域而被連接。
  13. 如申請專利範圍第12項所記載之半導體裝置，其中，係更進而具備有：被連接有第3位元線之第4擴散層區域；和被連接有第4位元線之第5擴散層區域；和第4乃至第6通道區域，前述閘極電極，係更進而包含有延伸存在於前述第1方向上之第4部分、和延伸存在於前述第2方向上並將前述第1部分之前述第1方向上的前述其中一端與前述第4部分之前述第1方向上的其中一端作連接之第5部分、和延伸存在於前述第2方向上並將前述第1部分之前述第1方向上的前述另外一端與前述第4部分之前述第1方向上的另外一端作連接之第6部分，前述第4乃至第6通道區域，係分別被前述閘極電極 之前述第4乃至第6部分所覆蓋，前述第4擴散層區域和前述第3擴散層區域，係經由前述第6通道區域而被連接，前述第5擴散層區域和前述第3擴散層區域，係經由前述第4通道區域而被連接，前述第4擴散層區域和前述第5擴散層區域，係經由前述第5通道區域而被連接。
  14. 如申請專利範圍第13項所記載之半導體裝置，其中，係更進而具備有第7通道區域，前述閘極電極，係更進而具備有延伸存在於前述第1方向上並被連接於前述第5部分之在前述第2方向上的其中一端處之第7部分，前述第7通道區域，係被前述閘極電極之前述第7部分所覆蓋，前述第2擴散層區域和前述第5擴散層區域，係經由前述第7通道區域而被連接。
  15. 如申請專利範圍第8~14項中之任一項所記載之半導體裝置，其中，前述第1以及第2位元線，係延伸存在於前述第1方向上。
  16. 一種半導體裝置，其特徵為，具備有：被連接有第1位元線之第1擴散層區域；和被連接有第2位元線之第2擴散層區域；和被供給有既定之電位之第3擴散層區域；和 被閘極電極所覆蓋，並對於第1電位被供給至前述閘極電極處一事作回應而將前述第1乃至第3擴散層區域相互作連接，且對於與前述第1電位相異之第2電位被供給至前述閘極電極處一事作回應而將前述第1乃至第3擴散層區域相互分離之通道區域，前述通道區域，係具備有：將前述第1擴散層區域和前述第3擴散層區域作連接之第1通道部分、和將前述第2擴散層區域和前述第3擴散層區域作連接之第2通道部分、和將前述第1擴散層區域和前述第2擴散層區域作連接之第3通道部分，前述第1通道部分和前述第2通道部分，其通道長度係互為相異。
  17. 如申請專利範圍第16項所記載之半導體裝置，其中，係更進而具備有：被連接有第3位元線之第4擴散層區域；和被連接有第4位元線之第5擴散層區域，前述通道區域，係對於前述第1電位被供給至前述閘極電極處一事作回應而將前述第1乃至第5擴散層區域相互作連接，且對於前述第2電位被供給至前述閘極電極處一事作回應而將前述第1乃至第5擴散層區域相互分離，前述通道區域，係具備有：將前述第3擴散層區域和前述第4擴散層區域作連接之第4通道部分、和將前述第3擴散層區域和前述第5擴散層區域作連接之第5通道部分、和將前述第4擴散層區域和前述第5擴散層區域作連 接之第6通道部分，前述第1通道部分和前述第4通道部分，其通道長度係互為相同，前述第2通道部分和前述第5通道部分，其通道長度係互為相同，前述第3通道部分和前述第6通道部分，其通道長度係互為相同。
  18. 如申請專利範圍第17項所記載之半導體裝置，其中，前述第1、第2、第4以及第5通道部分，係經過前述通道區域之相同部分。
  19. 如申請專利範圍第18項所記載之半導體裝置，其中，前述第4擴散層區域，係藉由前述通道區域中之構成前述第2、第4、第5以及第6通道部分的區域，而使周圍被作包圍。
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