TW201448471A - 用於均等化脈衝寬度調變時序之可組態時間延遲 - Google Patents

用於均等化脈衝寬度調變時序之可組態時間延遲 Download PDF

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Abstract

複數個脈衝寬度調變(PWM)產生器具有用於自該等PWM產生器產生各PWM控制信號之使用者可組態時間延遲電路。該等時間延遲電路經調整使得該等PWM控制信號之各者同時到達其等之相關聯功率電晶體。此可藉由判定必須橫貫最長傳播時間之該PWM控制信號之一最大延遲時間、且接著為該PWM控制信號將該延遲設定至實質上零延遲而完成。而後，可藉由自最長傳播時間減去該等其他PWM控制信號之各者的傳播時間來判定用於該等其他PWM控制信號之所有其他延遲時間設定。藉此確保所有該等PWM控制信號如當其等離開其等之各自PWM產生器時一樣，以實質上相同時間關係到達其等之各自功率電晶體控制節點。

Description

用於均等化脈衝寬度調變時序之可組態時間延遲
本發明係關於功率轉換應用之控制，且尤其係關於選擇脈衝寬度調變(PWM)信號之延遲時間以最佳化在功率轉換應用中之功率電晶體之控制。
在許多功率轉換應用中，使用複數個功率電晶體以控制電流。可藉由來自脈衝寬度調變(PWM)產生器之PWM信號控制該等功率電晶體。PWM信號可與脈衝變壓器、光耦合器、數位隔離體等隔離，且接著用「閘極驅動器」予以放大以用於驅動功率電晶體。存在一問題，在PWM信號路徑中不同隔離體、閘極驅動器及/或功率電晶體具有不同時間延遲。此等非一致PWM信號路徑延遲致使功率電晶體以非理想時序開啟或關閉。提早開啟或晚關閉可致使電流直通，且晚開啟可致使電壓突波。此外，為更快功率電晶體切換提供PWM功率轉換電路以縮小功率轉換應用之尺寸及成本，但是在電晶體閘極驅動電路中之PWM信號延遲保持恆定，且藉此成為PWM循環之一較大部分。此導致降低可靠性之增加功率電晶體應力，及降低功率轉換效率之較差時序控制。
因此，需要一種選擇脈衝寬度調變(PWM)信號之延遲時間之方 法，以便最佳化在功率轉換應用中之功率電晶體之控制。
根據一實施例，一種用於均等化在一脈衝寬度調變(PWM)系統中之時間延遲之方法可包括步驟：判定複數個PWM信號之一者之一最大傳播延遲；判定複數個PWM信號之其他者之傳播延遲；自最大傳播延遲減去複數個PWM信號之其他者之傳播延遲之各者；及將一時間延遲加至複數個PWM信號之其他者之各者，該時間延遲可實質上等於最大傳播延遲與複數個PWM信號之各自其他者之傳播延遲之一差值。
根據方法之又一實施例，一額外步驟可包括旁通對複數個PWM信號之其他者之時間延遲之步驟。根據方法之又一實施例，一額外步驟可包括當發生一限流條件時旁通對複數個PWM信號之其他者之時間延遲之步驟。根據方法之又一實施例，一額外步驟可包括當發生一故障條件時旁通對複數個PWM信號之其他者之時間延遲之步驟。根據方法之又一實施例，一額外步驟可包括基於外部事件改變複數個PWM信號之其他者之時間延遲之步驟。
根據另一實施例，一種脈衝寬度調變(PWM)系統可包括：複數個脈衝寬度調變(PWM)產生器，其等用於產生複數個PWM信號；及複數個可組態時間延遲電路，其等耦合在複數個PWM產生器與相關聯切換功率電晶體之間；其中複數個PWM信號之一者具有至相關聯切換功率電晶體之一最長傳播延遲，且相關聯可組態時間延遲電路實質上不具有時間延遲，且其中與複數個PWM信號之其他者相關聯之複數個可組態時間延遲電路在與複數個PWM信號之其他者之相關聯時間延遲組合中具有足夠時間延遲以實質上匹配最長傳播延遲。
根據又一實施例，複數個可組態時間延遲電路之各者可包括：複數個移位暫存器，其串接耦合以提供穿過其之信號之複數個時間延遲；及一第一多工器，其具有複數個輸入及一輸出，複數個輸入之各一者可耦合至複數個移位暫存器之一相關聯輸出；其中可為所要時間 延遲選擇第一多工器之複數個輸入之一者。根據又一實施例，一延遲控制暫存器可耦合至第一多工器且可儲存用於第一多工器之複數個輸入之一者之選擇之一控制值。
根據又一實施例，一第二多工器具有可耦合至第一多工器之一輸出之一第一輸入、可耦合至一相關聯PWM信號之一第二輸入，及可耦合至一替代PWM信號之一第三輸入；且邏輯電路可耦合至第二多工器及可控制第二多工器，用於選擇待耦合至第二多工器之一輸出之第二多工器之輸入之一者，。
根據又一實施例，一輸入控制暫存器可耦合至第二多工器，且可儲存用於選擇待耦合至第二多工器之輸出之第二多工器之輸入之一者之一控制值。根據又一實施例，可在一微控制器中提供複數個位移暫存器及第一多工器。
根據又一實施例，複數個可組態時間延遲電路之各者可包括：一正緣偵測器，其具有耦合至來自相關聯PWM產生器之PWM信號之一輸入；一負緣偵測器，其具有耦合至來自相關聯PWM產生器之PWM信號之一輸入；一邏輯高計數器啟用正反器，其具有耦合至正緣偵測器之一輸出之一設定輸入；一邏輯低計數器啟用正反器，其具有耦合至負緣偵測器之一輸出之一設定輸入；一邏輯高計數器，其具有耦合至邏輯高計數器啟用正反器之一Q輸出之一計數啟用輸入；一邏輯低計數器，其具有耦合至邏輯低計數器啟用正反器之一Q輸出之一計數啟用輸入；一延遲暫存器，其在其中儲存一延遲時間值；一邏輯高比較器，其具有耦合至邏輯高計數器之輸出之第一輸入及耦合至延遲暫存器之輸出之第二輸入；一邏輯低比較器，其具有耦合至邏輯低計數器之輸出之第一輸入及耦合至延遲暫存器之輸出之第二輸入；及一輸出正反器，其具有耦合至來自邏輯高比較器之一輸出之一設定輸入、耦合至來自邏輯低比較器之一輸出之一清除輸入及提供一延遲 PWM信號之一輸出；其中當來自邏輯高計數器之一計數可等於延遲時間值時，來自邏輯高比較器之輸出將輸出正反器之一Q輸出設定至一邏輯高位準，且當來自邏輯低計數器之一計數可等於延遲時間值時，來自邏輯低比較器之輸出將輸出正反器之Q輸出重設至一邏輯低位準。根據又一實施例，可在一微控制器中提供邊緣偵測器、計數器、正反器、比較器及延遲暫存器。
根據另一實施例，一種用於延遲一脈衝寬度調變(PWM)信號之時間延遲設備可包括：複數個移位暫存器，其等串接耦合以提供穿過其等之一PWM信號的複數個時間延遲；及一多工器，其具有複數個輸入及一輸出，複數個輸入之各一者可耦合至複數個移位暫存器之一相關聯輸出；其中可為一所要時間延遲選擇第一多工器之複數個輸入之一者，且可在第一多工器之輸出處提供一時間延遲PWM信號。根據又一實施例，可在一微控制器中提供複數個位移暫存器及多工器。
根據另一實施例，一種用於延遲一脈衝寬度調變(PWM)信號之時間延遲設備可包括：一正緣偵測器，其具有耦合至一PWM信號之一輸入；一負緣偵測器，其具有耦合至PWM信號之一輸入；一邏輯高計數器啟用正反器，其具有耦合至正緣偵測器之一輸出之一設定輸入；一邏輯低計數器啟用正反器，其具有耦合至負緣偵測器之一輸出之一設定輸入；一邏輯高計數器，其具有耦合至邏輯高計數器啟用正反器之一Q輸出之一計數啟用輸入；一邏輯低計數器，其具有耦合至邏輯低計數器啟用正反器之一Q輸出之一計數啟用輸入；一延遲暫存器，在其中儲存一延遲時間值；一邏輯高比較器，其具有耦合至邏輯高計數器之輸出之第一輸入及耦合至延遲暫存器之輸出之第二輸入；一邏輯低比較器，其具有耦合至邏輯低計數器之第一輸入及耦合至延遲暫存器之輸出之第二輸入；及一輸出正反器，其具有耦合至來自邏輯高比較器之一輸出之一設定輸入、耦合至來自邏輯低比較器之一輸 出之一清除輸入及提供一延遲PWM信號之一輸出；其中當來自邏輯高計數器之一計數可等於延遲時間值時，來自邏輯高比較器之輸出將輸出正反器之一Q輸出設定至一高邏輯位準，且當來自邏輯低計數器之一計數可等於延遲時間值時，來自邏輯低比較器之輸出將輸出正反器之Q輸出重設至一低邏輯位準。根據又一實施例，可在一微控制器中提供正緣偵測器及負緣偵測器、邏輯高計數器啟用正反器及邏輯低計數器啟用正反器、邏輯高計數器及邏輯低計數器、延遲暫存器、邏輯高比較器及邏輯低比較器及輸出正反器。
400‧‧‧數位裝置
404‧‧‧高可組態時間延遲電路/可組態時間延遲電路
404a‧‧‧可組態時間延遲電路
404b‧‧‧可組態延遲電路
406‧‧‧低可組態時間延遲電路/可組態時間延遲電路
406a‧‧‧可組態時間延遲電路
406b‧‧‧可組態延遲電路
522‧‧‧多工器
524‧‧‧延遲控制暫存器
626‧‧‧多工器
628‧‧‧NAND閘極
630‧‧‧位移暫存器/NAND閘極
740‧‧‧正緣偵測器
742‧‧‧負緣偵測器
744‧‧‧邏輯高計數器啟用正反器
746‧‧‧邏輯低計數器啟用正反器
748‧‧‧邏輯低計數器
750‧‧‧邏輯低比較器
752‧‧‧延遲暫存器
754‧‧‧邏輯高比較器
756‧‧‧邏輯高計數器
758‧‧‧輸出正反器
PWMHx‧‧‧控制信號
PWMLx‧‧‧控制信號
PWMxH‧‧‧相關脈衝寬度調變控制信號
PWMxL‧‧‧相關脈衝寬度調變控制信號
藉由參考結合附圖所作之以下描述可獲取本發明之一更完全理解，其中：圖1繪示具有複數個互補高脈衝寬度調變(PWM)信號及低PWM信號及展示理想控制信號時序之複數個切換功率電晶體之一PWM產生器之一示意性方塊圖；圖2繪示具有複數個互補高脈衝寬度調變(PWM)信號及低PWM信號及展示更現實控制信號時序之複數個切換功率電晶體及引入PWM控制信號時序延遲之驅動器及隔離電路之一PWM產生器之一示意性方塊圖；圖3繪示理想PWM控制信號時序及一更現實典型PWM控制信號時序之示意性波形時序圖；圖4繪示根據本發明之特定實例實施例具有複數個PWM產生器及可組態時間延遲電路之一PWM產生器之一示意性方塊圖；圖5繪示根據本發明之一特定實例實施用於為如圖4中所展示之一單一可組態時間延遲電路提供一時間延遲之複數個位移暫存器及一多工器之一示意性方塊圖；圖6繪示根據本發明之另一特定實例實施例用於為如圖4中所展 示之一單一可組態時間延遲電路提供一時間延遲之複數個位移暫存器及一多工器之一示意性方塊圖，進一步具有初始化、旁通及替代輸入PWM信號控制；圖7繪示根據本發明之另一特定實例實施用於為如圖4中所展示之一單一可組態時間延遲電路提供一時間延遲之複數個計數器及比較器之一示意性方塊圖；及圖8繪示圖7中所展示之單一可組態時間延遲電路之示意性波形時序圖。
當本發明易受各種修改及替代形式之影響時，在圖式中展示且在本文中詳細描述本發明之特定實例實施例。然而，應理解特定實例實施例之本文之描述並不意欲將本發明限制至本文所揭示之特定形式，但是相反，本發明意欲涵蓋如藉由隨附申請專利範圍定義之所有修改及等效物。
為來自複數個PWM產生器之各PWM控制信號提供可組態時間延遲電路。各時間延遲電路之可組態時間延遲針對相關聯功率轉換應用之特定需求係使用者可組態的。延遲電路經調整使得PWM控制信號之各者同時到達其等之相關聯功率電晶體。此可藉由判定必須橫貫最長傳播時間之PWM控制信號之一最大延遲時間、且為PWM控制信號將延遲設定至實質上零延遲完成。而後，可藉由自最長傳播時間減去該等其他PWM控制信號之各者之傳播時間而判定用於其他PWM控制信號之所有其他延遲時間設定。藉此確保所有PWM控制信號如當其等離開其等之各自PWM產生器時一樣，以實質上相同時間關係到達其等之各自功率電晶體控制節點。
現參考圖式，示意性繪示特定實例實施例之細節。將藉由相似數字表示圖式中之相似元件，且將藉由具有一不同小寫字母後綴之相 似數字表示類似元件。
參考圖1，其所繪示的係具有複數個互補高脈衝寬度調變(PWM)信號及低PWM信號及展示理想控制信號時序之複數個切換功率電晶體之一PWM產生器之一示意性方塊圖。在一理想電路布局中，來自PWM產生器102之所有PWM控制信號可實質上同時到達其等之各自功率電晶體之閘極。
參考圖2，所繪示的係具有複數個互補高脈衝寬度調變(PWM)信號及低PWM信號及展示更現實控制信號時序之複數個切換功率電晶體及引入PWM控制信號時序延遲之驅動器及隔離電路之一PWM產生器之一示意性方塊圖。不像圖1中所展示之理想電路布局，高側閘極驅動器210、反相器212及隔離閘極驅動器214對功率電晶體之正常操作係必需的，且將引入各種時間之傳播時間。
參考圖3，其所繪示的係理想PWM控制信號時序及一更現實典型PWM控制信號時序之示意性波形時序圖。由於圖1之理想電路布局及相關PWM控制信號對(PWMxH及PWMxL)的邏輯位準轉換實質上同時發生，藉此防止高功率電晶體及低功率電晶體之兩者同時開啟或關閉。然而在圖2中所展示之一實際電路布局中，相關PWM控制信號對(PWMxH及PWMxL)之邏輯位準轉換的時間延遲偏斜可不同時發生，從而致使由一功率電晶體之延遲開啟(高功率電晶體及低功率電晶體之兩者同時關閉)引起的電流直通(高功率電晶體及低功率電晶體之兩者同時開啟)或電壓突波。在一切換模式功率轉換應用中，此等情況都係不期望的。
參考圖4，所繪示的係根據本發明之特定實例實施例之具有複數個PWM產生器及可組態時間延遲電路之一PWM產生器之一示意性方塊圖。通常由數字400表示之一數位裝置(例如，一微控制器)可包括複數個PWM產生器402、複數個高可組態時間延遲電路404及複數個 低可組態時間延遲電路406。可將複數個高可組態時間延遲電路404及低可組態時間延遲電路406之各者設定至由實質上同時到達其等之相關聯功率電晶體之PWMHx及PWMLx控制信號之各者要求之時間延遲判定之一時間延遲。
參考圖5，所繪示的係根據本發明之一特定實例實施用於為如圖4中所展示之一單一可組態時間延遲電路而提供一時間延遲之複數個位移暫存器及一多工器之一示意性方塊圖。可組態時間延遲電路404及406可包括複數個位移暫存器520、一多工器522及延遲控制暫存器524。位移暫存器之各者將一時間延遲引入輸入PWM信號。多工器522係用於選擇對應於由相關聯PWM控制信號獲取之總時間延遲(自輸入PWM信號至經選擇位移暫存器520之輸出之時間延遲的總和)之一特定位移暫存器520之一輸出。延遲控制暫存器524可用於儲存對應於所要時間延遲之多工器522之一輸入號碼，及用於控制多工器522以將其之輸入耦合至其之輸出(輸出PWM)。
參考圖6，其所繪示的係根據本發明之另一特定實例實施例用於為如圖4中所展示之一單一可組態時間延遲電路提供一時間延遲之複數個位移暫存器及一多工器之一示意性方塊圖，進一步具有初始化、旁通及替代輸入PWM信號控制。可組態時間延遲電路404a及406a可包括以與圖5中所展示及上文所描述之對應元件實質上相同方法工作之複數個位移暫存器630、多工器522及延遲控制暫存器524。如下文中更充分描述，可為延遲元件初始化、延遲旁通及延遲調換提供額外特徵。
繼例如(但不限於)，一系統重設或一非同步外部事件後如由使用者指定而設定或清除延遲元件(位移暫存器620)。此特徵可用於裝置及應用初始化。延遲旁通特徵可用於旁通延遲元件(位移暫存器620)，使得一輸入PWM信號可儘可能快地傳播至輸出PWM。當耦合 至輸入PWM信號之多工器626之輸入經連接至該多工器626之輸出時，提供延遲旁通特徵。可透過NAND閘極628及630控制多工器626之輸入選擇。此特徵可用於直接回應於在應用電路中之情境，諸如(例如但不限於)限流或故障條件。延遲調換特徵可用於允許將普通PWM輸入調換為可來自一不同延遲電路及可回應於在一應用電路中之外部事件使用之一替代PWM輸入。
應涵蓋及在本發明之範疇內，如圖5及圖6中所展示，一微控制器可提供位移暫存器、多工器、暫存器及邏輯電路。
參考圖7，其所繪示的係根據本發明之另一特定實例實施例用於為如圖4中所展示之一單一可組態時間延遲電路提供一時間延遲之複數個計數器及比較器之一示意性方塊圖。可組態延遲電路404b及406b可包括：一正緣偵測器740，其偵測何時輸入PWM信號自一邏輯低變成一邏輯高時；一負緣偵測器742，其偵測何時輸入PWM信號自一邏輯高變成一邏輯低時；一邏輯高計數器啟用正反器744，其具有耦合至正緣偵測器740之輸出之一設定輸入；一邏輯低計數器啟用正反器746，其具有耦合至負緣偵測器742之輸出之一設定輸入；一邏輯高計數器756，其具有耦合至邏輯高計數器啟用正反器744之一Q輸出之一計數啟用輸入；一邏輯低計數器748，其具有耦合至邏輯低計數器啟用正反器746之一Q輸出之一計數啟用輸入；一延遲暫存器752，其儲存在判定應用至輸入PWM信號之時間延遲之量中使用之時間延遲值；一邏輯高比較器754，其具有耦合至邏輯高計數器756之輸出之第一輸入、耦合至延遲暫存器752之輸出之第二輸入以及耦合至邏輯高計數器756及邏輯高計數器啟用正反器744之清除輸入之一輸出；一邏輯低比較器750，其具有耦合至邏輯低計數器748之輸出之第一輸入、耦合至延遲暫存器752之輸出之第二輸入及耦合至邏輯低計數器748及邏輯低計數器啟用正反器746之清除輸入之一輸出；及一輸出正反器 758，其具有耦合至邏輯高比較器754之輸出之一設定輸入、耦合至邏輯低比較器750之輸出之一清除輸入及用於提供延遲輸出PWM信號之一Q輸出。
參考圖8，其所繪示的係圖7中所展示之單一可組態時間延遲電路之示意性波形時序圖。當藉由正緣偵測器740偵測輸入PWM信號上之一正緣(邏輯低至邏輯高)時，在邏輯高計數器啟用正反器744之設定輸入上確證一正緣脈衝(Pos_Edge)。藉以邏輯高計數器啟用正反器744之Q輸出(Pos_Cnt_En)確證一邏輯高至邏輯高計數器756之計數啟用輸入，而後該邏輯高計數器756之計數啟用輸入開始正數計數，直到其中計數等於在延遲暫存器752中之值(延遲時間)。其中邏輯高比較器754之相等(EQ)輸出確證一Pos_Cnt_End邏輯高至輸出正反器758之設定輸入及邏輯高計數器啟用正反器744之清除輸入。一旦Pos_Cnt_End邏輯高經確證，輸出正反器758之Q輸出變成一邏輯高，藉此在一邏輯高處產生一時間延遲輸出PWM信號。時間延遲輸出PWM信號停留在邏輯高處，直到在輸出正反器758之清除輸入上確證一邏輯高。
當藉由負緣偵測器742偵測在輸入PWM信號上之一負緣(邏輯高至邏輯低)時，在邏輯低計數器啟用正反器746之設定輸入上確證一負緣脈衝(Neg_Edge)。藉以邏輯低計數器啟用正反器746之Q輸出(Neg_Cnt_En)確證一邏輯高至邏輯低計數器748之計數啟用輸入，而後該邏輯低計數器748之計數啟用輸入開始正數計數，直到其中計數等於在延遲暫存器752中之值(延遲時間)。其中邏輯低比較器750之相等(EQ)輸出確證一Neg_Cnt_End邏輯高至輸出正反器758之清除輸入及邏輯低計數器啟用正反器746之清除輸入。一旦Neg_Cnt_End邏輯高經確證，輸出正反器758之Q輸出變成一邏輯低，藉此終止時間延遲輸出PWM信號至一邏輯低。時間延遲輸出PWM信號停留在邏輯低 處，直到再次在輸出正反器758之設定輸入上確證一邏輯高。此PWM信號延遲循環持續如上文所描述重複，其中每PWM週期(循環)僅輸入PWM信號之一正轉換及一負轉換發生，且特定延遲時間值小於PWM信號週期。
應涵蓋及在本發明之範疇內，如圖5及圖6中所展示，一微控制器可提供邊緣偵測器、正反器、比較器及延遲暫存器。
當藉由參考本發明之實例實施例已描繪、描述及定義本發明之實施例，此等參考不意味發明之一限制，且不推斷此限制。如將發生至相關技術之該等一般技術者及具有本發明之利益者，可在形式及功能上對所揭示之標的進行大幅修改、替代及等效物。本發明之所描繪及描述實施例僅係實例，且不是本發明之範疇之詳盡。
404a‧‧‧可組態時間延遲電路
406a‧‧‧可組態時間延遲電路
522‧‧‧多工器
524‧‧‧延遲控制暫存器
626‧‧‧多工器
628‧‧‧NAND閘極
630‧‧‧位移暫存器/NAND閘極

Claims (17)

  1. 一種用於均等化在一脈衝寬度調變(PWM)系統中之時間延遲之方法，該方法包括下列步驟：判定複數個PWM信號之一者之一最大傳播延遲；判定該複數個PWM信號之其他者之傳播延遲；自該最大傳播延遲減去該複數個PWM信號之該等其他者之該等傳播延遲之各者；及將一時間延遲加至該複數個PWM信號之該等其他者之各者，該時間延遲實質上等於該最大傳播延遲與該複數個PWM信號之該各自其他者之該傳播延遲之間之一差值。
  2. 如請求項1之方法，進一步包括旁通對該複數個PWM信號之該等其他者之該等時間延遲的步驟。
  3. 如請求項1之方法，進一步包括當發生一限流條件時旁通對該複數個PWM信號之該等其他者之該等時間延遲的步驟。
  4. 如請求項1之方法，進一步包括當發生一故障條件時旁通對該複數個PWM信號之該等其他者之該等時間延遲的步驟。
  5. 如請求項1之方法，進一步包括基於外部事件改變該複數個PWM信號之該等其他者之時間延遲的步驟。
  6. 一種脈衝寬度調變(PWM)系統，該系統包括：複數個脈衝寬度調變(PWM)產生器，用於產生複數個PWM信號；及複數個可組態時間延遲電路，其等耦合在該複數個PWM產生器與相關聯切換功率電晶體之間；其中該複數個PWM信號之一者具有至相關聯切換功率電晶體之一最長傳播延遲，且相關聯可組態時間延遲電路實質上不具 有時間延遲，且其中與複數個PWM信號之其他者相關聯之該複數個可組態時間延遲電路在與該複數個PWM信號之該等其他者之相關聯時間延遲組合中具有足夠時間延遲以實質上匹配該最長傳播延遲。
  7. 如請求項6之PWM系統，其中該複數個可組態時間延遲電路之各者包括：複數個位移暫存器，其等串接耦合以提供穿過其等之信號之複數個時間延遲；及一第一多工器，其具有複數個輸入及一輸出，該複數個輸入之各一者經耦合至該複數個位移暫存器之一相關聯輸出；其中為所要之時間延遲選擇該第一多工器之該複數個輸入之一者。
  8. 如請求項7之PWM系統，進一步包括一延遲控制暫存器，其耦合至該第一多工器，並且儲存用於該第一多工器之該複數個輸入之該一者之選擇之一控制值。
  9. 如請求項7之PWM系統，進一步包括：一第二多工器，其具有耦合至該第一多工器之一輸出之一第一輸入、耦合至一相關聯PWM信號之一第二輸入及耦合至一替代PWM信號之一第三輸入；及邏輯電路，其等耦合至該第二多工器且控制該第二多工器，用於選擇待耦合至該第二多工器之一輸出之該第二多工器之該等輸入之一者。
  10. 如請求項7之PWM系統，進一步包括一輸入控制暫存器，其耦合至該第二多工器，並且儲存用於選擇待耦合至該第二多工器之該輸出之該第二多工器之該等輸入之一者之一控制值。
  11. 如請求項7之PWM系統，其中在一微控制器中提供該複數個位移 暫存器及第一多工器。
  12. 如請求項6之PWM系統，其中該複數個可組態時間延遲電路之各者包括：一正緣偵測器，其具有耦合至來自相關聯PWM產生器之PWM信號之一輸入；一負緣偵測器，其具有耦合至來自相關聯PWM產生器之PWM信號之一輸入；一邏輯高計數器啟用正反器，其具有耦合至該正緣偵測器之一輸出之一設定輸入；一邏輯低計數器啟用正反器，其具有耦合至該負緣偵測器之一輸出之一設定輸入；一邏輯高計數器，其具有耦合至該邏輯高計數器啟用正反器之一Q輸出之一計數啟用輸入；一邏輯低計數器，其具有耦合至該邏輯低計數器啟用正反器之一Q輸出之一計數啟用輸入；一延遲暫存器，其在其中儲存一延遲時間值；一邏輯高比較器，其具有耦合至該邏輯高計數器之輸出之第一輸入及耦合至該延遲暫存器之輸出之第二輸入；一邏輯低比較器，其具有耦合至該邏輯低計數器之輸出之第一輸入及耦合至該延遲暫存器之輸出之第二輸入；及一輸出正反器，其具有耦合至來自該邏輯高比較器之一輸出之一設定輸入、耦合至來自該邏輯低比較器之一輸出之一清除輸入及提供一延遲PWM信號之一輸出；其中當來自該邏輯高計數器之一計數與該延遲時間值相等時，來自該邏輯高比較器之該輸出將該輸出正反器之一Q輸出設定至一高邏輯位準，且當來自該邏輯低計數器之一計數與該延 遲時間值相等時，來自該邏輯低比較器之該輸出將該輸出正反器之該Q輸出重設至一低邏輯位準。
  13. 如請求項12之PWM系統，其中在一微控制器中提供該等邊緣偵測器、計數器、正反器、比較器及延遲暫存器。
  14. 一種用於延遲一脈衝寬度調變(PWM)信號之時間延遲設備，其包括：複數個位移暫存器，其等串接耦合以提供穿過其等之一PWM信號之複數個時間延遲；及一多工器，其具有複數個輸入及一輸出，該複數個輸入之各一者經耦合至該複數個位移暫存器之一相關聯輸出；其中為一所要之時間延遲選擇該第一多工器之該複數個輸入之一者，且在該第一多工器之該輸出處提供一時間延遲PWM信號。
  15. 如請求項14之時間延遲設備，其中在一微控制器中提供該複數個位移暫存器及該多工器。
  16. 一種用於延遲一脈衝寬度調變(PWM)信號之時間延遲設備，其包括：一正緣偵測器，其具有耦合至一PWM信號之一輸入；一負緣偵測器，其具有耦合至該PWM信號之一輸入；一邏輯高計數器啟用正反器，其具有耦合至該正緣偵測器之一輸出之一設定輸入；一邏輯低計數器啟用正反器，其具有耦合至該負緣偵測器之一輸出之一設定輸入；一邏輯高計數器，其具有耦合至該邏輯高計數器啟用正反器之一Q輸出之一計數啟用輸入；一邏輯低計數器，其具有耦合至該邏輯低計數器啟用正反器 之一Q輸出之一計數啟用輸入；一延遲暫存器，其在其中儲存一延遲時間值；一邏輯高比較器，其具有耦合至該邏輯高計數器之輸出之第一輸入及耦合至該延遲暫存器之輸出之第二輸入；一邏輯低比較器，其具有耦合至該邏輯低計數器之輸出之第一輸入及耦合至該延遲暫存器之輸出之第二輸入；及一輸出正反器，其具有耦合至來自該邏輯高比較器之一輸出之一設定輸入、耦合至來自該邏輯低比較器之一輸出之一清除輸入及提供一延遲PWM信號之一輸出；其中當來自該邏輯高比較器之一計數等於該延遲時間值時，來自該邏輯高比較器之該輸出將該輸出正反器之一Q輸出設定至一高邏輯位準，且當來自該邏輯低計數器之一計數等於該延遲時間值時，來自該邏輯低比較器之該輸出將該輸出正反器之該Q輸出重設至一低邏輯位準。
  17. 如請求項16之時間延遲設備，其中在一微控制器中提供該正緣偵測器、該負緣偵測器、該邏輯高計數器啟用正反器、該邏輯低計數器啟用正反器、該邏輯高計數器、該邏輯低計數器、該延遲暫存器、該邏輯高比較器、該邏輯低比較器及該輸出正反器。
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