KR20150122618A

KR20150122618A - 펄스 폭 변조 타이밍을 등화하도록 구성 가능한 시간 지연들

Info

Publication number: KR20150122618A
Application number: KR1020157008172A
Authority: KR
Inventors: 브라이언 크리스; 존 데이; 알렉스 듀마이스; 스티븐 볼링
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2013-02-27
Filing date: 2014-02-13
Publication date: 2015-11-02
Also published as: TW201448471A; US8866525B2; CN104704728A; WO2014133768A3; WO2014133768A2; EP2965410A2; TWI613889B; EP2965410B1; US20140240020A1; CN104704728B

Abstract

복수의 PWM 발생기들은 이들로부터 발생된 각각의 PWM 제어 신호에 대해 사용자가 구성할 수 있는 시간 지연 회로들을 갖는다. 상기 시간 지연 회로들은 상기 PWM 제어 신호들의 각각이 동시에 그들의 관련된 전력 트랜지스터들에 도달하도록 조정된다. 이것은 가장 긴 전파 시간을 통과해야 하는 상기 PWM 제어 신호의 최대 지연 시간을 결정함으로써 그리고 그런 다음에 그 PWM 제어 신호에 대한 지연을 실질적으로 제로 지연으로 설정함으로써 달성될 수 있다. 이후, 다른 PWM 제어 신호들에 대한 다른 모든 지연 시간 설정들은 가장 긴 전파 시간으로부터 다른 PWM 제어 신호들의 각각에 대한 전파 시간을 뺌으로써 결정될 수 있다. 따라서, 상기 PWM 제어 신호들 모두는 그들이 그들 각각의 PWM 발생기들을 떠났을 때와 실질적으로 동일한 시간 관계들로 그들 각각의 전력 트랜지스터 제어 노드들에 도달하는 것이 보장된다.

Description

펄스 폭 변조 타이밍을 등화하도록 구성 가능한 시간 지연들{CONFIGURABLE TIME DELAYS FOR EQUALIZING PULSE WIDTH MODULATION TIMING}

본 개시는 전력 변환 애플리케이션들의 제어에 관한 것으로, 특히, 전력 변환 애플리케이션들에서 전력 트랜지스터들의 제어를 최적화하기 위해 펄스 폭 변조(PWM) 신호들의 지연 시간들을 선택하는 것에 관한 것이다.

많은 전력 변환 애플리케이션들에서, 복수의 전력 트랜지스터들은 전력의 흐름을 제어하는데 사용된다. 이 전력 트랜지스터들은 PWM 발생기들로부터의 펄스 폭 변조(PWM) 신호들로 제어될 수 있다. PWM 신호들은 펄스 변압기들, 광(opto)-커플러들, 디지털 아이솔레이터들 등에 의해 분리되고(isolated), 그런 다음 전력 트랜지스터들을 구동하기 위해 "게이트 드라이버들"에 의해 증폭될 수 있다. 서로 다른 아이솔레이터들, 게이트 드라이버들 및/또는 전력 트랜지스터들은 PWM 신호 경로들에서 서로 다른 시간 지연들을 갖는다는 점에서 문제가 있다. 이 불균일한 PWM 신호 경로 지연들로 인해 전력 트랜지스터들이 비(non)-이상적인 타이밍에 턴 온 또는 턴 오프될 수 있다. 이른 턴-온이나 늦은 턴-오프는 전류 슛 스루(shoot-through)를 초래할 수 있고, 늦은 턴-온은 전압 스파이크(voltage spike)들을 초래할 수 있다. 게다가, PWM 전력 변환 회로들은 전력 변환 애플리케이션들의 크기 및 비용을 줄이기 위해 보다 빠른 전력 트랜지스터 스위칭을 제공하고 있지만, 트랜지스터 게이트 드라이브 회로망의 PWM 신호 지연들은 일정한 채로 남아있고, 이에 따라 PWM 사이클의 큰 부분이 되고 있다. 이로 인해, 신뢰도를 낮추는 증가된 전력 트랜지스터 스트레스, 및 전력 변환 효율들을 저하하는 열악한 타이밍 제어가 초래된다.

따라서, 전력 변환 애플리케이션들에서 전력 트랜지스터들의 제어를 최적화하기 위해 펄스 폭 변조(PWM) 신호들의 지연 시간들을 선택하기 위한 방법이 필요하다.

실시예에 따르면, 펄스 폭 변조(PWM) 시스템에서 시간 지연들을 등화하기 위한 방법은: 복수의 PWM 신호들 중 하나의 PWM 신호의 최대 전파 지연을 결정하는 단계; 상기 복수의 PWM 신호들 중 다른 PWM 신호들의 전파 지연들을 결정하는 단계; 상기 최대 전파 지연에서 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들의 상기 전파 지연들의 각각을 빼는 단계; 및 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들의 상기 각각에 상기 최대 전파 지연과 상기 복수의 PWM 신호들 중 상기 각각의(respective) 다른 PWM 신호의 상기 전파 지연의 차와 실질적으로 같은 시간 지연을 더하는 단계를 포함할 수 있다.

상기 방법의 추가 실시예에 따르면, 상기 방법은 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들에 상기 시간 지연들을 바이패스하는 단계를 더 포함할 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 방법은 전류 제한 상태가 발생할 때에는 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들에 상기 시간 지연들을 바이패스하는 단계를 더 포함할 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 방법은 결함 상태가 발생할 때에는 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들에 상기 시간 지연들을 바이패스하는 단계를 더 포함할 수 있다. 상기 방법의 추가 실시예에 따르면, 상기 방법은 외부 이벤트들에 기초하여 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들의 시간 지연들을 변경하는 단계를 더 포함할 수 있다.

또 하나의 실시예에 따르면, 펄스 폭 변조(PWM) 시스템은: 복수의 PWM 신호들을 발생시키는 복수의 펄스 폭 변조(PWM) 발생기들; 및 상기 복수의 PWM 발생기들과 관련 스위칭 전력 트랜지스터들 사이에 결합된 복수의 구성 가능 시간 지연 회로들을 포함할 수 있으며, 여기서 상기 복수의 PWM 신호들 중 하나의 PWM 신호는 상기 관련 스위칭 전력 트랜지스터에의 가장 긴 전파 지연을 갖고, 그리고 관련된 상기 구성 가능 시간 지연 회로는 실질적으로 어떠한 시간 지연도 갖지 않고; 복수의 PWM 신호들 중 다른 PWM 신호들과 연관된 상기 복수의 구성 가능 시간 지연 회로들은 상기 가장 긴 전파 지연에 실질적으로 매칭하도록 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들의 관련 시간 지연들과 결합하여 충분한 시간 지연들을 갖는다.

추가 실시예에 따르면, 상기 복수의 구성 가능 시간 지연 회로들의 각각은: 통과하는 신호에 대해 복수의 시간 지연들을 제공하기 위해 캐스케이드형으로 연결된 복수의 시프트 레지스터들; 및 복수의 입력부들 및 하나의 출력부를 갖는 제 1 멀티플렉서를 포함할 수 있으며, 상기 복수의 입력부들의 각각의 입력부는 상기 복수의 시프트 레지스터들의 관련 출력부에 결합될 수 있고, 원하는 시간 지연을 위해 상기 제 1 멀티플렉서의 상기 복수의 입력부들 중 하나의 입력부가 선택될 수 있다. 추가 실시예에 따르면, 지연 제어 레지스터가 상기 제 1 멀티플렉서에 결합될 수 있고 그리고 상기 제 1 멀티플렉서의 상기 복수의 입력부들 중 상기 하나의 입력부의 선택을 위한 제어 값을 저장할 수 있다.

추가 실시예에 따르면, 제 1 입력부를 갖는 제 2 멀티플렉서가 상기 제 1 멀티플렉서의 출력부에 결합될 수 있고, 제 2 입력부가 관련 PWM 신호에 결합될 수 있고, 제 3 입력부가 대체 PWM 신호에 결합될 수 있으며, 그리고 로직 회로들이, 상기 제 2 멀티플렉서에 결합되고 그리고 상기 제 2 멀티플렉서의 입력부들 중 하나의 입력부를 선택하여 상기 제 2 멀티플렉서의 출력부에 결합되도록 하기 위해, 상기 제 2 멀티플렉서를 제어할 수 있다.

추가 실시예에 따르면, 입력 제어 레지스터가 상기 제 2 멀티플렉서에 결합될 수 있고 그리고 상기 제 2 멀티플렉서의 입력부들 중 하나의 입력부를 선택하여 상기 제 2 멀티플렉서의 상기 출력부에 결합되도록 하기 위한 제어 값을 저장할 수 있다. 추가 실시예에 따르면, 상기 복수의 시프트 레지스터들 및 제 1 멀티플렉서는 마이크로컨트롤러 내부에 제공될 수 있다.

추가 실시예에 따르면, 상기 복수의 구성 가능 시간 지연 회로들의 각각은: 상기 관련 PWM 발생기로부터의 상기 PWM 신호에 결합된 입력부를 갖는 포지티브 에지 검출기; 상기 관련 PWM 발생기로부터의 상기 PWM 신호에 결합된 입력부를 갖는 네거티브 에지 검출기; 상기 포지티브 에지 검출기의 출력부에 결합된 세트(set) 입력부를 갖는 로직 하이 카운터 인에이블 플립-플롭; 상기 네거티브 에지 검출기의 출력부에 결합된 세트 입력부를 갖는 로직 로우 카운터 인에이블 플립-플롭; 상기 로직 하이 카운터 인에이블 플립-플롭의 Q-출력부에 결합된 카운트 인에이블 입력부를 갖는 로직 하이 카운터; 상기 로직 로우 카운터 인에이블 플립-플롭의 Q-출력부에 결합된 카운트 인에이블 입력부를 갖는 로직 로우 카운터; 내부에 저장된 지연 시간 값을 갖는 지연 레지스터; 상기 로직 하이 카운터의 출력부들에 결합된 제 1 입력부들 및 상기 지연 레지스터의 출력부들에 결합된 제 2 입력부들을 갖는 로직 하이 비교기; 상기 로직 로우 카운터의 출력부들에 결합된 제 1 입력부들 및 상기 지연 레지스터의 출력부들에 결합된 제 2 입력부들을 갖는 로직 로우 비교기; 및 상기 로직 하이 비교기의 출력부에 결합된 세트 입력부, 상기 로직 로우 비교기의 출력부에 결합된 클리어(clear) 입력부, 및 지연된 PWM 신호를 제공하는 출력부를 갖는 출력 플립-플롭을 포함할 수 있으며; 여기서 상기 로직 하이 카운터로부터의 카운트가 상기 지연 시간 값과 같을 때, 상기 로직 하이 비교기로부터의 상기 출력부는 상기 출력 플립-플롭의 Q-출력부를 하이 로직 레벨로 설정할 수 있고; 상기 로직 로우 카운터로부터의 카운트가 상기 지연 시간 값과 같을 때, 상기 로직 로우 비교기로부터의 상기 출력부는 상기 출력 플립-플롭의 상기 Q-출력부를 로우 로직 레벨로 재설정할 수 있다. 추가 실시예에 따르면, 상기 에지 검출기들, 카운터들, 플립-플롭들, 비교기들 및 지연 레지스터는 마이크로컨트롤러 내부에 제공될 수 있다.

다른 또 하나의 실시예에 따르면, 펄스 폭 변조(PWM) 신호를 지연시키기 위한 시간 지연 장치는: 통과하는 PWM 신호의 복수의 시간 지연들을 제공하기 위해 캐스케이드형으로 연결된 복수의 시프트 레지스터들; 및 복수의 입력부들 및 하나의 출력부를 갖는 멀티플렉서를 포함할 수 있으며, 상기 복수의 입력부들의 각각의 입력부는 상기 복수의 시프트 레지스터들의 관련 출력부에 결합될 수 있고; 여기서 원하는 시간 지연을 위해 상기 멀티플렉서의 상기 복수의 입력부들 중 하나의 입력부가 선택될 수 있고, 그리고 상기 멀티플렉서의 상기 출력부에는 시간 지연된 PWM 신호가 제공될 수 있다. 추가 실시예에 따르면, 상기 복수의 시프트 레지스터들 및 상기 멀티플렉서는 마이크로컨트롤러 내부에 제공될 수 있다.

다른 또 하나의 실시예에 따르면, 펄스 폭 변조(PWM) 신호를 지연시키기 위한 시간 지연 장치는: PWM 신호에 결합된 입력부를 갖는 포지티브 에지 검출기; 상기 PWM 신호에 결합된 입력부를 갖는 네거티브 에지 검출기; 상기 포지티브 에지 검출기의 출력부에 결합된 세트 입력부를 갖는 로직 하이 카운터 인에이블 플립-플롭; 상기 네거티브 에지 검출기의 출력부에 결합된 세트 입력부를 갖는 로직 로우 카운터 인에이블 플립-플롭; 상기 로직 하이 카운터 인에이블 플립-플롭의 Q-출력부에 결합된 카운트 인에이블 입력부를 갖는 로직 하이 카운터; 상기 로직 로우 카운터 인에이블 플립-플롭의 Q-출력부에 결합된 카운트 인에이블 입력부를 갖는 로직 로우 카운터; 내부에 저장된 지연 시간 값을 갖는 지연 레지스터; 상기 로직 하이 카운터의 출력부들에 결합된 제 1 입력부들 및 상기 지연 레지스터의 출력부들에 결합된 제 2 입력부들을 갖는 로직 하이 비교기; 상기 로직 로우 카운터의 출력부들에 결합된 제 1 입력부들 및 상기 지연 레지스터의 출력부들에 결합된 제 2 입력부들을 갖는 로직 로우 비교기; 및 상기 로직 하이 비교기의 출력부에 결합된 세트 입력부, 상기 로직 로우 비교기의 출력부에 결합된 클리어 입력부, 및 지연된 PWM 신호를 제공하는 출력부를 갖는 출력 플립-플롭을 포함할 수 있으며; 여기서 상기 로직 하이 카운터로부터의 카운트가 상기 지연 시간 값과 같을 때, 상기 로직 하이 비교기로부터의 상기 출력부는 상기 출력 플립-플롭의 Q-출력부를 하이 로직 레벨로 설정할 수 있고; 상기 로직 로우 카운터로부터의 카운트가 상기 지연 시간 값과 같을 때, 상기 로직 로우 비교기로부터의 상기 출력부는 상기 출력 플립-플롭의 상기 Q-출력부를 로우 로직 레벨로 재설정할 수 있다. 추가 실시예에 따르면, 상기 포지티브 에지 검출기 및 상기 네거티브 에지 검출기, 상기 로직 하이 카운터 인에이블 플립-플롭 및 상기 로직 로우 카운터 인에이블 플립-플롭, 상기 로직 하이 카운터 및 상기 로직 로우 카운터, 상기 지연 레지스터, 상기 로직 하이 비교기 및 상기 로직 로우 비교기, 및 상기 출력 플립-플롭은 마이크로컨트롤러 내부에 제공될 수 있다.

본 발명에 따라, 전력 변환 애플리케이션들에서 전력 트랜지스터들의 제어를 최적화하기 위해 펄스 폭 변조(PWM) 신호들의 지연 시간들을 선택하기 위한 방법이 제공된다.

본 개시는 첨부 도면들과 결합된 이하의 설명을 참조하면 보다 완전하게 이해될 수 있을 것이다.
도 1은 이상적인 제어 신호 타이밍을 보여주는 상보적인 복수의 하이 및 로우 PWM 신호들을 갖는 펄스 폭 변조(PWM) 발생기 및 복수의 스위칭 전력 트랜지스터들의 개략적인 블록도를 도시한 도면이다.
도 2는 보다 실제적인 제어 신호 타이밍을 보여주는 상보적인 복수의 하이 및 로우 PWM 신호들을 갖는 펄스 폭 변조(PWM) 발생기와 복수의 스위칭 전력 트랜지스터들, 및 PWM 제어 신호 타이밍 지연들을 도입하는 드라이버 및 분리 회로들의 개략적인 블록도를 도시한 도면이다.
도 3은 이상적인 PWM 제어 신호 타이밍 및 보다 실제적인 전형 PWM 제어 신호 타이밍에 대한 개략적인 파형 타이밍 다이어그램들을 도시한 도면이다.
도 4는 본 개시의 특정 예시의 실시예들에 따른, 복수의 PWM 발생기들을 갖는 PWM 발생기 및 구성 가능한 시간 지연 회로들의 개략적인 블록도를 도시한 도면이다.
도 5는 본 개시의 특정 예시의 실시예에 따른, 도 4에 도시된 바와 같은 단일의 구성 가능 시간 지연 회로에 시간 지연을 제공하는데 사용된 복수의 시프트 레지스터들 및 멀티플렉서의 개략적인 블록도를 도시한 도면이다.
도 6은 본 개시의 또 하나의 특정 예시의 실시예에 따른, 도 4에 도시된 바와 같은 단일의 구성 가능 시간 지연 회로에 시간 지연을 제공하는데 사용된 복수의 시프트 레지스터들 및 멀티플렉서의 개략적인 블록도를 도시한 도면이다 - 여기서 상기 단일의 구성 가능 시간 지연 회로는 초기화, 바이패스 및 대체 입력 PWM 신호 제어들을 추가로 갖는다.
도 7은 본 개시의 다른 또 하나의 특정 예시의 실시예에 따른, 도 4에 도시된 바와 같은 단일의 구성 가능 시간 지연 회로에 시간 지연을 제공하는데 사용된 복수의 카운터들 및 비교기들의 개략적인 블록도를 도시한 도면이다.
도 8은 도 7에 도시된 단일의 구성 가능 시간 지연 회로에 대한 개략적인 파형 타이밍도들을 도시한 도면이다.
본 개시는 다양한 변형들 및 대안의 형태들을 허용하지만, 그의 특정 예시의 실시예들이 도면들에 도시되었고 본 명세서에서 상세히 설명된다. 하지만, 그 특정 예시의 실시예들에 대한 설명은 본 개시를 여기에서 개시된 특정 형태들로 한정하고자 하는 것이 아니고, 오히려, 본 개시는 부속 특허청구범위에 정의되는 모든 변형들 및 균등물들을 포괄하는 것을 목적으로 한다.

복수의 PWM 발생기들로부터의 각각의 PWM 제어 신호에 대해 구성 가능한 시간 지연 회로들이 제공된다. 각각의 시간 지연 회로의 구성 가능한 시간 지연은 관련된 전력 변환 애플리케이션의 특정 요구 사항들에 대해 사용자가 구성할 수 있다. 지연 회로들은 PWM 제어 신호들의 각각이 동시에 그들의 관련된 전력 트랜지스터들에 도달하도록 조정된다. 이것은 가장 긴 전파 시간을 통과해야 하는 PWM 제어 신호의 최대 지연 시간을 결정함으로써 그리고 그 PWM 제어 신호에 대한 지연을 실질적으로 제로 지연으로 설정함으로써 달성될 수 있다. 이후, 다른 PWM 제어 신호들에 대한 다른 모든 지연 시간 설정들은 가장 긴 전파 시간으로부터 다른 PWM 제어 신호들의 각각에 대한 전파 시간을 뺌으로써 결정될 수 있다. 따라서, 모든 PWM 제어 신호들은 그들이 그들 각각의 PWM 발생기들을 떠났을 때와 실질적으로 동일한 시간 관계들로 그들 각각의 전력 트랜지스터 제어 노드들에 도달하는 것이 보장된다.

이제 도면들을 보면, 특정 예시의 실시예들의 세부 사항들이 개략적으로 도시되어 있다. 도면들에서 같은 요소들은 같은 숫자들로 나타내어지며, 유사한 요소들은 같은 숫자들에 다른 소문자 첨자를 붙여서 나타내어질 것이다.

도 1을 보면, 이상적인 제어 신호 타이밍을 보여주는 상보적인 복수의 하이 및 로우 PWM 신호들을 갖는 펄스 폭 변조(PWM) 발생기 및 복수의 스위칭 전력 트랜지스터들의 개략적인 블록도가 도시되어 있다. 이상적인 회로 레이아웃에서, PWM 발생기(102)로부터의 모든 PWM 제어 신호들은 실질적으로 동시에 그들 각각의 전력 트랜지스터들의 게이트들에 도달할 것이다.

도 2를 보면, 보다 실제적인 제어 신호 타이밍을 보여주는 상보적인 복수의 하이 및 로우 PWM 신호들을 갖는 펄스 폭 변조(PWM) 발생기와 복수의 스위칭 전력 트랜지스터들, 및 PWM 제어 신호 타이밍 지연들을 도입하는 드라이버 및 분리 회로들의 개략적인 블록도가 도시되어 있다. 도 1에 도시된 이상적인 회로 레이아웃과는 달리, 상부측(high side) 게이트 드라이버들(210), 인버터들(212) 및 분리 게이트 드라이버들(214)은 전력 트랜지스터들을 적절하게 동작시키는데 필요하고, 또한 여러 시간들의 전파 시간 지연들을 도입할 것이다.

도 3을 보면, 이상적인 PWM 제어 신호 타이밍 및 보다 실제적인 전형 PWM 제어 신호 타이밍에 대한 개략적인 파형 타이밍 다이어그램들이 도시되어 있다. 도 1의 이상적인 회로 레이아웃에서는, 관련된 PWM 제어 신호 쌍들(PWMxH 및 PWMxL)의 로직 레벨 천이들이 실질적으로 동시에 발생하므로, 상부 전력 트랜지스터와 하부 전력 트랜지스터 둘 다가 동시에 온 또는 오프하는 것을 방지한다. 그러나, 도 2에 도시된 실제 회로 레이아웃에서는, 관련된 PWM 제어 신호 쌍들(PWMxH 및 PWMxL)의 로직 레벨 천이들의 시간 지연 스큐(skew)는 서로 다른 시간들에서 발생하므로, 전력 트랜지스터의 지연된 턴-온에 의해 야기된, 전류 슛 스루(shoot-through)(상부 전력 트랜지스터와 하부 전력 트랜지스터 둘 다가 동시에 온(on)됨) 또는 전압 스파이킹(spiking)(상부 전력 트랜지스터와 하부 전력 트랜지스터 둘 다가 동시에 오프됨)을 초래할 수 있다. 스위치 모드 전력 변환 애플리케이션에서는 이 조건들 중 어느 하나도 바람직하지 않다.

도 4를 보면, 본 개시의 특정 예시의 실시예들에 따른, 복수의 PWM 발생기들을 갖는 PWM 발생기 및 구성 가능한 시간 지연 회로들의 개략적인 블록도가 도시되어 있다. 전반적으로 숫자 400으로 표시된 디지털 디바이스, 예를 들어 마이크로컨트롤러는, 복수의 PWM 발생기들(402), 복수의 상부측 구성 가능한 시간 지연 회로들(404), 및 복수의 하부측 구성 가능한 시간 지연 회로들(406)을 포함할 수 있다. 상기 복수의 상부측 및 하부측 구성 가능 시간 지연 회로들(404 및 406) 각각은 PWMHx 및 PWMLx 제어 신호들 각각이 실질적으로 동시에 이들의 연관된 전력 트랜지스터들에 도달하는데 필요한 시간 지연들에 의해 결정된 시간 지연 값으로 설정될 수 있다.

도 5를 보면, 본 개시의 특정 예시의 실시예에 따른, 도 4에 도시된 바와 같은 단일의 구성 가능 시간 지연 회로에 시간 지연을 제공하는데 사용된 복수의 시프트 레지스터들 및 멀티플렉서의 개략적인 블록도가 도시되어 있다. 구성 가능한 시간 지연 회로(404 및 406)는 복수의 시프트 레지스터들(520), 멀티플렉서(522) 및 지연 제어 레지스터(524)를 포함할 수 있다. 시프트 레지스터들의 각각은 입력 PWM 신호에 시간 지연을 도입한다. 멀티플렉서(522)는 관련 PWM 제어 신호가 필요로 하는 총 시간 지연(입력 PWM 신호부터 선택된 시프트 레지스터(520)의 출력까지의 시간 지연들의 합)에 대응하는 특정 시프트 레지스터(520)의 출력을 선택하는데 사용된다. 지연 제어 레지스터(524)는, 필요한 시간 지연에 대응하는 멀티플렉서(522)의 입력 넘버를 저장하고 그리고 그 입력을 그의 출력부(출력 PWM)에 결합하도록 멀티플렉서(522)를 제어하는데 사용될 수 있다.

도 6을 보면, 본 개시의 또 하나의 특정 예시의 실시예에 따른, 도 4에 도시된 바와 같은 단일의 구성 가능 시간 지연 회로에 시간 지연을 제공하는데 사용된 복수의 시프트 레지스터들 및 멀티플렉서의 개략적인 블록도가 도시되어 있으며, 여기서 상기 단일의 구성 가능 시간 지연 회로는 초기화, 바이패스 및 대체 입력 PWM 신호 제어들을 추가로 갖는다. 구성 가능한 시간 지연 회로(404a 및 406a)는 복수의 시프트 레지스터들(620), 멀티플렉서(522) 및 지연 제어 레지스터(524)를 포함할 수 있으며, 이들은 도 5에 도시된 상술한 대응 요소들과 실질적으로 동일한 방식으로 작동한다. 지연 요소 초기화, 지연 바이패스 및 지연 스왑(swap)에 대한 추가 특징들이 제공될 수 있으며, 이는 이하에서 더욱 상세히 설명될 것이다.

지연 요소들(시프트 레지스터들(620))은 비한정적인 예를 들어, 시스템 리셋 또는 비동기화 외부 이벤트 후에 사용자가 특정함에 따라 설정되거나(set) 소거된다(cleared). 이 특징은 디바이스 및 애플리케이션 초기화에 사용될 수 있다. 지연 바이패스 특징은 입력 PWM 신호가 가능한 빨리 출력 PWM에 전파될 수 있도록 지연 요소들(시프트 레지스터들(620))을 바이패스하는데 사용될 수 있다. 입력 PWM 신호에 결합되는 멀티플렉서(626)의 입력부가 그의 출력부에 연결될 때, 지연 바이패스 특징이 제공된다. 멀티플렉서(626)의 입력 선택은 NAND 게이트들(628 및 630)을 통해 제어될 수 있다. 이 특징은, 예를 들어 전류 제한 또는 결함 상태들과 같은(이 상태들로 한정되는 것은 아님) 애플리케이션 회로의 환경들에 즉시 응답하는데 사용될 수 있다. 지연 스왑 특징은 정상 PWM 입력을 대체 PWM 입력으로 교환할 수 있도록 하는데 사용될 수 있으며, 여기서 상기 대체 PWM 입력은 다른 지연 회로로부터 나온 것일 수 있고 그리고 애플리케이션 회로의 외부 이벤트들에 응답하는데 사용될 수 있다.

마이크로컨트롤러가 도 5 및 도 6에 도시된 바와 같은 시프트 레지스터들, 멀티플렉서들, 레지스터들 및 로직 회로들을 제공할 수 있음은 예상될 수 있고 본 개시의 범위 내에 있다.

도 7을 보면, 본 개시의 다른 또 하나의 특정 예시의 실시예에 따른, 도 4에 도시된 바와 같은 단일의 구성 가능 시간 지연 회로에 시간 지연을 제공하는데 사용된 복수의 카운터들 및 비교기들의 개략적인 블록도가 도시되어 있다. 구성 가능한 지연 회로(404b 및 406b)는: 입력 PWM 신호가 로직 로우에서 로직 하이로 되는 때를 검출하는 포지티브 에지 검출기(740); 입력 PWM 신호가 로직 하이에서 로직 로우로 되는 때를 검출하는 네거티브 에지 검출기(742); 포지티브 에지 검출기(740)의 출력부에 결합된 Set(세트) 입력부를 갖는 로직 하이 카운터 인에이블 플립-플롭(744); 네거티브 에지 검출기(742)의 출력부에 결합된 Set 입력부를 갖는 로직 로우 카운터 인에이블 플립-플롭(746); 로직 하이 카운터 인에이블 플립-플롭(744)의 Q-출력부에 결합된 카운터 인에이블 입력부를 갖는 로직 하이 카운터(756); 로직 로우 카운터 인에이블 플립-플롭(746)의 Q-출력부에 결합된 카운터 인에이블 입력부를 갖는 로직 로우 카운터(748); 입력 PWM 신호에 인가된 시간 지연의 양(量)을 결정하는데 사용된 시간 지연 값을 저장하는 지연 레지스터(752); 로직 하이 카운터(756)의 출력부들에 결합된 제 1 입력부들, 지연 레지스터(752)의 출력부들에 결합된 제 2 입력부들, 및 로직 하이 카운터(756)와 로직 하이 카운터 인에이블 플립-플롭(744)의 클리어(clear; Clr) 입력부들에 결합된 출력부를 갖는 로직 하이 비교기(754); 로직 로우 카운터(748)의 출력부들에 결합된 제 1 입력부들, 지연 레지스터(752)의 출력부들에 결합된 제 2 입력부들, 및 로직 로우 카운터(748)와 로직 로우 카운터 인에이블 플립-플롭(746)의 클리어 입력부들에 결합된 출력부를 갖는 로직 로우 비교기(750); 및 로직 하이 비교기(754)의 출력부에 결합된 Set 입력부, 로직 로우 비교기(750)의 출력부에 결합된 클리어 입력부, 및 지연된 출력 PWM 신호를 제공하기 위한 Q-출력부를 갖는 출력 플립-플롭(758)을 포함할 수 있다.

도 8을 보면, 도 7에 도시된 단일의 구성 가능 시간 지연 회로에 대한 개략적인 파형 타이밍도들이 도시되어 있다. 입력 PWM 신호의 (로직 로우에서 로직 하이로의) 포지티브 에지가 포지티브 에지 검출기(740)에 의해 검출될 때, 포지티브 에지 펄스(Pos_Edge)가 로직 하이 카운터 인에이블 플립-플롭(744)의 Set 입력부에 어서트된다. 이에 따라, 그의 Q-출력(Pos_Cnt_En)은 로직 하이 카운터(756)의 카운트 인에이블 입력부에 로직 하이를 어서트하고, 이후에 상기 로직 하이 카운터(756)는 내부의 카운트가 지연 레지스터(752)의 값(지연 시간)과 같을 때까지 카운트 업(count up)을 개시한다. 여기서 로직 하이 비교기(754)의 같음(equal; EQ) 출력은 Pos_Cnt_End 로직 하이를 출력 플립-플롭(758)의 Set 입력부와 로직 하이 카운터 인에이블 플립-플롭(744)의 클리어 입력부에 어서트한다. Pos_Cnt_End 로직 하이가 어서트되면, 출력 플립-플롭(758)의 Q-출력은 로직 하이가 되어, 로직 하이의 시간 지연된 출력 PWM 신호를 발생시킨다. 상기 시간 지연된 출력 PWM 신호는 로직 하이가 출력 플립-플롭(758)의 클리어 입력부에 어서트될 때까지 로직 하이를 유지한다.

입력 PWM 신호의 (로직 하이에서 로직 로우로의) 네거티브 에지가 네거티브 에지 검출기(742)에 의해 검출될 때, 네거티브 에지 펄스(Neg_Edge)가 로직 로우 카운터 인에이블 플립-플롭(746)의 Set 입력부에 어서트된다. 이에 따라, 그의 Q-출력(Neg_Cnt_En)은 로직 로우 카운터(748)의 카운트 인에이블 입력부에 로직 하이를 어서트하고, 이후에 상기 로직 로우 카운터(748)는 내부의 카운트가 지연 레지스터(752)의 값(지연 시간)과 같을 때까지 카운트 업을 개시한다. 여기서 로직 로우 비교기(750)의 같음(EQ) 출력은 Neg_Cnt_End 로직 하이를 출력 플립-플롭(758)의 클리어 입력부와 로직 로우 카운터 인에이블 플립-플롭(746)의 클리어 입력부에 어서트한다. Neg_Cnt_End 로직 하이가 어서트되면, 출력 플립-플롭(758)의 Q-출력은 로직 로우가 되어, 시간 지연된 출력 PWM 신호를 로직 로우로 종료시킨다. 상기 시간 지연된 출력 PWM 신호는 로직 하이가 출력 플립-플롭(758)의 Set 입력부에 다시 어서트될 때까지 로직 로우를 유지한다. 이 PWM 신호 지연 사이클은 위에 설명한 바를 계속 반복하는데, 여기서 PWM 주기(사이클)마다 입력 PWM 신호의 단지 하나의 포지티브 및 하나의 네거티브 천이만이 발생하고, 특정 지연 시간 값은 PWM 신호 주기보다 작다.

마이크로컨트롤러가 도 5 및 도 6에 도시된 바와 같은 에지 검출기들, 플립-플롭들, 비교기들 및 지연 레지스터를 제공할 수 있음은 예상될 수 있고 본 개시의 범위 내에 있다.

본 개시의 실시예들은 본 개시의 예시적인 실시예들을 참조하여 특별히 도시되고 설명되고 정의되었지만, 이러한 참조들은 본 개시의 한정을 의미하지 않고 이러한 한정이 추정되지도 않는다. 개시된 본 발명은 이 기술분야에 통상의 기술을 가지고 본 개시의 혜택을 갖는 사람들에게는 형태와 기능에 있어서 상당한 수정, 대체, 및 균등물들이 가능하다. 본 개시의 도시되고 설명된 실시예들은 단지 예들로서, 본 개시의 범위를 한정하지 않는다.

Claims

펄스 폭 변조(PWM) 시스템에서 시간 지연들을 등화하기 위한 방법으로서,
복수의 PWM 신호들 중 하나의 PWM 신호의 최대 전파 지연을 결정하는 단계;
상기 복수의 PWM 신호들 중 다른 PWM 신호들의 전파 지연들을 결정하는 단계;
상기 최대 전파 지연에서 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들의 상기 전파 지연들의 각각을 빼는 단계; 및
상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들의 상기 각각에 상기 최대 전파 지연과 상기 복수의 PWM 신호들 중 상기 각각의(respective) 다른 PWM 신호의 상기 전파 지연의 차와 실질적으로 같은 시간 지연을 더하는 단계를 포함하는, 시간 지연들 등화 방법.
제 1 항에 있어서,
상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들에 상기 시간 지연들을 바이패스하는 단계를 더 포함하는 시간 지연들 등화 방법.
제 1 항에 있어서,
전류 제한 상태가 발생할 때에는 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들에 상기 시간 지연들을 바이패스하는 단계를 더 포함하는 시간 지연들 등화 방법.
제 1 항에 있어서,
결함 상태가 발생할 때에는 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들에 상기 시간 지연들을 바이패스하는 단계를 더 포함하는 시간 지연들 등화 방법.
제 1 항에 있어서,
외부 이벤트들에 기초하여 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들의 시간 지연들을 변경하는 단계를 더 포함하는 시간 지연들 등화 방법.
펄스 폭 변조(PWM) 시스템으로서,
복수의 PWM 신호들을 발생시키는 복수의 펄스 폭 변조(PWM) 발생기들; 및
상기 복수의 PWM 발생기들과 관련 스위칭 전력 트랜지스터들 사이에 결합된 복수의 구성 가능 시간 지연 회로들을 포함하고,
상기 복수의 PWM 신호들 중 하나의 PWM 신호는 상기 관련 스위칭 전력 트랜지스터에의 가장 긴 전파 지연을 갖고, 그리고 관련된 상기 구성 가능 시간 지연 회로는 실질적으로 어떠한 시간 지연도 갖지 않고; 복수의 PWM 신호들 중 다른 PWM 신호들과 연관된 상기 복수의 구성 가능 시간 지연 회로들은 상기 가장 긴 전파 지연에 실질적으로 매칭하도록 상기 복수의 PWM 신호들 중 상기 다른 PWM 신호들의 관련 시간 지연들과 결합하여 충분한 시간 지연들을 갖는, PWM 시스템.
제 6 항에 있어서,
상기 복수의 구성 가능 시간 지연 회로들의 각각은,
통과하는 신호에 대해 복수의 시간 지연들을 제공하기 위해 캐스케이드형으로 연결된 복수의 시프트 레지스터들; 및
복수의 입력부들 및 하나의 출력부를 갖는 제 1 멀티플렉서를 포함하고,
상기 복수의 입력부들의 각각의 입력부는 상기 복수의 시프트 레지스터들의 관련 출력부에 결합되고, 원하는 시간 지연을 위해 상기 제 1 멀티플렉서의 상기 복수의 입력부들 중 하나의 입력부가 선택되는, PWM 시스템.
제 7 항에 있어서,
상기 제 1 멀티플렉서에 결합되고 그리고 상기 제 1 멀티플렉서의 상기 복수의 입력부들 중 상기 하나의 입력부의 선택을 위한 제어 값을 저장하는 지연 제어 레지스터를 더 포함하는 PWM 시스템.
제 7 항에 있어서,
상기 제 1 멀티플렉서의 출력부에 결합된 제 1 입력부, 관련 PWM 신호에 결합된 제 2 입력부, 및 대체 PWM 신호에 결합된 제 3 입력부를 갖는 제 2 멀티플렉서; 및
상기 제 2 멀티플렉서에 결합되고 그리고 상기 제 2 멀티플렉서의 입력부들 중 하나의 입력부를 선택하여 상기 제 2 멀티플렉서의 출력부에 결합되도록 하기 위해, 상기 제 2 멀티플렉서를 제어하는 로직 회로들을 더 포함하는, PWM 시스템.
제 7 항에 있어서,
상기 제 2 멀티플렉서에 결합되고 그리고 상기 제 2 멀티플렉서의 입력부들 중 하나의 입력부를 선택하여 상기 제 2 멀티플렉서의 상기 출력부에 결합되도록 하기 위한 제어 값을 저장하는 입력 제어 레지스터를 더 포함하는 PWM 시스템.
제 7 항에 있어서,
상기 복수의 시프트 레지스터들 및 제 1 멀티플렉서는 마이크로컨트롤러 내부에 제공되는, PWM 시스템.
제 6 항에 있어서,
상기 복수의 구성 가능 시간 지연 회로들의 각각은,
상기 관련 PWM 발생기로부터의 상기 PWM 신호에 결합된 입력부를 갖는 포지티브 에지 검출기;
상기 관련 PWM 발생기로부터의 상기 PWM 신호에 결합된 입력부를 갖는 네거티브 에지 검출기;
상기 포지티브 에지 검출기의 출력부에 결합된 세트(set) 입력부를 갖는 로직 하이 카운터 인에이블 플립-플롭;
상기 네거티브 에지 검출기의 출력부에 결합된 세트 입력부를 갖는 로직 로우 카운터 인에이블 플립-플롭;
상기 로직 하이 카운터 인에이블 플립-플롭의 Q-출력부에 결합된 카운트 인에이블 입력부를 갖는 로직 하이 카운터;
상기 로직 로우 카운터 인에이블 플립-플롭의 Q-출력부에 결합된 카운트 인에이블 입력부를 갖는 로직 로우 카운터;
내부에 저장된 지연 시간 값을 갖는 지연 레지스터;
상기 로직 하이 카운터의 출력부들에 결합된 제 1 입력부들 및 상기 지연 레지스터의 출력부들에 결합된 제 2 입력부들을 갖는 로직 하이 비교기;
상기 로직 로우 카운터의 출력부들에 결합된 제 1 입력부들 및 상기 지연 레지스터의 출력부들에 결합된 제 2 입력부들을 갖는 로직 로우 비교기; 및
상기 로직 하이 비교기의 출력부에 결합된 세트 입력부, 상기 로직 로우 비교기의 출력부에 결합된 클리어(clear) 입력부, 및 지연된 PWM 신호를 제공하는 출력부를 갖는 출력 플립-플롭을 포함하고,
상기 로직 하이 카운터로부터의 카운트가 상기 지연 시간 값과 같을 때, 상기 로직 하이 비교기로부터의 상기 출력부는 상기 출력 플립-플롭의 Q-출력부를 하이 로직 레벨로 설정하고; 상기 로직 로우 카운터로부터의 카운트가 상기 지연 시간 값과 같을 때, 상기 로직 로우 비교기로부터의 상기 출력부는 상기 출력 플립-플롭의 상기 Q-출력부를 로우 로직 레벨로 재설정하는, PWM 시스템.
제 12 항에 있어서,
상기 에지 검출기들, 카운터들, 플립-플롭들, 비교기들 및 지연 레지스터는 마이크로컨트롤러 내부에 제공되는, PWM 시스템.
펄스 폭 변조(PWM) 신호를 지연시키기 위한 시간 지연 장치로서,
통과하는 PWM 신호의 복수의 시간 지연들을 제공하기 위해 캐스케이드형으로 연결된 복수의 시프트 레지스터들; 및
복수의 입력부들 및 하나의 출력부를 갖는 멀티플렉서를 포함하고,
상기 복수의 입력부들의 각각의 입력부는 상기 복수의 시프트 레지스터들의 관련 출력부에 결합되고, 원하는 시간 지연을 위해 상기 멀티플렉서의 상기 복수의 입력부들 중 하나의 입력부가 선택되고, 그리고 상기 멀티플렉서의 상기 출력부에는 시간 지연된 PWM 신호가 제공되는, 시간 지연 장치.
제 14 항에 있어서,
상기 복수의 시프트 레지스터들 및 상기 멀티플렉서는 마이크로컨트롤러 내부에 제공되는, 시간 지연 장치.
펄스 폭 변조(PWM) 신호를 지연시키기 위한 시간 지연 장치로서,
PWM 신호에 결합된 입력부를 갖는 포지티브 에지 검출기;
상기 PWM 신호에 결합된 입력부를 갖는 네거티브 에지 검출기;
상기 포지티브 에지 검출기의 출력부에 결합된 세트 입력부를 갖는 로직 하이 카운터 인에이블 플립-플롭;
상기 네거티브 에지 검출기의 출력부에 결합된 세트 입력부를 갖는 로직 로우 카운터 인에이블 플립-플롭;
상기 로직 하이 카운터 인에이블 플립-플롭의 Q-출력부에 결합된 카운트 인에이블 입력부를 갖는 로직 하이 카운터;
상기 로직 로우 카운터 인에이블 플립-플롭의 Q-출력부에 결합된 카운트 인에이블 입력부를 갖는 로직 로우 카운터;
내부에 저장된 지연 시간 값을 갖는 지연 레지스터;
상기 로직 하이 카운터의 출력부들에 결합된 제 1 입력부들 및 상기 지연 레지스터의 출력부들에 결합된 제 2 입력부들을 갖는 로직 하이 비교기;
상기 로직 로우 카운터의 출력부들에 결합된 제 1 입력부들 및 상기 지연 레지스터의 출력부들에 결합된 제 2 입력부들을 갖는 로직 로우 비교기; 및
상기 로직 하이 비교기의 출력부에 결합된 세트 입력부, 상기 로직 로우 비교기의 출력부에 결합된 클리어 입력부, 및 지연된 PWM 신호를 제공하는 출력부를 갖는 출력 플립-플롭을 포함하고,
상기 로직 하이 카운터로부터의 카운트가 상기 지연 시간 값과 같을 때, 상기 로직 하이 비교기로부터의 상기 출력부는 상기 출력 플립-플롭의 Q-출력부를 하이 로직 레벨로 설정하고; 상기 로직 로우 카운터로부터의 카운트가 상기 지연 시간 값과 같을 때, 상기 로직 로우 비교기로부터의 상기 출력부는 상기 출력 플립-플롭의 상기 Q-출력부를 로우 로직 레벨로 재설정하는, 시간 지연 장치.
제 16 항에 있어서,
상기 포지티브 에지 검출기 및 상기 네거티브 에지 검출기, 상기 로직 하이 카운터 인에이블 플립-플롭 및 상기 로직 로우 카운터 인에이블 플립-플롭, 상기 로직 하이 카운터 및 상기 로직 로우 카운터, 상기 지연 레지스터, 상기 로직 하이 비교기 및 상기 로직 로우 비교기, 및 상기 출력 플립-플롭은 마이크로컨트롤러 내부에 제공되는, 시간 지연 장치.