TW201447904A - 封裝內飛越信號傳遞 - Google Patents

封裝內飛越信號傳遞 Download PDF

Info

Publication number
TW201447904A
TW201447904A TW103107565A TW103107565A TW201447904A TW 201447904 A TW201447904 A TW 201447904A TW 103107565 A TW103107565 A TW 103107565A TW 103107565 A TW103107565 A TW 103107565A TW 201447904 A TW201447904 A TW 201447904A
Authority
TW
Taiwan
Prior art keywords
microelectronic
address
package
terminals
component
Prior art date
Application number
TW103107565A
Other languages
English (en)
Other versions
TWI537974B (zh
Inventor
Richard Dewitt Crisp
Wael Zohni
Belgacem Haba
Yong Chen
Original Assignee
Invensas Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Invensas Corp filed Critical Invensas Corp
Publication of TW201447904A publication Critical patent/TW201447904A/zh
Application granted granted Critical
Publication of TWI537974B publication Critical patent/TWI537974B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/14—Mounting supporting structure in casing or on frame or rack
    • H05K7/1438—Back panels or connecting means therefor; Terminals; Coding means to avoid wrong insertion
    • H05K7/1459—Circuit configuration, e.g. routing signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

封裝內飛越信號傳遞能夠被提供在多晶片微電子封裝中，該多晶片微電子封裝在一封裝基板上有多條位址線，該些位址線被配置成用以攜載位址資訊至該基板上的一第一連接區，該第一連接區和該封裝的該些終端相隔一第一延遲，以及該些位址線被配置成用以攜載該位址資訊超越該第一連接區，至少抵達該基板上的一第二連接區，該第二連接區和該些終端相隔一第二延遲，該第二延遲大於該第一延遲。一第一微電子元件(舉例來說，半導體晶片)的位址輸入會耦合該第一連接區處的每一條位址線，以及一第二微電子元件的位址輸入會耦合該第二連接區處的每一條位址線。

Description

封裝內飛越信號傳遞
本申請案的主要內容和微電子封裝有關，且更明確地說，和多晶片微電子記憶體封裝有關，例如，在相同的封裝中包含多個動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)晶片的多晶片微電子記憶體封裝。
微電子元件通常包括一由半導體材料(例如，矽或砷化鎵)製成的薄板，通稱為晶粒或半導體晶片。半導體晶片通常被提供為具有微電子封裝形式的特有、已封裝的單元。於某些設計中，半導體晶片被裝設至一基板或晶片載板，其接著會被裝設在一電路嵌板(例如，印刷電路板)上。
主動式電路系統被製作該半導體晶片的第一面(舉例來說，正面或正表面)中。為促成電連接至該主動式電路系統，該晶片在相同面上具備焊墊。該些焊墊通常被放置在一標準陣列之中，該標準陣列圍繞該晶粒的邊緣，或者，在眾多記憶體晶片中被放置在該晶粒中心。該些焊墊通常由導體金屬製成，例如，銅或鋁，厚度約0.5微米(μm)。該些焊墊可能包含單層金屬或多層金屬。該些焊墊的尺寸會隨著特定類型的晶片而改變，但是每一邊通常為數十至數百微米。
在任何的晶片實體排列中，尺寸都是重要的考量因素。隨著 可攜式電子裝置的快速發展，對於更小型晶片實體排列的需求已越來越強烈。舉例來說，一般稱為「智慧型手機」與「平板電腦」的裝置整合了蜂巢式電話的功能以及功能強大的資料處理器、記憶體、以及從屬裝置(例如，全球定位系統接收器、電子相機、以及區域網路連線)，還有高解析度顯示器以及相關聯的影像處理晶片。此些裝置能夠提供多項能力，例如，完整的網際網路連接、包含完全解析度視訊的娛樂、導航、電子銀行、以及更多類似能力，全部都在一口袋尺寸的裝置之中。複合式可攜式裝置需要將眾多晶片封裝於一小型的空間之中。又，該些晶片中的一部分會有許多輸入連接線與輸出連接線，一般稱為「I/O」。此些I/O必須和其它晶片的I/O互連。形成該些互連的構件不應該大幅增加該組件的尺寸。在其它應用中會有雷同的需求，舉例來說，在資料伺服器中，例如，使用在網際網路搜尋引擎中的資料伺服器。舉例來說，在複合式晶片之間提供許多短互連線的結構能夠增加搜尋引擎的頻寬並且降低它的功率消耗。
鑒於前述，將多個晶片(尤其是記憶體晶片，例如，DRAM) 組裝在多晶片記憶體封裝中會有好處。其能夠進一步改良多晶片記憶體封裝的結構與功能。
根據本發明一項觀點的微電子封裝能夠包含一封裝基板，其具有複數個第一終端用以連接一位於該封裝外部的構件，此些第一終端被配置成用以攜載位址資訊。該封裝能夠包含第一微電子元件與第二微電子元件，每一者皆有一面向該基板之第一表面的面。每一個微電子元件能夠包含一記憶體儲存陣列，而且每一個微電子元件可以有位址輸入，用以接 收位址資訊，該位址資訊明確指定個別微電子元件的記憶體儲存陣列裡面的位置。
該封裝基板可以有複數條位址線，它們耦合該些第一終端並且被配置成用以攜載位址資訊至該基板上的一第一連接區，該第一連接區和該些第一終端相隔一第一延遲。該些位址線會被配置成用以攜載該位址資訊超越該第一連接區，至少抵達該基板上的一第二連接區，該第二連接區和該些第一終端相隔一第二延遲。該第一微電子元件的位址輸入會耦合該第一連接區處的每一條位址線，以及該第二微電子元件的位址輸入會耦合該第二連接區處的每一條位址線，而且該第二延遲大於該第一延遲。
於一或更多個範例中，該基板會有一和該第一表面反向的第二表面，其中，該些終端會在該基板的該第二表面處。
於一或更多個範例中，該些位址輸入和每一個位址輸入能夠在個別連接區處耦合的位址線之間的距離會小於兩毫米。
於一或更多個範例中，該封裝基板可以進一步包括多個第二終端，它們經由該些位址線電耦合該些第一終端。該些位址線會被配置成用以攜載該位址資訊超越該第二連接區，朝向該些第二終端。
於一或更多個範例中，一微電子組件可以包含：根據申請專利範圍第1項的微電子封裝；以及一額外的構件，該構件有複數個接點，該些接點連接該微電子封裝的第一終端，而且該構件包含驅動器，該些驅動器被配置成用以驅動該位址資訊。
於一或更多個範例中，該些第二終端會被配置成用以連接一構件的對應第二接點，藉以於此連接狀態中，該些第二接點能夠以位在該 微電子封裝外部的對應終端電路耦合該些第二終端。
於一或更多個範例中，沿著第一電路徑方向中的位址線的第 一延遲會和沿著第二電路徑方向中的位址線從該些第二終端至該第二連接區的第三延遲相同。
於一或更多個範例中，該第一微電子元件的位址輸入會被設 置在延伸於第一方向中的某一列內的多個位置處，其中，相鄰於該第一微電子元件的該些位址線的多個第一區段延伸在該第一方向中。
於一或更多個範例中，該些第一區段的至少一部分可以疊置 在該第一微電子元件的該面上方。
於一或更多個範例中，該些位址線的多個第二區段能夠在遠 離此些第一區段的第二方向中朝該第一微電子元件的位址輸入延伸。於一特殊的範例中，每一個第二區段的長度可以小於該微電子元件的寬度的一半。
於一或更多個範例中，該些位址輸入和每一個位址輸入在個 別連接區處耦合的個別第一區段之間的距離會小於兩毫米。
於一或更多個範例中，該些第二區段的至少某些部分疊置在 該些第一微電子元件與第二微電子元件中的一給定微電子元件的該面上方。該至少某些部分可以包含焊線，該些焊線被電連接至該給定微電子元件之該面處的一給定接點並且耦合該複數條位址線中的一位址線。
於一或更多個範例中，該些第二區段的至少某些部分疊置在 該些第一微電子元件與第二微電子元件中的一給定微電子元件的該面上方，而且該至少某些部分包含電基板接點，該些電基板接點面向且被接合 至該給定微電子元件之該些接點中的個別接點。
於一或更多個範例中，該些第一微電子元件與第二微電子元件在平行於該第一表面的方向中彼此隔開。
於一或更多個範例中，該些第一微電子元件與第二微電子元件中分別提供位址輸入的面會被排列在單一平面中。
於一或更多個範例中，一系統會包含一如上面所述的微電子封裝，並且可以包含一電路嵌板，該電路嵌板有接點電連接該些第一終端。
於一或更多個範例中，該系統可以進一步包含一殼體。於一或更多個範例中，該微電子封裝或該電路嵌板中至少其中一者會被裝設至該殼體。
於一或更多個範例中，一微電子封裝會進一步包含第三微電子元件與第四微電子元件，每一者皆包含一記憶體儲存陣列並且有位址輸入用以接收位址資訊，該位址資訊明確指定個別微電子元件的記憶體儲存陣列裡面的位置，而且第三微電子元件與第四微電子元件中的每一者皆有一面向該第一表面的面。
於此情況中，該些位址線會進一步有一第三連接區與一第四連接區，該第三連接區和該些第一終端相隔一第三延遲，該第四連接區和該些第一終端相隔一第四延遲。該些位址線會被配置成用以攜載該位址資訊超越該第二連接區抵達一第三連接區，並且該些位址線會被配置成用以攜載該位址資訊超越該第三連接區抵達該第四連接區。該第三微電子元件的位址輸入會耦合該第三連接區處的每一條位址線，以及該第四微電子元件的位址輸入會耦合該第四連接區處的每一條位址線。於此情況中，該第 四延遲會大於該第三延遲，該第三延遲會大於該第二延遲，以及該第二延遲會大於該第一延遲。
於一或更多個範例中，該封裝基板可以進一步包括多個第二 終端，它們經由該些位址線電耦合該些第一終端。於此情況中，該些位址線會被配置成用以攜載該位址資訊超越該第二連接區朝向該些第二終端。
根據本發明一項觀點的微電子封裝包含一封裝基板，其具有 反向的第一表面與第二表面、複數個第一終端、以及複數個第二終端。該些第一終端與該些第二終端會在該封裝基板的第二表面處以及會被配置成用以攜載位址資訊以及會被配置成用以連接一位於該微電子封裝外部的構件。
於此微電子封裝中，該些第一終端會包含第一群第一終端與 第二群第一終端，以及該些第二終端會包含第一群第二終端與第二群第二終端。第一群第一終端會耦合第一群第二終端，以及第二群第一終端會耦合第二群第二終端。
於此微電子封裝中，第一微電子元件、第二微電子元件、第 三微電子元件、以及第四微電子元件可以各有一面向該基板的第一表面的面。每一個微電子元件會併入一記憶體儲存陣列，而且每一個微電子元件可以有位址輸入，用以接收位址資訊，該位址資訊明確指定個別微電子元件的記憶體儲存陣列裡面的位置。於此微電子封裝中，該些第一微電子元件與第二微電子元件會耦合該第一群第一終端，以及該些第三微電子元件與第四微電子元件會耦合該第二群第一終端。
於一或更多個範例中，該封裝基板會於其上有一第一群位址 線與一第二群位址線，其中，該第一群第一終端會經由該第一群位址線耦合該第一群第二終端，以及該第二群第一終端會經由該第二群位址線耦合該第二群第二終端。
於一或更多個範例中，該些第一微電子元件與第二微電子元 件會被配置成以每個時脈週期不超過一次地取樣該第一組位址線與第二組位址線中的信號。
於一或更多個範例中，該些第一微電子元件與第二微電子元 件會被配置成在至少某些時脈週期期間以每個時脈週期至少兩次地取樣該第一組位址線與第二組位址線中的信號。
於一或更多個範例中，該些位址線會延伸至疊置在該些第一 微電子元件、第二微電子元件、第三微電子元件、以及第四微電子元件的面上方的區域。
於一或更多個範例中，該些第一微電子元件、第二微電子元 件、第三微電子元件、以及第四微電子元件會在平行於該第一表面的至少其中一個方向中彼此隔開。
於一或更多個範例中，該些第一微電子元件、第二微電子元 件、第三微電子元件、以及第四微電子元件中分別提供位址輸入的面會被排列在單一平面中。
於一或更多個範例中，該基板會有一和該第一表面反向的第二表面，而且該些終端會在該基板的該第二表面處。
於一或更多個範例中，該些位址輸入和每一個位址輸入在個別連接區處耦合的位址線之間的距離會小於兩毫米。
於一或更多個範例中，一系統會包含一如上面所述的微電子 封裝，並且會進一步包括一電路嵌板，該電路嵌板有接點電連接該些第一終端。一殼體可被提供，使得此電路嵌板可被安置或裝設至該殼體或是被安置或裝設於該殼體內。
26‧‧‧位址線
46‧‧‧截線
47‧‧‧長度
48‧‧‧截線
49‧‧‧長度
50‧‧‧凸出部
51‧‧‧凸出部
52A‧‧‧第一區段
52B‧‧‧第一區段
53‧‧‧凸出部
54‧‧‧凸出部
55‧‧‧焊墊
56‧‧‧焊線
57‧‧‧焊線
58‧‧‧焊線
59‧‧‧焊線
63‧‧‧凸出部
64‧‧‧凸出部
100‧‧‧微電子封裝
101‧‧‧基板
102‧‧‧表面
104‧‧‧表面
110‧‧‧微電子元件
112‧‧‧微電子元件
114‧‧‧微電子元件
116‧‧‧微電子元件
120‧‧‧第一終端
120-1‧‧‧第一終端
120-2‧‧‧第一終端
120a‧‧‧第一終端
121‧‧‧第二終端
121-1‧‧‧第二終端
121-2‧‧‧第二終端
121a‧‧‧第二終端
124‧‧‧第三終端
126‧‧‧位址線
126-1‧‧‧位址線
126-2‧‧‧位址線
126A‧‧‧第一連接區
126B‧‧‧第二連接區
126C‧‧‧連接區
126D‧‧‧連接區
126E‧‧‧連接區
126F‧‧‧連接區
130‧‧‧邊緣
132‧‧‧邊緣
134‧‧‧邊緣
136‧‧‧邊緣
140‧‧‧接點
142‧‧‧焊線
143‧‧‧中心
144‧‧‧末端
145‧‧‧末端
150‧‧‧第一路徑方向
152‧‧‧第二路徑方向
160‧‧‧垂直封裝佈局方向
162‧‧‧水平封裝佈局方向
170-1‧‧‧驅動器
170-2‧‧‧驅動器
172-1‧‧‧路徑
172-2‧‧‧路徑
175‧‧‧構件
176‧‧‧系統
177-1‧‧‧終端電阻器電阻電路
177-2‧‧‧終端電阻器電阻電路
178-1‧‧‧終端電路
178-2‧‧‧終端電路
179-1‧‧‧參考電位源
179-2‧‧‧參考電位源
200‧‧‧封裝
200’‧‧‧封裝
202‧‧‧電路嵌板或電路板
204‧‧‧表面
208‧‧‧系統
220‧‧‧第一終端
221‧‧‧第二終端
224‧‧‧第三終端
225‧‧‧第四終端
226-1A‧‧‧第一區段
226-1B‧‧‧第一區段
226-2A‧‧‧第二區段
226-2B‧‧‧第二區段
226C‧‧‧連接區
226D‧‧‧連接區
226E‧‧‧連接區
226F‧‧‧連接區
226‧‧‧第五終端
227‧‧‧第六終端
232‧‧‧理論軸
234‧‧‧理論軸
270‧‧‧驅動器
272‧‧‧位址線
300‧‧‧封裝
310‧‧‧第一微電子元件
312‧‧‧第二微電子元件
410‧‧‧微電子元件
412‧‧‧微電子元件
414‧‧‧微電子元件
416‧‧‧微電子元件
426A‧‧‧第一組位址線
426B‧‧‧第二組位址線
500‧‧‧系統
501‧‧‧殼體
502‧‧‧電路嵌板
504‧‧‧導體
506‧‧‧結構
508‧‧‧電子構件
510‧‧‧電子構件
511‧‧‧透鏡
圖1A所示的係根據本發明一實施例的多晶片微電子封裝的俯視圖；圖1B所示的係同樣在圖1A中看見的根據本發明實施例的多晶片微電子封裝的仰視圖；圖1C所示的係經由同樣在圖1A至1B中看見的根據本發明實施例的多晶片微電子封裝的圖1B的直線1℃-1C所獲得的剖視圖；圖2進一步圖解同樣在圖1A至1C中看見的根據本發明實施例的多晶片微電子封裝的簡化概略方塊圖；圖3所示的係進一步互連在一系統中根據本發明一實施例的多晶片微電子封裝的概略方塊圖；圖4A與4B進一步圖解根據本發明一實施例在一多晶片微電子封裝中的位址線與終端的可能排列的平面圖，圖5所示的係在圖1A至1C與2中看見的根據本發明一實施例的變化例的多晶片微電子封裝中的位址線的可能排列的平面圖；圖6A、6B、6C、以及6D進一步圖解根據本發明實施例在多晶片微電子封裝中的位址線的特殊排列的部分片段圖；圖7A所示的係一實施例的剖視圖，其中，根據本發明一實施例的第一 多晶片微電子封裝與第二多晶片微電子封裝以蚌殼配置來排列並且和一電路嵌板互連在一起；圖7B所示的係一多晶片封裝上的終端的可能排列的概略平面圖，其亦可以使用在如在圖7A中所看見的實施例中；圖8進一步圖解被互連在一系統中的多晶片封裝的蚌殼排列的略圖；圖9所示的係根據本發明一實施例的多晶片封裝的俯視圖；圖10所示的係在圖1A至1C與2中看見的根據本發明一實施例的變化例的多晶片微電子封裝中的位址線的可能排列的平面圖；以及圖11所示的係根據本發明一實施例的系統的略圖。
為支援前面提及的提高資料頻寬與速度的目標，並且某種程度地縮減尺寸，諸如半導體晶片的多個微電子元件會一起被組裝在一共用的微電子封裝中，該微電子封裝有至少某些共用終端被耦合至多個晶片，用以連接該封裝與另一構件(例如，電路嵌板或電路板)的對應接點。然而，隨著系統(例如，上面討論的電腦以及其它處理器致能的裝置)中操作速度與資料傳輸率的提高，特殊的挑戰亦跟著浮現，其中，共用信號傳遞匯流排(例如，命令-位址匯流排)上的負載會影響信號傳遞速度並且因而衝擊系統效能。本文中所述之本發明的實施例能夠藉由縮短特有微電子元件與一共用信號傳遞匯流排(例如，位址匯流排或是命令-位址匯流排)之間的連接長度而幫助降低該匯流排上的負載。於本文中所提供的範例中提供多晶片封裝，其中，位址資訊以及通常還有命令資訊係在一延伸於該封裝的一基板上的匯流排上被繞送，該基板支撐該封裝的該些多個晶片，每一個晶片皆 在該匯流排延伸經過的一個別連接區處被耦合至該匯流排。
在下面的說明中提及二或更多個導電特徵元件「被電連 接」、「被耦合」、「被電耦合」，或是有「電連接線」或類似物，除非描述，否則其意謂著不論該兩個特徵元件是否共享一直接物理連接，該兩個特徵元件被電耦合而允許在該兩個特徵元件之間有交流電流(AC電流)流動，並且可能允許在該兩個特徵元件之間有直流電流(DC電流)流動。
根據本發明一實施例，一微電子封裝會被提供，其中，至少 第一微電子元件與第二微電子元件(舉例來說，半導體晶片)被結合在單一微電子封裝之中，其在一封裝基板上有一組共用的位址線。於範例中，該封裝基板會有一由聚合物材料製成的介電元件或是由聚合物材料與無機介電材料(例如，聚亞醯胺、環氧樹脂、玻璃-環氧樹脂材料(舉例來說，FR-4)、BT(雙馬來醯亞胺-三氮雜苯)樹脂、…等)之組合製成的介電元件；或者，可以有其它無機成份的材料，例如，玻璃或陶瓷材料。此封裝基板在垂直於該些晶片之面的方向中的厚度通常可以從數十微米至數百微米。該些位址線被配置成用以將在該組件的第一終端上接收到的位址資訊耦合至該些第一微電子元件與第二微電子元件，在該些共用位址線中相對於該些第一終端分別會有第一延遲與第二延遲。在本文中提及位在一構件(舉例來說，尤其是，封裝基板或晶片載板、中介片、電路嵌板)「上」的導體結構(例如，導體觸墊、電線、互連線，且明確地說，本文中所提供的位址線)的意義為，不論該導體結構究竟係在依照上面定義的互連構件的裸露表面處，或者，部份埋置在該互連構件裡面或完全埋置在該互連構件裡面位於該裸露表面以下，此觸墊、電線、互連線、…等皆直接受到該互連構件機械性支撐。
舉例來說，該微電子封裝可以為一表面裝設技術 (Surface-Mount Technology，SMT)封裝，其具有諸如平台格柵陣列、球柵陣列的終端，或是任何數量的其它合宜終端，其能夠用來將該些終端裝設至一電路嵌板(舉例來說，主機板、子系統板、模組式電路嵌板或電路卡、撓性電路嵌板、…等)的對應接點，其中，模組式電路嵌板會有進一步的終端用於連接在其中使用該模組的系統的另一電路嵌板。
圖1A、1B、以及1C所示的係根據本發明一實施例的微電 子封裝100。如圖1A中所看見，該微電子封裝包含複數個微電子元件110、112、114、以及116，於其中一範例中，每一個微電子元件能夠為一裸半導體晶片。一般來說，每一個微電子元件皆包含一記憶體儲存陣列，並且可以為記憶體儲存陣列功能為其主要功能的某種類型半導體晶片。此些微電子元件的特殊範例為或者包含動態隨機存取記憶體(DRAM)晶片。此些記憶體晶片的常見範例為符合雙倍資料率(Double-Data Rate，DDR)之JEDEC規格的第3版本、第4版本、以及以前與以後世代的記憶體晶片，以及符合低功率雙倍資料率(Low-Power Double-Data Rate，LPDDR)之JEDEC規格的第3版本(下文中稱為LPDDRx)、以及以前與以後世代的記憶體晶片，以及符合圖形雙倍資料率(Graphics Double-Data Rate，GDDRx)以及以前與以後世代的記憶體晶片。
如在圖1A、1B、以及1C中所見，該些微電子元件在該些 微電子元件之面向基板的表面102的面處有接點140，該些接點140經由引線被耦合至基板的終端120、121、124，該些引線可以為焊線142或者其可以和沿著基板101延伸的電線一體成形。如本文中參考一構件(舉例來說， 中介片、微電子元件、電路嵌板、基板、…等)所使用的引述，一導電元件「在一構件的表面處」表示當該構件未和任何其它元件組裝時，該導電元件可用於接觸一在垂直於該構件之該表面的方向中從該構件外側朝該構件之該表面移動的理論點。因此，位在一基板的一表面處的一終端或是其它導體元件可以從此表面處突出；可與此表面齊平；或者可相對於此表面凹陷於該基板中的一孔洞或凹部之中。該些接點140還包含充當該微電子元件之位址輸入的功能，位址資訊能夠於該些位址輸入處被接收或是被輸入至該微電子元件。該些接點140還包含資料接點，資料會經由該些資料接點被輸入或輸出至該微電子元件，或者，更常見的係，資料能夠經由相同的資料接點被輸入與輸出。除此之外，其它接點140則能夠被用來耦合封裝100至時脈信號、命令信號(例如，寫入致能、列位址選通、行位址選通)、電力與接地，並且亦可能耦合至多個參考電力與參考接地。
於另一範例中，一微電子元件能夠為一半導體晶片，其具有沿著此晶片的一面延伸的一或更多條額外繞線層，連接該晶片的接點。
在圖1A、1B、1C中，平行於第一表面102的方向在本文中稱為「水平」或「橫向」方向；而垂直於該第一表面的方向在本文中則稱為向上或向下方向並且在本文中亦被稱為「垂直」方向。本文中所引用的方向係在所引用的結構的參考座標系中。因此，此些方向可以落在相對於法線或重力參考座標系的任何方位。文中引述其中一個特徵元件被設置在「一表面上方」高於另一特徵元件的高度處的意義為該其中一個特徵元件在相同的正交方向中和該表面的相隔距離大於該另一特徵元件。相反地，文中引述其中一個特徵元件被設置在「一表面上方」低於另一特徵元件的 高度處的意義為該其中一個特徵元件在相同的正交方向中和該表面的相隔距離小於該另一特徵元件。
如圖1B至1C中進一步所見，封裝100可以在該封裝中和 表面102反向的表面104處有複數個終端120、121、124。如圖1B中所示，該些終端會被設置在一具有三列以上終端的面陣列之中，延伸在平行於該基板的表面104的相同方向中，也就是，延伸在諸如平行於表面104的「垂直」封裝佈局方向160或是「水平」封裝佈局方向162中。於其中一範例中，該些終端可以為任何類型的終端，例如，前面中已述的終端。該些終端包含一組第一終端120以及一組第二終端121，它們可以大部分或全部被設置在表面104的一中央區裡面，其分別座落在微電子元件110、112、114、116的相鄰與最近邊緣130、132、134、136之間。於其中一範例中，該些第一終端以及第二終端會被配置成用以攜載位址資訊，舉例來說，其可以被耦合至該封裝裡面的晶片的位址輸入並且其可以被用來明確指定該封裝裡面該些二或更多個晶片的記憶體儲存陣列裡面的位置。第三終端124被設置在該基板的中央區外面，其會包含終端用以在一或更多個方向中攜載資料至該些微電子元件或是從該些微電子元件處攜載資料，而且其會包含被耦合至該些微電子元件上各個接點的終端，舉例來說，用以連接至電力與接地。
於其中一範例中，該些第一終端以及第二終端會被耦合至一 組位址線126，如圖1C中所見。如本文中的用法，「位址線組」的意義為基板上的一組導體元件，例如，電線以及互連線，它們能夠一起被用來繞送來自該基板上之終端以及至少第一連接區與第二連接區中每一者的位址資 訊，第一微電子元件與第二微電子元件在該些終端以及至少第一連接區與第二連接區中每一者處被耦合至位址線。於某些情況中，該些「位址線」會被配置成用以攜載該位址資訊以及命令資訊(例如，上面提及的WE、RAS、以及CAS資訊或信號)至該些微電子元件的對應接點140。圖2所示的係支援封裝內「飛越(fly-by)」信號傳遞配置的互連原理，其已經過簡化，以達方便解釋與圖解的目的。於圖1A、1B、1C、以及2中所見的範例中，該些位址線被配置成用以攜載位址資訊給該封裝中的微電子元件110、112、114、116。進一步參考圖2，於其中一範例中，該封裝被配置成使得第一終端120-1、120-2分別被耦合至位址線126-1、126-2的第一區126A，該第一區126A遠離該些位址線的第二區126B，第二終端則被耦合至位址線126-1、126-2的第二區126B。微電子元件被耦合至該些位址線的二或更多個連接區(圖中所示的126C、126D、126E、以及126F)被設置在第一連接區與第二連接區之間。該些位址線126在第一路徑方向150中提供從該些第一終端經過該二或更多個連接區的信號路徑；或者，在和第一路徑方向反向的第二路徑方向152中提供從該些第二終端經過該二或更多個連接區至該些第一終端的信號路徑。如下面在額外範例中的進一步解釋，位址資訊在該封裝內流動的方向150、152會相依於在較高階組裝中(例如，在電路嵌板上或是在系統中)該微電子封裝和其它元件組裝的配置。
於圖1A、1B、1C、以及2中所提供的範例中，位址資訊被 配置成用以沿著該些第一終端120與第二終端121之間的位址線126傳輸，經過每一個連接區126C、126D、126E、以及126F，該位址資訊在該些連接區126C、126D、1261E、以及126F處分別被耦合至第一微電子元件、第二微 電子元件、第三微電子元件、以及第四微電子元件。位址資訊沿著該封裝內的該些位址線流動係沿著該些位址線中延伸在和個別微電子元件上的一列接點140所延伸之相同方向中的區段。舉例來說，位址線中包含連接區126C的區段延伸在垂直封裝佈局方向160中，該方向平行於微電子元件110上的一列接點140所延伸的方向。此外，位址線中包含連接區126D的區段延伸在水平封裝佈局方向162中，該方向平行於微電子元件112上的一列接點140所延伸的方向。此關係同樣適用於位址線中包含連接區126E的區段，其延伸在垂直封裝佈局方向160中，該方向平行於微電子元件114上的一列接點140；並且同樣適用於位址線中包含連接區126F的區段，其延伸在水平封裝佈局方向中，該方向平行於微電子元件116上的一列接點140。
於圖1B中進一步看見的一特殊範例中，該些位址線126會 疊置在封裝100中的微電子元件110、112、114、116中一或更多者的面上方。於圖1B的範例中，至少某些位址線126疊置在微電子元件110、112、114、116上方，其可以為疊置在每一個微電子元件上方的相同位址線126；或者，於某些情況中，一共用的位址線126組中不同的位址線可以疊置在每一個微電子元件上方。
參考圖2，每一個連接區126C、126D、126E、以及126F在 該些位址線中會有一相對於封裝100的第一終端120所決定的個別延遲。如本文中的用法，就一信號線路(例如，一組件裡面的一位址線，例如，在一封裝裡面的一封裝基板上)來說，「延遲」表示該信號線路的電路徑長度。因此，連接區126C會有相對於該些第一終端120的第一延遲，以及連接區126D會有相對於該些第一終端120的第二延遲，該第二延遲大於該第一延遲。 根據如圖1A至1C以及2中所見之實施例能夠達成的其中一項特徵為提供封裝內飛越位址信號傳遞，因為該些位址線中的第一延遲與第二延遲之間的差異大於該些第一終端以及該第一微電子元件的任兩個位址輸入之間，或是舉例來說，該些第一終端以及該第二微電子元件的任兩個位址輸入之間，的位址線中的延遲差異。如圖2中進一步所見，每一個微電子元件上的接點140(其被配置成用以接收位址資訊)通常被設置在該列接點的中心143與該列中相鄰於該微電子元件之周圍邊緣的第一末端144之間，而並非被設置在該中心143與該列中反向於第一末端144的第二末端145之間。
圖3提供一系統176裡面的封裝100之互連的特定範例，該 系統包含額外的電路元件。如圖3中所見，驅動器170-1、170-2(其可能為封裝100外部的一或更多個構件175的元件)會被配置成用以傳送位址資訊給封裝100的個別第一終端120-1與120-2。於特殊的範例中，驅動器170-1與170-2能夠為一構件175的元件，該構件175為一微處理器或微控制器，或者，該構件175包含一微處理器或微控制器，該些驅動器170-1與170-2被配置成用以沿著個別的路徑172-1與172-2將位於該封裝外部的一構件上的位址資訊分別驅動至該些第一終端120-1與120-2。該位址資訊會在第一終端120-1與120-2處被接收並且接著被封裝100的個別位址線126-1與126-2攜載至如上面所述的微電子元件110、112、114、116(圖1A至1C與2)。
如圖3中進一步所見，封裝100的第二終端121-1與121-2會耦合個別的位址線126-1與126-2。當安裝在系統176中時，該些第二終端121-1與121-2會耦合位在封裝100外部的個別終端電路178-1與178-2。如圖所示，該些終端電路會包含個別的終端電阻器電阻電路177-1、177-2， 舉例來說，該些終端電阻器電阻電路被耦合至個別的參考電位源179-1、179-2或者為被配置成用以供應一參考電位源的電路，該些參考電位源中的每一者可能為該系統的參考電力或參考接地。其它終端電路排列亦可能落在根據此實施例所討論的範疇內，而且除非另外提及，否則，所有此些終端電路排列皆被視為可套用。因此，於圖3中所示的排列中，位址資訊會被位在封裝100外部的驅動器170-1、170-2驅動至個別的第一終端120-1與120-2，並且接著被耦合至封裝基板上的位址線126-1、126-2，位址資訊接著會於該處依序被繞送至封裝100的個別連接區，舉例來說，被繞送至連接區126C(圖2)，接著被繞送至連接區126D，接著被繞送至連接區126E，以及接著被繞送至連接區126F，位址資訊會於該些連接區處被耦合至個別的微電子元件，舉例來說，被耦合至微電子元件110、112、114、116。於圖3中所見的實施例中，在抵達連接區126F之後，位址資訊會在第二終端121-1與121-2處離開封裝100，而被耦合至該些第二終端的終端電路178-1與178-2會分別為封裝100的個別位址線126-1與126-2提供終端作用，以便降低或消弭該位址資訊的不必要反射在電路徑方向152(其和位址資訊被配置成用以在封裝100內流動的主要電路徑方向150反向)中傳播。
圖4A所示的係微電子封裝100內的位址線的可能排列。如此圖中所見，在每一條位址線126中通往一連接區(例如，連接區126C)的延遲能夠藉由匹配電線的長度與該封裝基板上其它導體的長度而受到控制。於此配置中，作為每一個微電子元件之位址輸入的任何接點140(圖2)之間的最大相對延遲會以針對該微電子封裝之操作所選定的循環時間為基礎被控制在一可接受的公差內。因此，於其中一範例中，在其中一個微電子元 件的多個接點140中，介於其中一個接點140處所收到的位址資訊與另一個接點140處所收到的位址資訊之間所看見的最長相對延遲會是一個時脈週期的一半的分數，微電子封裝100被配置成以該分數所達到之該最高額定可用速度來操作。於此些條件下，落在抵達其中一個微電子元件之接點140的位址資訊的此公差內的相對延遲在本文中會被視為「沒有延遲」。於圖4A中所見的特定範例中，一組從「a」至「b」依序排列的八條位址線從第一連接區126C開始於其上繞送位址資訊，接著，依序繞送至連接區126D、126E、以及126F，如上面的討論。如圖4B中所見(圖4B代表圖4A的簡化版本)，圖4B顯示被稱為線路「126-1」的單一位址線，從被稱為「120a」的第一終端至被稱為「121a」的第二終端的位址線電路徑在垂直封裝佈局方向160與水平封裝佈局方向162的每一個方向中皆有電線長度，在該封裝的每一條位址線126(圖4A)中，該些長度會相當均勻。遵循圖4A中所示的位址線126的示範性電路徑通過連接區126C、126D、…等會看見，每一條位址線(舉例來說，位址線126-1)皆會延伸在垂直封裝佈局方向160與水平封裝佈局方向162中。
因此，對照圖4B中所示的位址線126-1和圖4A中所示的位 址線126會看見，每一條位址線的每一個區段在垂直封裝佈局方向160與水平封裝佈局方向162兩者中會單向偏移以幫助在該些位址線中從該些第一終端至該些第二終端提供相同的電路徑長度。
位址線126和每一個微電子元件110、112、114、116之間 的電互連能夠以各式各樣的方式來提供。因為封裝基板上的該些位址線126代表一提供位址資訊給該封裝之每一個微電子元件110、112、114、116的 匯流排，所以，降低該些位址線上的負載會有好處。明確地說，縮短延伸遠離該些位址線126的截線(例如，其將該些位址線被耦合至每一個微電子元件上的接點140)的長度會有優點。對該些位址線126中的一部分或全部來說，該些截線長度能夠被縮短的其中一種方式係疊置該些微電子元件中設置著該些接點140的面，如上面配合圖1B的討論。
參考圖5，縮短截線長度的另一種方式係在該些位址線126 中插入凸出部，俾使得個別位址線的第二區段在與其耦合的第一區段(舉例來說，位址線的區段226-1)遠離的方向中朝接點140延伸，俾使得耦合該第二區段與該接點140的截線的長度會變短。如圖5中所見，即使當位址線126的第一區段226-1延伸在平行於最近微電子元件之接點140列的方向160中，此區段仍可以不疊置在該微電子元件的該面上方。一第二區段226-2A延伸在該第一區段與和其耦合的一接點140之間的方向中，以及另一第二區段226-2B延伸在和其耦合的該接點140與該位址線中和第二區段226-2B耦合的一第一區段226-1B之間的方向中。
圖6A、6B、6C、以及6D所示的係能夠縮短該些位址線與 一微電子元件的接點之間的截線長度的進一步範例結構。因此，圖6A圖解一截線46，其在位址線26和一接點140之間的長度47小於該截線46所耦合的微電子元件110的寬度的一半。然而，圖6A中流至接點140的位址資訊係來自位址線26，接著經過截線46通往接點140。在圖6B所示的範例中，截線48的長度49會藉由在該位址線之中插入凸出部50、51而大幅縮短，凸出部50、51延伸在該位址線的第一區段52A、52B與該接點140之間的方向中。該些凸出部50、51能夠代表該封裝上的電線或是其它繞線，位址 資訊會在該封裝的該位址匯流排的一方向中被繞送經過該些凸出部50、51。
於此情況中，位址資訊的流動經過第一區段52A，經過第二 區段50與51，並且接著會沿著經過第一區段52B。截線48短於截線46，並且電感性較小，俾使得截線48在圖6B中提供給位址線26的負載小於圖6A中所示的截線。於圖6C中所示的進一步範例中，截線長度會因該些位址線之中有凸出部53、54而進一步縮短，每一個凸出部被耦合至該基板的一表面處的一焊墊55，該焊墊55接著藉由一焊線(舉例來說，單一焊線56)耦合該微電子元件的對應接點140。於圖6D中所示的又一範例中，該截線長度會因該些位址線之中有凸出部63、64而進一步縮短，每一個凸出部被耦合至該基板的一表面處的個別焊墊57、58，每一個此焊墊57、58接著藉由一焊線59耦合該微電子元件的對應接點140，俾使得有兩條焊線形成該位址線的一部分，其包含該些凸出部63、64。
如配合圖6A、6B、6C、或6D所示與討論般地繞送位址資 訊會看見，位址輸入與個別位址線之間的距離會被縮短。於特殊的範例中，圖6A至6C的範例中的截線的長度會縮短至小於一毫米，且於某些情況中會縮短至小於0.5毫米，甚至小於0.1毫米。其還可以使得作為位址輸入的該些微電子元件的接點與位址線的個別第一區段(舉例來說，諸如區段26(圖6A)的第一區段，或是有雷同定位的第一區段52A、52B(圖6B)，以及類似物)之間的距離於某些情況中可以縮短至小於一毫米，或者於其它範例中，可以縮短至小於0.5毫米，甚至小於0.1毫米。
圖7A所示的係根據本發明一實施例的封裝200的特殊互連 排列以及一電路嵌板或電路板202，舉例來說，每一個封裝200為根據上面 參考圖1A至1C、2、4A至4B、5、以及6A至6D所述之本發明實施例中的一或更多個實施例。圖7A中所見的排列會被稱為「蚌殼」排列，因為疊置在電路嵌板202的兩個反向側上的封裝200對齊該電路嵌板202的一表面204的相同面積或幾乎相同的面積，俾使得圖7A中所見的上封裝200的一組第一終端220(有連接至電路板202的連接線「A」)會對齊圖7A中所見的下封裝200的對應第二終端221(有連接至電路板202的連接線「B」)。同樣地，圖7A中所見的上封裝200的一組第二終端221(有連接至電路板202的連接線「B」)會對齊圖7A中所見的下封裝200的對應第一終端220(有連接至電路板202的連接線「A」)。
圖7B進一步圖解位在一封裝200的一表面處的終端的一種 可能的「焊球輸出(ballout)」配置，其能夠有利於運用在如圖7A中所見之封裝的蚌殼排列內。如本文中所示，一組第一終端220會包含被配置成用以接收位址資訊的終端，舉例來說，指派編號為A0至A15以及BA0至BA2。 該些第一終端還可以被配置成用以接收其它資訊，例如，被配置成用以取樣該位址資訊的時脈(CK)、用以輸入至該些微電子元件的命令(例如，寫入致能(WE)、列位址選通(RAS)、行位址選通(CAS))、以及可能的參考電位(例如，VDD)、…等。該些第二終端221會被配置成用以攜載和該些第一終端完全相同的資訊。如圖7B中所見，第一終端220的信號指派編號鏡向對稱於第二終端221的信號指派編號，因此，舉例來說，具有信號指派編號A10的第一終端220的位置以理論軸232為基準對稱於會有相同信號指派編號「A10」的對應第二終端221。不論在該封裝的外表面處的終端是否被給予不同的名稱，圖7B中所見的信號指派編號(例如，「A10」)會對應於微電子 元件(舉例來說，微電子元件110、112、114、116)之接點處的信號指定編號。
圖7B進一步圖解位在該外封裝表面處的終端的第三終端 224的排列，它們被配置成用以攜載位址資訊或是前面提及的命令WE、RAS、CAS以及取樣時脈CK以外的資訊。舉例來說，如圖7B中所見，第三終端224的一部分或全部同樣在垂直封裝佈局方向中以理論軸232為基準對稱於第四終端225，而第五終端226的一部分或全部會以延伸在水平封裝佈局方向中的第二理論軸234為基準對稱於第六終端227。
系統208內的封裝200、200’的蚌殼互連排列進一步概略顯 示在圖8中。如圖中所見，一驅動器270被配置成用以驅動一位址線272上的位址資訊至在圖8中所見的上封裝200中與其耦合的第一終端220，元件符號「A」，並且還用以驅動該位址線272上的位址資訊至在圖8中所見的下封裝200’中與其耦合的第二終端221，元件符號「B」。一旦位址資訊在上封裝的終端220處以及下封裝的終端221被接收，該位址資訊會在上封裝200內的方向150中沿著位址線流動並且在下封裝200’中的方向152中沿著位址線流動，以便通過被耦合至每一個封裝中的微電子元件的每一個連接區。於此情況中，下封裝200’中的位址資訊的流動係從第二終端(以第二終端221來表示)經過被耦合至微電子元件116的連接區226F，接著經過被耦合至微電子元件114的連接區226E，接著經過被耦合至微電子元件112的連接區226D，以及接著經過被耦合至微電子元件110的連接區226C。
於此情況中，倘若每一個特有封裝被配置成使得在該些位址 線中於第一電路徑方向中從該些第一終端至該第一連接區的第一延遲以及在該些位址線中於和第一電路徑方向反向的第二電路徑方向中從該些第二 終端至與其相鄰的連接區126F的延遲相同的話，其會有利於該蚌殼排列。此排列同樣適用於在該些位址線中於第一電路徑方向中從第一終端至該第二連接區126D的第二延遲，其和在該些位址線中於第二電路徑方向中從第二終端至與連接區126E的延遲相同。
圖9所示的係上面所述實施例的變化例，其中，一封裝300可以僅含兩個微電子元件，它們會被稱為第一微電子元件與第二微電子元件。於此情況中的結構和操作會與上面所述實施例與變化例之每一者中所述的結構和操作相同，例外的係，在該些第一組終端與第二組終端之間的位址線僅有第一連接區與第二連接區，它們分別被耦合至第一微電子元件與第二微電子元件。此封裝內的位址資訊的典型流動係從第一終端(位址資訊在該處被接收)流到一第一連接區(該些位址線於該處被耦合至第一微電子元件310)，並且接著從該第一連接區流到一第二連接區(其中，該些位址線於該處被耦合至第二微電子元件312)，並且接著流到封裝300的第二終端。
圖10所示的係根據上面配合圖1A至C與2所述之實施例的特殊變化例的實施例。於此實施例中，每一個微電子元件的類型能夠運用較少數量位址輸入(相較於上面的範例)來接收用以指定此微電子元件內之儲存位置所需要的位址資訊。因此，微電子元件410、412、414、以及416可以為LPDDRx，其中，此些微電子元件被配置成用以接收經多工的位址資訊或是經多工的位址與命令資訊，該些資訊在操作期間的至少某些時脈週期中以每個時脈週期至少兩次的速率被取樣。這和位址資訊與命令資訊通常以每個時脈週期一次的速率被取樣的其它類型記憶體不同，例如， DDRx。鑒於此排列，此些特殊類型的微電子元件410、412、414、416可能僅需要耦合被提供在該封裝基板上的某些位址線。所以，在圖10中所見的排列中，微電子元件410與412耦合第一組位址線426A，而微電子元件414與416耦合第二組位址線426B。
於又一變化例中，封裝中的微電子元件在其上包含重新分配 結構，例如，用來重新分配該微電子元件的接點至第二位置，舉例來說，可用於與其進行線焊的焊墊。
於又一變化例中，前面所述的任何封裝能夠被施行為「晶圓 級封裝」、「晶圓製程封裝」、或是類似物。於此範例中，該些位址線能夠為導電的電線，舉例來說，被設置於該封裝的一介電層上的經電鍍或蝕刻的金屬電線或是其它導電材料該介電層疊置在該些微電子元件的面上方並且金屬化通孔可以延伸穿過該介電層用以耦合該些電線與該些微電子元件的接點。
本文中所述的封裝可以包含其它特徵元件，例如，包覆模塊 (overmold)或是疊置在該些微電子元件中背向封裝基板的面上方的其它囊封材料。一散熱片可替代性被提供或者亦可同時被提供疊置在該些微電子元件的此些面上方。
在「晶圓級封裝」中，電線(例如，位址線以及其它導電結 構)可以延伸超越該些微電子元件的邊緣，抵達疊置在一包覆模塊或囊封材料中可以落在和該些微電子元件的接點承載面共同平面中的表面上方的區域。於此封裝中，於其中一範例中，該些終端中的至少一部分可以疊置在該包覆模塊或囊封材料的該表面上方。於其中一範例中，該些終端中的至 少一部分可以疊置在該些微電子元件的該些面上方。
參考圖1C，於又一變化例中，其上有記憶體儲存陣列的微 電子元件110、112、114、以及116(尤其是半導體晶片)的接點可以面向且接合該基板的對應接點，此些接點被提供在該基板的表面102處。
上面討論的結構提供特別的三維互連能力。此些能力能夠用 於任何類型的晶片。上面討論的結構能夠用來建構各式各樣電子系統。舉例來說，根據本發明進一步實施例的系統500包含一如上面所述的結構506以及其它電子構件508與510。於圖中所繪的範例中，構件508為半導體晶片，而構件510為顯示螢幕，但是任何其它構件亦能夠被使用。當然，圖11中雖然僅描繪兩個額外構件以達清楚圖解的目的；不過，該系統可以包含任何數量的此些構件。舉例來說，如上所述的結構506可以為上面討論的任何微電子封裝。結構506以及構件508與510被裝設在一共用的殼體501(圖中以虛線概略描繪)之中並且於必要時彼此電互連以形成所希望的電路。在圖中所示的示範性系統中，該系統包含一電路嵌板502，例如，撓性的印刷電路板，而且該電路嵌板包含許多導體504(圖11中僅描繪其中一個)，用以相互連接該些構件。然而，這僅為示範性；用於進行電連接的任何合宜結構皆能夠被使用。舉例來說，殼體501被描繪成可用於智慧型手機或其它蜂巢式電話、平板電腦、或是筆記型電腦之類型的可攜式殼體，而螢幕510則裸露在該殼體的表面處。當結構506包含一光敏元件(例如，成像晶片)時，一透鏡511或是其它光學裝置亦可被提供用以繞送光至該結構。再次地，圖11中所示的簡化系統僅為示範性；其它系統(其包含通常被視為固定式結構的系統，例如，桌上型電腦、路由器、以及類似物)亦能夠 利用上面討論的結構來製造。
因為上面討論之特徵元件的前述與其它變化例及組合皆能夠被運用而不脫離本發明，所以，較佳實施例的前面說明應僅被視為解釋性，而並非限制申請專利範圍所定義的本發明。
110‧‧‧微電子元件
112‧‧‧微電子元件
114‧‧‧微電子元件
116‧‧‧微電子元件
120-1‧‧‧第一終端
120-2‧‧‧第一終端
120a‧‧‧第一終端
121-1‧‧‧第二終端
121-2‧‧‧第二終端
126-1‧‧‧位址線
126-2‧‧‧位址線
126A‧‧‧第一連接區
126B‧‧‧第二連接區
126C‧‧‧連接區
126D‧‧‧連接區
126E‧‧‧連接區
126F‧‧‧連接區
140‧‧‧接點
143‧‧‧中心
144‧‧‧末端
145‧‧‧末端
150‧‧‧第一路徑方向
152‧‧‧第二路徑方向
160‧‧‧垂直封裝佈局方向
162‧‧‧水平封裝佈局方向

Claims (30)

  1. 一種微電子封裝，其包括：一封裝基板，其具有複數個第一終端，其用以連接一位於該封裝外部的構件，該些第一終端被配置成用以攜載位址資訊；以及第一微電子元件與第二微電子元件，每一者皆有一面向該基板之第一表面的面，每一個微電子元件包含一記憶體儲存陣列，而且每一個微電子元件有位址輸入，用以接收位址資訊，該位址資訊明確指定個別微電子元件的記憶體儲存陣列裡面的位置，該封裝基板進一步有複數條位址線，它們電連接該些第一終端並且被配置成用以攜載位址資訊至該基板上的一第一連接區，該第一連接區和該些第一終端相隔一第一延遲，該些位址線被配置成用以攜載該位址資訊超越該第一連接區，至少抵達該基板上的一第二連接區，該第二連接區和該些第一終端相隔一第二延遲，其中，該第一微電子元件的位址輸入會在該第一連接區處耦合每一條位址線，以及該第二微電子元件的位址輸入會在該第二連接區處連接每一條位址線，其中，該第二延遲大於該第一延遲。
  2. 根據申請專利範圍第1項的微電子封裝，其中，該基板會有一和該第一表面反向的第二表面，其中，該些終端係在該基板的該第二表面處。
  3. 根據申請專利範圍第1項的微電子封裝，其中，該些位址輸入和每一個位址輸入在個別連接區處耦合的位址線之間的距離小於兩毫米。
  4. 根據申請專利範圍第1項的微電子封裝，其中，該封裝基板進一步包括多個第二終端，它們經由該些位址線電耦合該些第一終端，其中，該些位址線被配置成用以攜載該位址資訊超越該第二連接區，朝向該些第二終 端。
  5. 一種微電子組件，其包含根據申請專利範圍第1項的微電子封裝，進一步包括一構件，該構件有複數個接點，該些接點連接該微電子封裝的第一終端，而且該構件包含驅動器，該些驅動器被配置成用以驅動該位址資訊。
  6. 根據申請專利範圍第5項的微電子組件，其中，該些第二終端被配置成用以連接一構件的對應第二接點，藉以於此連接狀態中，該些第二接點會以位在該微電子封裝外部的對應終端電路耦合該些第二終端。
  7. 根據申請專利範圍第4項的微電子封裝，其中，沿著第一電路徑方向中的位址線的第一延遲會和沿著第二電路徑方向中的位址線從該些第二終端至該第二連接區的第三延遲相同。
  8. 根據申請專利範圍第1項的微電子封裝，其中，該第一微電子元件的位址輸入被設置在延伸於第一方向中的某一列內的多個位置處，其中，相鄰於該第一微電子元件的該些位址線的多個第一區段延伸在該第一方向中。
  9. 根據申請專利範圍第8項的微電子封裝，其中，該些第一區段的至少一部分疊置在該第一微電子元件的該面上方。
  10. 根據申請專利範圍第9項的微電子封裝，其中，該些位址線的該些區段為第一區段，以及該些位址線的多個第二區段在遠離該些第一區段的第二方向中朝該第一微電子元件的位址輸入延伸，每一個第二區段的長度小於該微電子元件的寬度的一半。
  11. 根據申請專利範圍第10項的微電子封裝，其中，該些位址輸入和每 一個位址輸入在個別連接區處耦合的個別第一區段之間的距離小於兩毫米。
  12. 根據申請專利範圍第10項的微電子封裝，其中，該些第二區段的至少某些部分疊置在該些第一微電子元件與第二微電子元件中的一給定微電子元件的該面上方，以及該至少某些部分包含焊線，該些焊線被電連接至該給定微電子元件之該面處的一給定接點並且耦合該複數條位址線中的一位址線。
  13. 根據申請專利範圍第10項的微電子封裝，其中，該些第二區段的至少某些部分疊置在該些第一微電子元件與第二微電子元件中的一給定微電子元件的該面上方，而且該至少某些部分包含電基板接點，該些電基板接點面向且被接合至該給定微電子元件之該些接點中的個別接點。
  14. 根據申請專利範圍第1項的微電子封裝，其中，該些第一微電子元件與第二微電子元件在平行於該第一表面的方向中彼此隔開。
  15. 根據申請專利範圍第14項的微電子封裝，其中，該些第一微電子元件與第二微電子元件中分別提供位址輸入的面被排列在單一平面中。
  16. 一種系統，其包含一根據申請專利範圍第1項的微電子封裝，並且進一步包括一電路嵌板，該電路嵌板有接點電連接該些第一終端。
  17. 根據申請專利範圍第16項的系統，其進一步包括一殼體，該微電子封裝或該電路嵌板中至少其中一者被裝設至該殼體。
  18. 根據申請專利範圍第1項的微電子封裝，其進一步包括第三微電子元件與第四微電子元件，每一者皆包含一記憶體儲存陣列並且有位址輸入用以接收位址資訊，該位址資訊明確指定個別微電子元件的記憶體儲存陣 列裡面的位置，而且第三微電子元件與第四微電子元件中的每一者皆有一面向該第一表面的面；該些位址線進一步有一第三連接區與一第四連接區，該第三連接區和該些第一終端相隔一第三延遲，該第四連接區和該些第一終端相隔一第四延遲，其中，該些位址線被配置成用以攜載該位址資訊超越該第二連接區抵達一第三連接區，並且該些位址線被配置成用以攜載該位址資訊超越該第三連接區抵達該第四連接區，其中，該第三微電子元件的位址輸入耦合該第三連接區處的每一條位址線，以及該第四微電子元件的位址輸入耦合該第四連接區處的每一條位址線，其中，該第四延遲大於該第三延遲，該第三延遲大於該第二延遲，以及該第二延遲大於該第一延遲。
  19. 根據申請專利範圍第18項的微電子封裝，其中，該封裝基板進一步包括多個第二終端，它們經由該些位址線電耦合該些第一終端，其中，該些位址線被配置成用以攜載該位址資訊超越該第二連接區朝向該些第二終端。
  20. 一種微電子封裝，其包括：一封裝基板，其具有反向的第一表面與第二表面、複數個第一終端、以及複數個第二終端，該些第一終端與該些第二終端會在該封裝基板的第二表面處以及被配置成用以攜載位址資訊以及被配置成用以連接一位於該微電子封裝外部的構件；其中，該些第一終端包含第一群第一終端與第二群第一終端，以及該些第二終端會包含第一群第二終端與第二群第二終端，第一群第一終端耦合第一群第二終端，以及第二群第一終端耦合第二群第二終端； 第一微電子元件、第二微電子元件、第三微電子元件、以及第四微電子元件各有一面向該基板的第一表面的面，每一個微電子元件併入一記憶體儲存陣列，而且每一個微電子元件有位址輸入，用以接收位址資訊，該位址資訊明確指定個別微電子元件的記憶體儲存陣列裡面的位置；其中，該些第一微電子元件與第二微電子元件耦合該第一群第一終端，以及該些第三微電子元件與第四微電子元件耦合該第二群第一終端。
  21. 根據申請專利範圍第20項的微電子封裝，其中，該封裝基板會於其上有一第一群位址線與一第二群位址線，其中，該第一群第一終端會經由該第一群位址線耦合該第一群第二終端，以及該第二群第一終端會經由該第二群位址線耦合該第二群第二終端。
  22. 根據申請專利範圍第20項的微電子封裝，其中，該些第一微電子元件與第二微電子元件被配置成以每個時脈週期不超過一次地取樣該第一組位址線與第二組位址線中的信號。
  23. 根據申請專利範圍第20項的微電子封裝，其中，該些第一微電子元件與第二微電子元件被配置成在至少某些時脈週期期間以每個時脈週期至少兩次地取樣該第一組位址線與第二組位址線中的信號。
  24. 根據申請專利範圍第20項的微電子封裝，其中，該些位址線會延伸至疊置在該些第一微電子元件、第二微電子元件、第三微電子元件、以及第四微電子元件的面上方的區域。
  25. 根據申請專利範圍第20項的微電子封裝，其中，該些第一微電子元件、第二微電子元件、第三微電子元件、以及第四微電子元件會在平行於該第一表面的至少其中一個方向中彼此隔開。
  26. 根據申請專利範圍第25項的微電子封裝，其中，該些第一微電子元件、第二微電子元件、第三微電子元件、以及第四微電子元件中分別提供位址輸入的面會被排列在單一平面中。
  27. 根據申請專利範圍第20項的微電子封裝，其中，該基板會有一和該第一表面反向的第二表面，其中，該些終端係在該基板的該第二表面處。
  28. 根據申請專利範圍第20項的微電子封裝，其中，該些位址輸入和每一個位址輸入在個別連接區處耦合的位址線之間的距離小於兩毫米。
  29. 一種系統，其包含一根據申請專利範圍第20項的微電子封裝，並且進一步包括一電路嵌板，該電路嵌板有接點電連接該些第一終端。
  30. 根據申請專利範圍第29項的系統，其進一步包括一殼體，該微電子封裝或該電路嵌板中至少其中一者被裝設至該殼體。
TW103107565A 2013-03-15 2014-03-06 封裝內飛越信號傳遞 TWI537974B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/833,278 US8723329B1 (en) 2013-03-15 2013-03-15 In-package fly-by signaling

Publications (2)

Publication Number Publication Date
TW201447904A true TW201447904A (zh) 2014-12-16
TWI537974B TWI537974B (zh) 2016-06-11

Family

ID=50635618

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103107565A TWI537974B (zh) 2013-03-15 2014-03-06 封裝內飛越信號傳遞

Country Status (5)

Country Link
US (2) US8723329B1 (zh)
KR (1) KR20150132523A (zh)
CN (1) CN105144293A (zh)
TW (1) TWI537974B (zh)
WO (1) WO2014150918A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8659142B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8723329B1 (en) * 2013-03-15 2014-05-13 Invensas Corporation In-package fly-by signaling
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) * 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US20170186474A1 (en) * 2015-12-28 2017-06-29 Invensas Corporation Dual-channel dimm
US10090236B2 (en) * 2016-01-13 2018-10-02 Advanced Micro Devices, Inc. Interposer having a pattern of sites for mounting chiplets
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US10742217B2 (en) * 2018-04-12 2020-08-11 Apple Inc. Systems and methods for implementing a scalable system

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5128737A (en) * 1990-03-02 1992-07-07 Silicon Dynamics, Inc. Semiconductor integrated circuit fabrication yield improvements
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
US5898641A (en) * 1998-01-22 1999-04-27 Enable Semiconductor, Inc. Address transition circuit for a memory
US6072699A (en) * 1998-07-21 2000-06-06 Intel Corporation Method and apparatus for matching trace lengths of signal lines making 90°/180° turns
US6624515B1 (en) * 2002-03-11 2003-09-23 Micron Technology, Inc. Microelectronic die including low RC under-layer interconnects
JP4242117B2 (ja) * 2002-07-11 2009-03-18 株式会社ルネサステクノロジ 記憶装置
JP4236903B2 (ja) * 2002-10-29 2009-03-11 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
DE10330811B4 (de) * 2003-07-08 2009-08-13 Qimonda Ag Halbleiterspeichermodul
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
JP5616636B2 (ja) 2006-12-14 2014-10-29 ラムバス・インコーポレーテッド マルチダイメモリ素子
KR100861185B1 (ko) 2007-04-10 2008-09-30 주식회사 하이닉스반도체 반도체 패키지
JP5134569B2 (ja) 2009-02-23 2013-01-30 ラピスセミコンダクタ株式会社 メモリ装置
KR101596826B1 (ko) * 2009-10-26 2016-02-23 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 바이어스 전압 인가 방법
KR101751045B1 (ko) * 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
US8513817B2 (en) * 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8723329B1 (en) * 2013-03-15 2014-05-13 Invensas Corporation In-package fly-by signaling

Also Published As

Publication number Publication date
KR20150132523A (ko) 2015-11-25
CN105144293A (zh) 2015-12-09
WO2014150918A1 (en) 2014-09-25
US8723329B1 (en) 2014-05-13
US20140268537A1 (en) 2014-09-18
TWI537974B (zh) 2016-06-11
US9241420B2 (en) 2016-01-19

Similar Documents

Publication Publication Date Title
TWI537974B (zh) 封裝內飛越信號傳遞
JP5887417B2 (ja) 直交する窓を有するマルチダイワイヤボンドアセンブリのためのスタブ最小化
US8848392B2 (en) Co-support module and microelectronic assembly
US8848391B2 (en) Co-support component and microelectronic assembly
US8787034B2 (en) Co-support system and microelectronic assembly
US9368477B2 (en) Co-support circuit panel and microelectronic packages
CN103797574A (zh) 封装中的存储器模块
CN103797578A (zh) 封装中的存储器模块
US9728495B2 (en) Reconfigurable PoP
TWI591773B (zh) 適用於小佔用空間cpu及記憶體主機板設計的bga記憶體封裝中之晶粒堆疊技術
US10026467B2 (en) High-bandwidth memory application with controlled impedance loading
TWI459537B (zh) 用於無窗之導線結合總成之短線最小化
JP6185995B2 (ja) 共通サポートシステム及び超小型電子アセンブリ
US9343398B2 (en) BGA ballout partition techniques for simplified layout in motherboard with multiple power supply rail

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees