TW201444097A - 半導體元件 - Google Patents

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Abstract

一種半導體元件,包括基板、閘極、絕緣層、源極、汲極、半導體通道層、第一保護層以及第二保護層。閘極配置於基板上。絕緣層覆蓋閘極。源極以及汲極位於絕緣層上。半導體通道層配置於絕緣層上,且半導體通道層橋接源極和汲極。第一保護層覆蓋半導體通道層、源極以及汲極。第一保護層包含氧化矽。第二保護層配置於第一保護層上。第二保護層包含氮化矽,且第二保護層的氫濃度為約2.0×1022 atom/cm3至約3.11×1022 atom/cm3。

Description

半導體元件
本發明是有關於一種半導體元件。
金屬氧化物半導體(Metal Oxide Semiconductor)具有較高的載子遷移率(Mobility),因此備受重視。相較於非晶矽薄膜電晶體,金屬氧化物半導體電晶體具有更好的電性表現。另外,相較於低溫多晶矽薄膜電晶體,金屬氧化物半導體電晶體的製造方法更為簡單,所以近年來許多研究集中在金屬氧化物半導體電晶體。不過,金屬氧化物半導體的材料是非常敏感的,這導致金屬氧化物半導體的穩定性及可靠度(reliability)至今仍無法獲得令人滿意的結果。有鑑於此,目前亟需一種改良的半導體元件,期能有效改善金屬氧化物半導體的穩定性及可靠度。
本發明係提供一種半導體元件,俾能具有極佳的可靠度(reliability)。此半導體元件包括基板、閘極、絕緣層、源極、汲極、半導體通道層、第一保護層以及第二保護層。 閘極配置於基板上,絕緣層覆蓋閘極。源極以及汲極位於絕緣層上。半導體通道層配置於絕緣層上,且半導體通道層橋接源極和汲極。第一保護層覆蓋半導體通道層、源極以及汲極,且第一保護層包含氧化矽。第二保護層配置於第一保護層上,其中第二保護層包含氮化矽,且第二保護層的氫濃度為約2.0×1022 atom/cm3至約3.11×1022 atom/cm3
在一實施方式中,第二保護層的厚度為約300埃(angstrom)至約700埃。
在一實施方式中,第一保護層的厚度為約1000埃至約3000埃。
在一實施方式中,半導體元件更包括一通道保護層,其中通道保護層配置於半導體通道層與第一保護層之間,且通道保護層於一垂直投影方向上與半導體通道層重疊。
在一實施方式中,通道保護層之材料包含氧化矽。
在一實施方式中,半導體通道層配置於源極以及汲極上,且半導體通道層之一側覆蓋部分之源極,半導體通道層之另一側覆蓋部分之汲極。
在一實施方式中,半導體通道層設置於絕緣層以及源極、汲極之間,且部分之源極覆蓋半導體通道層之一側,部分之汲極覆蓋半導體通道層之另一側。
在一實施方式中,半導體通道層於一垂直投影方向上與閘極重疊。
在一實施方式中,半導體通道層包含至少一金屬氧化物之材料,係選自氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)、氧化銦鎵(IGO)、氧化錫(ZnO)、氧化鎘‧氧化鍺(2CdO‧GeO2)、氧化鎳鈷(NiCo2O4)以及上述之組合所組成的群組。
在一實施方式中,半導體元件更包括一平坦層以及一畫素電極。平坦層覆蓋第二保護層。第一保護層、第二保護層以及平坦層分別具有第一開口、第二開口以及第三開口,且第一開口、第二開口以及第三開口相互以暴露出汲極。畫素電極位在部分之平坦層上,且畫素電極透過第一開口、第二開口及第三開口接觸並電性連接於汲極。
10‧‧‧半導體元件
10a‧‧‧半導體元件
100‧‧‧基板
110‧‧‧閘極
120‧‧‧絕緣層
131‧‧‧源極
132‧‧‧汲極
140‧‧‧半導體通道層
141‧‧‧通道保護層
150‧‧‧第一保護層
151‧‧‧第一開口
160‧‧‧第二保護層
161‧‧‧第二開口
170‧‧‧平坦層
171‧‧‧第三開口
180‧‧‧畫素電極
第1圖繪示本發明實施方式之半導體元件的剖面示意圖。
第2圖繪示本發明另一實施方式之半導體元件的剖面示意圖。
第3圖繪示本發明實施方式之第二保護層的氫濃度(CH)與氨/矽烷流量比(GR)的關係圖。
第4圖繪示本發明實施方式之半導體元件的起始臨界電壓(Vth)與氨/矽烷流量比(GR)關係圖。
第5圖繪示本發明實施方式之半導體元件在經過300小時高溫高濕測試之後,半導體元件的臨界電壓(Vth)與氨/矽烷流量比(GR)關係圖。
為了使本揭示內容的敘述更加詳盡與完備,下文針對了本發明的實施態樣與具體實施例提出了說明性的描述;但這並非實施或運用本發明具體實施例的唯一形式。以下所揭露的各實施例,在有益的情形下可相互組合或取代,也可在一實施例中附加其他的實施例,而無須進一步的記載或說明。
在以下描述中,將詳細敘述許多特定細節以使讀者能夠充分理解以下的實施例。然而,可在無此等特定細節之情況下實踐本發明之實施例。在其他情況下,為簡化圖式,熟知的結構與裝置僅示意性地繪示於圖中。
第1圖繪示本發明實施方式之半導體元件10的剖面示意圖。半導體元件10包含閘極110、絕緣層120、源極131、汲極132、半導體通道層140、第一保護層150以及第二保護層160。半導體元件10可形成在任何適當的基板100上,例如玻璃基板、聚乙烯對苯二甲酸酯(PET)基板、聚萘二甲酸乙二酯(PEN)基板、聚醯亞氨或聚碳酸酯基板或不銹鋼基板。
閘極110配置於基板100上,可使用例如濺鍍、脈衝雷射蒸汽沈積法、電子束蒸發、化學氣相沈積等方法形成閘極110。閘極110可以是單層結構或多層結構。閘極110的材料可為具有導電性的金屬材料,例如鉑、金、鎳、鋁、鉬、銅、釹、上述材料的合金或上述材料的組合。此 外,可利用微影蝕刻製程以形成圖案化之閘極110。
絕緣層120覆蓋閘極110,用以避免閘極110和源極131、汲極132與半導體通道層140直接接觸。絕緣層120可使用濺鍍、脈衝雷射蒸汽沈積法、電子束蒸發、化學氣相沈積等方法。絕緣層120的材料可為諸如氧化矽(SiOx)或氮化矽(SiNy)等無機材料或是具有介電特性之高分子有機材料。
源極131和汲極132分別設置於閘極110上方的絕緣層120上。一般而言,源極131和汲極132可包含例如鉑、金、鎳、鋁、鉬、銅、釹等金屬材料。可以使用例如濺鍍、脈衝雷射蒸汽沈積法、電子束蒸發、化學氣相沈積等製程以形成源極131和汲極132。此外,能夠利用一般的微影蝕刻製程以形成圖案化之源極131和汲極132。
半導體通道層140配置在絕緣層120上,並且半導體通道層140橋接源極131和汲極132。在本實施方式中,如第1圖所示,半導體通道層140的一側邊覆蓋源極131的一部分,而且半導體通道層140的另外一個側邊覆蓋汲極132的一部分。換言之,半導體通道層140的一部分是配置在源極131以及汲極132上,半導體通道層140的另一部分則是配置在源極131與汲極132之間的絕緣層120上。根據本發明之數個實施例,半導體通道層140可包含至少一種金屬氧化物材料,此金屬氧化物材料可例如為氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)、氧化銦鎵(IGO)、氧化錫(ZnO)、氧化鎘‧氧化鍺(2CdO‧GeO2)、氧化鎳鈷(NiCo2O4) 或上述之組合。
第一保護層150包含氧化矽,而且第一保護層150覆蓋半導體通道層140、源極131、汲極132以及絕緣層120。第一保護層150的厚度可例如為約1000埃(Angstrom)至約3000埃。第二保護層160配置於第一保護層150上,而且第二保護層160包含氮化矽。第二保護層160的厚度為約300埃(angstrom)至約700埃。第二保護層160的氫濃度為約2.0×1022 atom/cm3至約3.11×1022 atom/cm3。一般而言,氮化矽層含有微量的氫元素,這些氫元素是在形成氮化矽層的過程中一併被夾雜在氮化矽層中。舉例而言,當利用化學氣相沈積技術來形成氮化矽時,通常使用矽烷(SiH4)、氨(NH3)以及氮氣(N2)來形成氮化矽,矽烷用以提供氮化矽層中矽原子的來源,氨以及氮氣用以提供氮化矽層中氮原子的來源。由於氨分子及矽烷都包含氫原子,因此在化學氣相沈積的過程中,少量的氫原子會一併被夾雜在氮化矽層中,而讓氮化矽層包含有微量的氫元素。在本實施例中,第二保護層160的氫濃度為約2.0×1022 atom/cm3至約3.11×1022 atom/cm3,而且上述氫濃度範圍具有關鍵性。當第二保護層160中氮化矽的氫濃度介於前述範圍之間時,能夠有效改善半導體元件10的可靠度,並且具有較佳的元件特性。更具體地說,當第二保護層160中氮化矽的氫濃度介於前述範圍之間時,半導體元件10在經過300小時高溫且高濕條件下之可靠度試驗中,半導體元件10的臨界電壓(threshold voltage)相較於半導體元件10初始的臨 界電壓並無顯著的影響。
在本實施例中,第一保護層150以及第二保護層160分別具有一第一開口151以及一第二開口161。第二開口161位在第一開口151上方,並且第二開口161連通第一開口151。第一開口151和第二開口161位在汲極132上方,因此汲極132可經由第一開口151和第二開口161而被暴露出來。
在另一實施例中,半導體元件10更包括一通道保護層141。通道保護層141配置於半導體通道層140與第一保護層150之間。通道保護層141在絕緣層120上的垂直投影與半導體通道層140在絕緣層120上的垂直投影重疊。換言之,通道保護層141在一垂直投影方向上與半導體通道層140重疊。在一具體實例中,通道保護層141可配置在半導體通道層140上,並且通道保護層141與半導體通道層140具有相同的輪廓。通道保護層141與半導體通道層140能夠在同一道微影蝕刻製程中形成,而具有大致相同的圖案或輪廓。通道保護層141的材料可例如為氧化矽。
在另一實施例中,半導體元件10更包括一平坦層170以及一畫素電極180。平坦層170覆蓋第二保護層160,而且平坦層170具有一第三開口171。第三開口171連通於第二開口161及第一開口151。具體而言,第二開口161位於第一開口151上方,第三開口171位於第二開口161上方。可以藉由同一道微影蝕刻來形成第一開口151、第二 開口161及第三開口171。畫素電極180位在平坦層170的一部分上。畫素電極180能夠透過第一開口151、第二開口161及第三開口接觸並電性連接於汲極132。
第2圖繪示本發明另一實施方式之半導體元件10a的剖面示意圖。半導體元件10a與第1圖之半導體元件10中元件符號相同代表相同元件於此不再贅述。在本實施例中,半導體元件10a的源極131、汲極132和半導體通道層140的配置方式與第1圖之半導體元件10不同。如第2圖所示的半導體元件10a中,源極131的一部分覆蓋在半導體通道層140的一側上,汲極132的一部分覆蓋在半導體通道層140之另一側上。換言之,半導體通道層140設置於絕緣層120、源極131和汲極132之間,且半導體通道層140在一垂直投影方向上與閘極110部份重疊。在一變化實施例中,半導體元件10a亦可不設置通道保護層141於半導體通道層140上(圖未示),但不限於此。
第3圖繪示本發明實施方式之第二保護層的氫濃度(CH)與氨/矽烷流量比(GR)的關係圖。第3圖的橫座標為氨(NH3)/矽烷(SiH4)流量比(GR),縱座標為為氫濃度(CH)(1022atoms/cm3)。由第3圖可知,當氨/矽烷流量比(GR)愈大,氮化矽層的氫濃度含量愈高。
第4圖繪示本發明實施方式之半導體元件的起始臨界電壓(Vth)與氨/矽烷流量比(GR)關係圖。第4圖所示的實驗數值是半導體元件在進行高溫高濕測試之前的結果。由第4圖可知,當氨/矽烷流量比(GR)介於1~2之間時,半 導體元件的臨界電壓介於約-1 V至約-5 V之間,較適合應用在實際的電子裝置中。但是,當氨/矽烷流量比(GR)大於或等於2.5時,半導體元件的臨界電壓低於約-15 V,臨界電壓低於約-15 V的半導體元件較不容易被實際應用在電子裝置中。
第5圖繪示本發明實施方式之半導體元件在經過300小時高溫高濕測試之後,半導體元件的臨界電壓(Vth)與氨/矽烷流量比(GR)關係圖。由第5圖可知,當氨/矽烷流量比(GR)大於或等於約2.5時,雖然半導體元件的臨界電壓不會因為高溫高濕測試而有所影響,但是半導體元件臨界電壓太低較不易實際應用於電子裝置中。在本實施例中,當氨/矽烷流量比(GR)介於約1至約2之間,半導體元在經過300小時的高溫高濕測試之後,依然維持在初始的臨界電壓值。經進一步研究後發現,當氮化矽層的氫濃度介於約2.0×1022 atom/cm3至約3.11×1022 atom/cm3之間,半導體元件同時兼具較佳的臨界電壓以及元件的可靠性。換言之,如果氮化矽的氫濃度低於2.0×1022 atom/cm3,半導體元件的特性不穩定,無法通過可靠度測試。如果氮化矽的氫濃度高於3.11×1022 atom/cm3,半導體元件雖然能夠通過可靠度測試,但是半導體元件的初始臨界電壓太低,較不易被實際應用於電子裝置中。當氮化矽層的氫濃度介於約2.0×1022 atom/cm3至約3.11×1022 atom/cm3之間,半導體元件同時兼具可應用的臨界電壓值以及元件的可靠性。
雖然本發明已以實施方式揭露如上,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧半導體元件
100‧‧‧基板
110‧‧‧閘極
120‧‧‧絕緣層
131‧‧‧源極
132‧‧‧汲極
140‧‧‧半導體通道層
141‧‧‧通道保護層
150‧‧‧第一保護層
151‧‧‧第一開口
160‧‧‧第二保護層
161‧‧‧第二開口
170‧‧‧平坦層
171‧‧‧第三開口
180‧‧‧畫素電極

Claims (10)

  1. 一種半導體元件,包括:一基板;一閘極,配置於該基板上;一絕緣層覆蓋該閘極;一源極以及一汲極,位於該絕緣層上;一半導體通道層,配置於該絕緣層上,且該半導體通道層橋接該源極和該汲極;一第一保護層,覆蓋該半導體通道層、該源極以及該汲極,且該第一保護層包含氧化矽;以及一第二保護層,配置於該第一保護層上,其中該第二保護層包含氮化矽,且該第二保護層的氫濃度為約2.0×1022 atom/cm3至約3.11×1022 atom/cm3
  2. 如請求項1所述之半導體元件,其中該第二保護層的一厚度為約300埃(angstrom)至約700埃。
  3. 如請求項1所述之半導體元件,其中該第一保護層的一厚度為約1000埃至約3000埃。
  4. 如請求項1所述之半導體元件,更包括一通道保護層,其中該通道保護層配置於該半導體通道層與該第一保護層之間,且該通道保護層於一垂直投影方向上與該半導體通道層重疊。
  5. 如請求項4所述之半導體元件,其中該通道保護層 之材料包含氧化矽。
  6. 如請求項1所述之半導體元件,其中該半導體通道層配置於該源極以及該汲極上,且該半導體通道層之一側覆蓋部分之該源極,該半導體通道層之另一側覆蓋部分之該汲極。
  7. 如請求項1所述之半導體元件,其中該半導體通道層設置於該絕緣層以及該源極、該汲極之間,且部分之該源極覆蓋該半導體通道層之一側,部分之該汲極覆蓋該半導體通道層之另一側。
  8. 如請求項1所述之半導體元件,其中該半導體通道層於一垂直投影方向上與該閘極重疊。
  9. 如請求項1所述之半導體元件,其中該半導體通道層包含至少一金屬氧化物之材料,係選自氧化銦鎵鋅(IGZO)、氧化銦鋅(IZO)、氧化銦鎵(IGO)、氧化錫(ZnO)、氧化鎘‧氧化鍺(2CdO‧GeO2)、氧化鎳鈷(NiCo2O4)以及上述之組合所組成的群組。
  10. 如請求項1所述之半導體元件,更包括:一平坦層,覆蓋該第二保護層,其中該第一保護層、該第二保護層以及該平坦層分別具有一第一開口、一第二開口以及一第三開口,且該第一開口、該第二開口及該第三開口相互連通以暴露出該汲極;以及 一畫素電極,位在部分之該平坦層上,且該畫素電極透過該第一開口、該第二開口及該第三開口接觸並電性連接於該汲極。
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