TW201438250A - 顯示面板及其製作方法 - Google Patents

Abstract

本發明提供一種顯示面板及其製作方法。本發明之顯示面板包括轉接電極。轉接電極係與薄膜電晶體的閘極由同一道光罩形成，不需利用額外圖案化製程加以製作。此外，薄膜電晶體的汲極係經由介電層之開口與轉接電極接觸並進而與畫素電極電性連接，而於蝕刻介電層時不會暴露出畫素電極，因此可避免畫素電極於蝕刻介電層時受到損傷。

Description

顯示面板及其製作方法

本發明係關於一種顯示面板及其製作方法，尤指一種具有自行對準之摻雜區、使用摻雜半導體層作為儲存電容下電極以及使用轉接電極連接畫素電極與薄膜電晶體之汲極的顯示面板及其製作方法。

一般而言，顯示面板包括複數個畫素結構，且各畫素結構包括薄膜電晶體、儲存電容以及畫素電極等元件。在習知顯示面板中，薄膜電晶體的半導體層內的源極摻雜區與汲極摻雜區以及閘極係使用不同的光罩加以定義，因此源極摻雜區與汲極摻雜區的位置容易與由閘極的位置有所偏差，而造成薄膜電晶體的元件特性不穩定的問題。此外，在習知顯示面板中，畫素電極容易在蝕刻介電層之開口時受損，而影響顯示面板之顯示品質。

本發明之目的之一在於提供一種顯示面板及其製作方法，以提升顯示面板之薄膜電晶體的元件特性及顯示品質。

本發明之一實施例提供一種製作顯示面板之方法，包括下列步驟。提供一基板，基板具有一畫素區、一第一薄膜電晶體區以及一儲存電容區。於基板上形成一圖案化半導體層，圖案化半導體層包括一第一半導體圖案以及一儲存電容下電極。第一半導體圖案設置於第一薄膜電晶體區內，而儲存電容下電極，設置於儲存電容區內。於基板上形成一絕緣層，其中絕緣層覆蓋圖案化半導體層。於絕緣層上形成一第一圖案化導電層，第一圖案化 導電層包括一第一閘極以及一轉接電極。第一閘極設置於第一薄膜電晶體區內，且第一閘極部分暴露出第一半導體圖案。轉接電極設置於畫素區內。進行一第一離子注入製程，以於第一閘極所暴露出之第一半導體圖案中形成一第一摻雜區以及一第二摻雜區，以及對儲存電容下電極進行摻雜。於絕緣層上形成一第二圖案化導電層，第二圖案化導電層包括一儲存電容上電極以及一畫素電極。儲存電容上電極設置於儲存電容區內並與儲存電容下電極至少部分重疊。畫素電極設置於畫素區內，其中一部分之畫素電極位於絕緣層之表面，而另一部分之畫素電極位於轉接電極之表面。於絕緣層上形成一介電層，並於介電層與絕緣層中形成一第一開口暴露出第一摻雜區以及一第二開口暴露出第二摻雜區，以及於介電層中形成一第三開口暴露出轉接電極。於介電層上形成一第三圖案化導電層，第三圖案化導電層包括一第一源極以及一第一汲極。第一源極填入第一開口並與第一摻雜區電性連接，第一汲極填入第二開口並與第二摻雜區電性連接以及填入第三開口並與轉接電極電性連接。

本發明之另一實施例提供一種顯示面板。顯示面板包括一基板、一圖案化半導體層、一絕緣層、一第一圖案化導電層、一第二圖案化導電層、一介電層以及一第三圖案化導電層。基板具有一畫素區、一第一薄膜電晶體區以及一儲存電容區。圖案化半導體層設置於基板上，圖案化半導體層包括一第一半導體圖案以及一儲存電容下電極。第一半導體圖案設置於基板上並位於第一薄膜電晶體區內，且第一半導體圖案具有一第一摻雜區、一第二摻雜區以及一第一通道區。儲存電容下電極設置於基板上並位於儲存電容區內，其中儲存電容下電極包括一摻雜半導體層。絕緣層設置於基板上並覆蓋圖案化半導體層。第一圖案化導電層設置於絕緣層上，且第一圖案化導電層包括一第一閘極以及一轉接電極。第一閘極設置於第一薄膜電晶體區內，且第一閘極暴露出第一摻雜區以及第二摻雜區。轉接電極設置於畫素區內。第 二圖案化導電層設置於絕緣層上，且第二圖案化導電層包括一儲存電容上電極以及一畫素電極。儲存電容上電極設置於儲存電容區內並與儲存電容下電極至少部分重疊。畫素電極設置於畫素區內，其中一部分之畫素電極位於絕緣層之表面，而另一部分之畫素電極位於轉接電極之表面。介電層設置於絕緣層上，其中介電層與絕緣層具有一第一開口暴露出第一摻雜區以及一第二開口暴露出第二摻雜區，介電層具有一第三開口暴露出轉接電極，且介電層暴露出畫素電極。第三圖案化導電層設置於介電層上，且第三圖案化導電層包括一第一源極以及一第一汲極。第一源極填入第一開口並與第一摻雜區電性連接，第一汲極填入第二開口並與第二摻雜區電性連接以及填入第三開口並與轉接電極電性連接。

本發明之顯示面板及其製作方法具有下列優點。顯示面板之儲存電容之下電極與上電極可分別與薄膜電晶體之半導體層與閘極的製程整合，因此不需增加額外製程。此外，儲存電容之下電極為摻雜半導體電極，因此具有較佳的電容值。本發明之顯示面板具有與薄膜電晶體的閘極共同形成的轉接電極，因此轉接電極不需利用額外製程加以製作。薄膜電晶體的汲極係與轉接電極接觸，並經由轉接電極與畫素電極電性連接，於蝕刻介電層時不會暴露出畫素電極，因此可避免於蝕刻介電層時造成畫素電極受到損傷。

10‧‧‧基板

10P‧‧‧畫素區

101‧‧‧第一薄膜電晶體區

10C‧‧‧儲存電容區

12‧‧‧圖案化半導體層

121‧‧‧第一半導體圖案

12B‧‧‧儲存電容下電極

14‧‧‧絕緣層

16‧‧‧第一圖案化導電層

161‧‧‧第一閘極

16C‧‧‧轉接電極

181‧‧‧第一摻雜區

182‧‧‧第二摻雜區

201‧‧‧第一輕摻雜區

202‧‧‧第二輕摻雜區

22‧‧‧第二圖案化導電層

22P‧‧‧畫素電極

22T‧‧‧儲存電容上電極

23‧‧‧介電層

141‧‧‧第一開口

142‧‧‧第二開口

143‧‧‧第三開口

24‧‧‧第三圖案化導電層

241S‧‧‧第一源極

241D‧‧‧第一汲極

28‧‧‧保護層

144‧‧‧第四開口

38‧‧‧框膠

122‧‧‧第二半導體圖案

162‧‧‧第二閘極

183‧‧‧第三摻雜區

184‧‧‧第四摻雜區

203‧‧‧第三輕摻雜區

204‧‧‧第四輕摻雜區

121C‧‧‧第一通道區

122C‧‧‧第二通道區

145‧‧‧第五開口

146‧‧‧第六開口

242S‧‧‧第二源極

242D‧‧‧第二汲極

30’‧‧‧陣列基板

32‧‧‧發光層

34‧‧‧對向電極

50‧‧‧上蓋基板

1’‧‧‧顯示面板

LC‧‧‧液晶層

40‧‧‧對向基板

42‧‧‧基板

CF‧‧‧彩色濾光片

BM‧‧‧黑色矩陣

44‧‧‧共通電極

1‧‧‧顯示面板

GL‧‧‧閘極線

PL1‧‧‧第一電源線

DL‧‧‧資料線

PL2‧‧‧第二電源線

第1圖至第8圖繪示了本發明之第一實施例之製作顯示面板之方法示意圖。

第9圖至第17圖繪示了本發明之第二實施例之製作顯示面板之方法示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的 構成內容及所欲達成之功效。

請參考第1圖至第8圖。第1圖至第8圖繪示了本發明之第一實施例之製作顯示面板之方法示意圖。本實施例係以製作液晶顯示面板之方法為例，但不以此為限。首先如第1圖所示，提供一基板10。基板10具有畫素區10P、第一薄膜電晶體區101以及儲存電容區10C，其中畫素區10P主要係用以設置後續形成的畫素電極、第一薄膜電晶體區101係用來設置後續形成的第一薄膜電晶體，而儲存電容區10C係用來設置後續形成的儲存電容。基板10可為各式硬式或軟式的透明基板例如玻璃基板、石英基板或塑膠基板等，但不以此為限。接著，於基板10上形成一圖案化半導體層12。圖案化半導體層12可利用例如沉積、微影與蝕刻技術加以形成，但不以此為限。圖案化半導體層12包括一第一半導體圖案121設置於第一薄膜電晶體區101內，以及一儲存電容下電極12B設置於儲存電容區10C內。圖案化半導體層12可包括矽例如非晶矽層、多晶矽層、微晶矽層或奈米晶矽層，或是氧化物半導體層例如氧化銦鎵鋅(indium gallium zinc oxide,IGZO)、氧化銦鋅(indium zinc oxide,IZO)、氧化銦錫(indium tin oxide,ITO)、氧化鈦(titanium oxide,TiO)、氧化鋅(zinc oxide,ZnO)、氧化銦(indium oxide,InO)、氧化鎵(gallium oxide,GaO)，或是其它各種適合之半導體層。

如第2圖所示，接著於基板10上形成一絕緣層14。絕緣層14覆蓋圖案化半導體層12。絕緣層14係作為閘極絕緣層之用，其材料可為各式絕緣材料例如氧化矽、氮化矽或氮氧化矽等，但不以此為限。隨後，於絕緣層14上形成一第一圖案化導電層16。第一圖案化導電層16可利用例如沉積、微影與蝕刻技術加以形成，但不以此為限。第一圖案化導電層16包括一第一閘極161與一轉接電極16C。第一閘極161設置於第一薄膜電晶體101區內， 且第一閘極161部分暴露出第一半導體圖案121。轉接電極16C設置於畫素區10P內。第一圖案化導電層16更可包括一閘極線(圖未示)與第一閘極161電性連接，以及一共通線(圖未示)。第一圖案化導電層16可包括不透明圖案化導電層或透明圖案化導電層。若第一圖案化導電層16選用不透明圖案化導電層，其材料可為金屬或合金，例如金、銀、銅、鋁、鈦、鉬等金屬或其合金，但不以此為限。若第一圖案化導電層16選用透明圖案化導電層，其材料可為例如氧化銦錫(ITO)、氧化銦鋅(IZO)或其它適合之透明導電材料。之後，進行一第一離子注入製程，以於第一閘極161所暴露出之第一半導體圖案121中形成一第一摻雜區181以及一第二摻雜區182，以及對儲存電容下電極12B進行摻雜。由於第一離子注入製程係利用第一閘極161作為遮罩，因此第一摻雜區181與第二摻雜區182不需使用額外光罩而可以自行對準方式形成，藉此第一摻雜區181與第二摻雜區182的位置與第一閘極161的位置不會產生相對偏移。在第一離子注入製程之後，儲存電容下電極12B的材料會由導電性不佳的半導體材料變成導電性較佳的摻雜半導體材料，因此可以提高儲存電容的電容值。

如第3圖所示，為了避免短通道效應，本實施例之方法可選擇性地於第一半導體圖案121中形成輕摻雜汲極(lightly doped drain,LDD)，以降低漏電流。在本實施例中，形成輕摻雜汲極的製程可如下所述，但不以此為限。於進行第一離子注入製程之後，去除部分之第一閘極161以縮減第一閘極161之尺寸。隨後，進行一第二離子注入製程，以於縮減之第一閘極161所暴露出之第一半導體圖案121中形成一第一輕摻雜區201以及一第二輕摻雜區202。也就是說，由於第二離子注入製程係利用縮減之第一閘極161作為遮罩，因此第一輕摻雜區201以及第二輕摻雜區202不需使用額外光罩而可以自行對準方式形成，藉此第一輕摻雜區201以及第二輕摻雜區202的位置與第一閘極161的位置不會產生相對偏移。此外，縮減之第一閘極161所 覆蓋的第一半導體圖案121中會形成一第一通道區121C。第一輕摻雜區201設置於第一摻雜區181與第一通道區121C之間，而第二輕摻雜區202設置於第二摻雜區182與第一通道區121C之間。第一輕摻雜區201與第二輕摻雜區202係作為輕摻雜汲極之用，且第一輕摻雜區201與第二輕摻雜區202之摻雜濃度小於第一摻雜區181與第二摻雜區182之摻雜濃度。

如第4圖所示，接著於絕緣層14上形成一第二圖案化導電層22。第二圖案化導電層22可利用例如沉積、微影與蝕刻技術加以形成，但不以此為限。第二圖案化導電層22包括一儲存電容上電極22T以及一畫素電極22P。儲存電容上電極22T設置於儲存電容區10C內並與儲存電容下電極12B至少部分重疊。畫素電極22P設置於畫素區10P內，其中一部分之畫素電極22P位於絕緣層14之表面，而另一部分之畫素電極22P位於轉接電極16C之表面。也就是說，轉接電極16C與畫素電極22P於垂直投影方向上部分重疊。儲存電容上電極22T可與畫素電極22P電性連接，且儲存電容下電極12B、儲存電容上電極22T以及位於其間的絕緣層14會構成儲存電容。在本實施例中，第一圖案化導電層16與第二圖案化導電層22係由兩道不同的圖案化製程加以形成。且在本實施例中，第一圖案化導電層16與第二圖案化導電層22之間並無任何絕緣層或介電層之阻隔。第二圖案化導電層22可包括不透明圖案化導電層或透明圖案化導電層。若第二圖案化導電層22選用不透明圖案化導電層，其材料可為金屬或合金，例如金、銀、銅、鋁、鈦、鉬等金屬或其合金，但不以此為限。若第二圖案化導電層22選用透明圖案化導電層，其材料可為例如氧化銦錫(ITO)、氧化銦鋅(IZO)或其它適合之透明導電材料。值得說明的是，由第二圖案化導電層22構成的畫素電極22P係於由第一圖案化導電層16構成的轉接電極16C之後形成，因此在沉積作為第一圖案化導電層16的導電層(圖未示)時不會造成第二圖案化導電層22的結晶。另外，由於畫素電極22P與轉接電極16C僅有小面積的重疊，因此在進行高溫製程例如 活化製程或氫化製程時不易產生剝離(peeling)問題。

如第5圖所示，接著於絕緣層14上形成一介電層23，並於介電層23與絕緣層14中形成一第一開口141暴露出第一摻雜區181以及一第二開口142暴露出第二摻雜區182，以及於介電層23中形成一第三開口143暴露出轉接電極16C。第一開口141、第二開口142與第三開口143可利用例如微影與蝕刻技術加以形成，但不以此為限。介電層23之材料可為無機介電材料例如氧化矽、氮化矽或氮氧化矽等，或有機介電材料例如壓克力，或有機/無機混合材料，但不以此為限。另外，在本實施例中，介電層23亦可作為平坦層之用，其具有大體上具有平坦的表面，但不以此為限。

如第6圖所示，隨後於介電層23上形成一第三圖案化導電層24。第三圖案化導電層24可利用例如沉積、微影與蝕刻技術加以形成，但不以此為限。第三圖案化導電層24包括一第一源極241S以及一第一汲極241D。第一源極241S填入第一開口141並與第一摻雜區181接觸並電性連接，而第一汲極241D填入第二開口142並與第二摻雜區182接觸並電性連接以及填入第三開口143並與轉接電極16C接觸並電性連接。第三圖案化導電層24更可包括一資料線(圖未示)，與第一源極241S電性連接。第三圖案化導電層24可包括不透明圖案化導電層或透明圖案化導電層。若第三圖案化導電層24選用不透明圖案化導電層，其材料可為金屬或合金，例如金、銀、銅、鋁、鈦、鉬等金屬或其合金，但不以此為限。若第三圖案化導電層24選用透明圖案化導電層，其材料可為例如氧化銦錫(ITO)、氧化銦鋅(IZO)或其它適合之透明導電材料。第一閘極161、第一半導體圖案121、第一源極241S以及第一汲極241D構成了第一薄膜電晶體。在本實施例中，第一汲極241D係經由第三開口143與轉接電極16C接觸，藉此透過轉接電極16C與畫素電極22P電性連接。此外，由於第三開口143係暴露出轉接電極16C的位置，而不是暴露出 畫素電極22P，因此於蝕刻介電層23形成第三開口143時，不會造成畫素電極22P的損傷。在本實施例中，於介電層23與絕緣層14中形成第一開口141與第二開口142，以及於介電層23中形成第三開口143可利用同一道微影暨蝕刻製程加以達成。本實施例之形成第一開口141、第二開口142與第三開口143之方法較佳係使用包括乾蝕刻與溼蝕刻的多階段蝕刻製程。詳細地說，可先進行一乾蝕刻製程蝕刻介電層23直到暴露出轉接電極16C以形成第三開口143，以及蝕刻掉預定形成第一開口141與第二開口142之位置的介電層23；接著再進行一溼蝕刻製程蝕刻介電層23所暴露出的絕緣層14以形成第一開口141與第二開口142，此時第三開口143所暴露出之轉接電極16C可作為蝕刻停止層之用。而畫素電極22P係透過轉接電極16C與第一汲極241D電性連接，因此在蝕刻介電層23形成第三開口143時可以避免畫素電極22P受損。由於單獨乾蝕刻製程不易於絕緣層14蝕刻後隨即停止，通常會造成半導體層12因受到蝕刻而破壞；單獨濕式蝕刻則將使得絕緣層14的側蝕嚴重，不利於後續膜層沉積。因此上述多階段蝕刻製程可避免上述缺點。然而，基於其它考量，在其它實施例中，亦可僅使用乾蝕刻製程或僅使用溼蝕刻製程於介電層23與絕緣層14中形成第一開口141與第二開口142，以及於介電層23中形成第三開口143。

如第7圖所示，隨後於介電層23上形成一保護層28，其中保護層28覆蓋第一源極241S與第一汲極241D。接著於保護層28與介電層23中形成一第四開口144，暴露出畫素電極22P，以形成一陣列基板30。第四開口144可利用例如微影與蝕刻技術加以形成，但不以此為限。保護層28之材料可為無機介電材料例如氧化矽、氮化矽或氮氧化矽等，或有機介電材料例如壓克力，或有機/無機混合材料，但不以此為限。在本實施例中，圖案化半導體層12之材料係選用非晶矽，但不以此為限。此外，本實施例之方法可另包括進行一活化製程例(如一快速熱製程)以及一氫化製程(例如電漿氫化製 程)。活化製程可活化摻雜離子，以降低薄膜電晶體的汲極與源極金屬和半導體介面之接觸電阻，使薄膜電晶體具有較佳的元件特性；氫化製程可提升薄膜電晶體的電子遷移率。活化製程可於離子注入之後的任何時間進行，而氫化製程可於介電層23形成之後進行，相關熱製程將因各材料耐熱程度不同，而搭配選擇合適時間進行。

如第8圖所示，隨後於畫素電極22P上形成一液晶層LC。此外，提供一對向基板40，並利用一框膠38接合陣列基板30與對向基板40以形成本實施例之顯示面板1。對向基板40可包括另一基板42、彩色濾光片CF、黑色矩陣BM以及共通電極44等元件，其位置與作用為該領域具通常知識者所知悉，在此不再贅述。

本發明之顯示面板及其製作方法不以上述實施例為限。下文將依序介紹本發明之其它較佳實施例之顯示面板及其製作方法，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。

請參考第9圖至第17圖。第9圖至第17圖繪示了本發明之第二實施例之製作顯示面板之方法示意圖，其中第16圖為上視示意圖，而第9圖至第15圖以及第17圖係以第16圖之剖線A-A’繪示之剖面示意圖。本實施例係以製作電激發光顯示面板例如有機發光二極體顯示面板之方法為例，但不以此為限。首先如第9圖所示，提供一基板10。基板10具有畫素區10P、第一薄膜電晶體區101、第二薄膜電晶體區102以及儲存電容區10C，其中畫素區10P主要係用以設置後續形成的畫素電極、第一薄膜電晶體區101與第二薄膜電晶體區102係分別用來設置後續形成的第一薄膜電晶體與第二薄膜 電晶體，而儲存電容區10C係用來設置後續形成的儲存電容。基板10可為各式硬式或軟式的透明基板例如玻璃基板、石英基板或塑膠基板等，但不以此為限。接著，於基板10上形成一圖案化半導體層12。圖案化半導體層12可利用例如沉積、微影與蝕刻技術加以形成，但不以此為限。圖案化半導體層12包括一第一半導體圖案121設置於第一薄膜電晶體區101內、一第二半導體圖案122設置於第二薄膜電晶體區102以及一儲存電容下電極12B設置於儲存電容區10C內。圖案化半導體層12可包括矽例如非晶矽層、多晶矽層、微晶矽層或奈米晶矽層，或是氧化物半導體層例如氧化銦鎵鋅(indium gallium zinc oxide,IGZO)、氧化銦鋅(indium zinc oxide,IZO)、氧化銦錫(indium tin oxide,ITO)、氧化鈦(titanium oxide,TiO)、氧化鋅(zinc oxide,ZnO)、氧化銦(indium oxide,InO)、氧化鎵(gallium oxide,GaO)，或其它各種適合之半導體層。

如第10圖所示，接著於基板10上形成一絕緣層14。絕緣層14覆蓋圖案化半導體層12。絕緣層14係作為閘極絕緣層之用，其材料可為各式絕緣材料例如氧化矽、氮化矽或氮氧化矽等，但不以此為限。隨後，於絕緣層14上形成一第一圖案化導電層16。第一圖案化導電層16包括一第一閘極161、一第二閘極162以及一轉接電極16C。第一閘極161設置於第一薄膜電晶體101區內，且第一閘極161部分暴露出第一半導體圖案121。第二閘極162設置於第二薄膜電晶體102區內，且第二閘極162部分暴露出第二半導體圖案122。轉接電極16C設置於畫素區10P內。第一圖案化導電層16更可包括一閘極線GL(如第16圖所示)，與第一閘極161電性連接，以及一第一電源線PL1(如第16圖所示)。第一電源線PL1與閘極線GL大體上平行設置，但不以此為限。第一圖案化導電層16可包括不透明圖案化導電層或透明圖案化導電層。若第一圖案化導電層16選用不透明圖案化導電層，其材料可為金屬或合金，例如金、銀、銅、鋁、鈦、鉬等金屬或其合金，但不以此為 限。若第一圖案化導電層16選用透明圖案化導電層，其材料可為例如氧化銦錫(ITO)、氧化銦鋅(IZO)或其它適合之透明導電材料。之後，進行一第一離子注入製程，以於第一閘極161所暴露出之第一半導體圖案121中形成一第一摻雜區181以及一第二摻雜區182，以於第二閘極162所暴露出之第二半導體圖案122中形成一第三摻雜區183以及一第四摻雜區184，以及對儲存電容下電極12B進行摻雜。由於第一離子注入製程係利用第一閘極161與第二閘極162作為遮罩，因此第一摻雜區181、第二摻雜區182、第三摻雜區183以及第四摻雜區184不需使用額外光罩而可以自行對準方式形成。藉此，第一摻雜區181與第二摻雜區182的位置與第一閘極161的位置不會產生相對偏移；第三摻雜區183以及第四摻雜區184的位置與第二閘極162的位置不會產生相對偏移。此外，在第一離子注入製程之後，儲存電容下電極12B的材料會由導電性不佳的半導體材料變成導電性較佳的摻雜半導體材料，因此可以提高儲存電容的電容值。

如第11圖所示，為了避免短通道效應，本實施例之方法可選擇性地於第一半導體圖案121與第二半導體圖案122中形成輕摻雜汲極，以降低漏電流。在本實施例中，形成輕摻雜汲極的製程可如下所述，但不以此為限。於進行第一離子注入製程之後，去除部分之第一閘極161以縮減第一閘極161之尺寸，以及去除部分之第二閘極162以縮減第二閘極162之尺寸。隨後，進行一第二離子注入製程，以於縮減之第一閘極161所暴露出之第一半導體圖案121中形成一第一輕摻雜區201以及一第二輕摻雜區202，以及於縮減之第二閘極162所暴露出之第二半導體圖案122中形成一第三輕摻雜區203以及一第四輕摻雜區204。也就是說，由於第二離子注入製程係利用縮減之第一閘極161與第二閘極162作為遮罩，因此第一輕摻雜區201、第二輕摻雜區202、第三輕摻雜區203以及第四輕摻雜區204不需使用額外光罩而可以自行對準方式形成。藉此，第一輕摻雜區201以及第二輕摻雜區202的位 置與第一閘極161的位置不會產生相對偏移；第三輕摻雜區203以及第四輕摻雜區204的位置與第二閘極162的位置不會產生相對偏移。此外，縮減之第一閘極161所覆蓋的第一半導體圖案121中會形成一第一通道區121C。第一輕摻雜區201設置於第一摻雜區181與第一通道區121C之間，而第二輕摻雜區202設置於第二摻雜區182與第一通道區121C之間。第一輕摻雜區201與第二輕摻雜區202係作為輕摻雜汲極之用，且第一輕摻雜區201與第二輕摻雜區202之摻雜濃度小於第一摻雜區181與第二摻雜區182之摻雜濃度。縮減之第二閘極162所覆蓋的第二半導體圖案122中會形成一第二通道區122C。第三輕摻雜區203設置於第三摻雜區183與第二通道區122C之間，而第四輕摻雜區204設置於第四摻雜區184與第二通道區122C之間。第三輕摻雜區203與第四輕摻雜區204係作為輕摻雜汲極之用，且第三輕摻雜區203與第四輕摻雜區204之摻雜濃度小於第三摻雜區183與第四摻雜區184之摻雜濃度。

如第12圖所示，接著於絕緣層14上形成一第二圖案化導電層22。第二圖案化導電層22可利用例如沉積、微影與蝕刻技術加以形成，但不以此為限。第二圖案化導電層22包括一儲存電容上電極22T以及一畫素電極22P。儲存電容上電極22T設置於儲存電容區10C內並與儲存電容下電極12B至少部分重疊。畫素電極22P設置於畫素區10P內，其中一部分之畫素電極22P位於絕緣層14之表面，而另一部分之畫素電極22P位於轉接電極16C之表面。也就是說，轉接電極16C與畫素電極22P於垂直投影方向上部分重疊。儲存電容上電極22T可與畫素電極22P電性連接，且儲存電容下電極12B、儲存電容上電極22T以及位於其間的絕緣層14會構成儲存電容。第二圖案化導電層22可包括不透明圖案化導電層或透明圖案化導電層。若第二圖案化導電層22選用不透明圖案化導電層，其材料可為金屬或合金，例如金、銀、銅、鋁、鈦、鉬等金屬或其合金，但不以此為限。若第二圖案化導電層22選用透 明圖案化導電層，其材料可為例如氧化銦錫(ITO)、氧化銦鋅(IZO)或其它適合之透明導電材料。值得說明的是，由第二圖案化導電層22構成的畫素電極22P係於由第一圖案化導電層16構成的轉接電極16C之後形成，因此在沉積作為第一圖案化導電層16的導電層(圖未示)時不會造成第二圖案化導電層22的結晶。另外，由於畫素電極22P與轉接電極16C僅有小面積的重疊，因此在進行高溫製程例如活化製程或氫化製程時不易產生剝離(peeling)問題。

如第13圖所示，接著於絕緣層14上形成一介電層23，並於介電層23與絕緣層14中形成一第一開口141暴露出第一摻雜區181、一第二開口142暴露出第二摻雜區182、一第五開口145暴露出第三摻雜區183以及一第六開口146暴露出第四摻雜區184，以及於介電層23中形成一第三開口143暴露出轉接電極16C。第一開口141、第二開口142、第三開口143、第五開口145以及第六開口146可利用例如微影與蝕刻技術加以形成，但不以此為限。介電層23之材料可為無機介電材料例如氧化矽、氮化矽或氮氧化矽等，或有機介電材料例如壓克力，或有機/無機混合材料，但不以此為限。另外，在本實施例中，介電層23亦可作為平坦層之用，其具有大體上具有平坦的表面，但不以此為限。

如第14圖所示，隨後於介電層23上形成一第三圖案化導電層24。第三圖案化導電層24可利用例如沉積、微影與蝕刻技術加以形成，但不以此為限。第三圖案化導電層24包括一第一源極241S、一第一汲極241D、一第二源極242S以及一第二汲極242D。第一源極241S填入第一開口141並與第一摻雜區181接觸並電性連接，而第一汲極241D填入第二開口142並與第二摻雜區182接觸並電性連接以及填入第三開口143並與轉接電極16C接觸並電性連接。第二源極242S填入第五開口145並與第三摻雜區183電性連接，而第二汲極242D填入第六開口146並與第四摻雜區184電性連 接，且第二汲極242D與第一閘極161電性連接(如第16圖所示)。第三圖案化導電層24更可包括一資料線DL(如第16圖所示)與第一源極241S電性連接，以及一第二電源線PL2。第二電源線PL2與資料線DL大體上平行設置，但不以此為限。在本實施例中，第二電源線PL2與第一電源線PL1電性連接，且第二電源線PL2與第一電源線PL1構成網狀的電源線，但不以此為限。在另一變化實施例中，本實施例之顯示面板可僅包括第一電源線PL1或第二電源線PL2。第三圖案化導電層24可包括不透明圖案化導電層或透明圖案化導電層。若第三圖案化導電層24選用不透明圖案化導電層，其材料可為金屬或合金，例如金、銀、銅、鋁、鈦、鉬等金屬或其合金，但不以此為限。若第三圖案化導電層24選用透明圖案化導電層，其材料可為例如氧化銦錫(ITO)、氧化銦鋅(IZO)或其它適合之透明導電材料。第一閘極161、第一半導體圖案121、第一源極241S以及第一汲極241D構成了作為驅動薄膜電晶體的第一薄膜電晶體；第二閘極162、第一半導體圖案122、第二源極242S以及第二汲極242D構成了作為開關薄膜電晶體的第二薄膜電晶體。在本實施例中，第一汲極241D係經由第三開口143與轉接電極16C接觸，藉此第一汲極241D透過轉接電極16C與畫素電極22P電性連接。此外，由於第三開口143係暴露出轉接電極16C的位置，而不是暴露出畫素電極22P，因此於蝕刻介電層23形成第三開口143時，不會造成畫素電極22P的損傷。在本實施例中，於介電層23與絕緣層14中形成第一開口141與第二開口142，以及於介電層23中形成第三開口143可利用同一道微影暨蝕刻製程加以達成。舉例而言，可先進行一乾蝕刻製程蝕刻介電層23直到暴露出轉接電極16C以形成第三開口143，以及蝕刻掉預定形成第一開口141與第二開口142之位置的介電層23；接著再進行一溼蝕刻製程蝕刻介電層23所暴露出的絕緣層14以形成第一開口141與第二開口142，此時第三開口143所暴露出之轉接電極16C可作為蝕刻停止層之用。而畫素電極22P係透過轉接電極16C與第一汲極241D電性連接，因此在蝕刻介電層23形成第三開口143時可以避免畫素電極22P 受損。由於單獨乾蝕刻製程不易於絕緣層14蝕刻後隨即停止，通常會造成半導體層12因受到蝕刻而破壞；單獨濕式蝕刻則將使得絕緣層14的側蝕嚴重，不利於後續膜層沉積。因此上述多階段蝕刻製程可避免上述缺點。然而，基於其它考量，在其它實施例中，亦可僅使用乾蝕刻製程或僅使用溼蝕刻製程於介電層23與絕緣層14中形成第一開口141與第二開口142，以及於介電層23中形成第三開口143。

如第15圖與第16圖所示，隨後於介電層23上形成一保護層28，其中保護層28覆蓋第一源極241S、第一汲極241D、第二源極242S以及第二汲極242D。接著於保護層28與介電層23中形成一第四開口144，暴露出畫素電極22P，以形成一陣列基板30’。第四開口144可利用例如微影與蝕刻技術加以形成，但不以此為限。保護層28之材料可為無機介電材料例如氧化矽、氮化矽或氮氧化矽等，或有機介電材料例如壓克力，或有機/無機混合材料，但不以此為限。在本實施例中，圖案化半導體層12之材料係選用非晶矽，但不以此為限。此外，本實施例之方法可另包括進行一活化製程例(如一快速熱製程)以及一氫化製程(例如電漿氫化製程)。活化製程可活化摻雜離子，以降低薄膜電晶體的汲極與源極金屬和半導體介面之接觸電阻，使薄膜電晶體具有較佳的元件特性；氫化製程可提升薄膜電晶體的電子遷移率。活化製程可於離子注入之後的任何時間進行，而氫化製程可於介電層23形成之後進行，相關熱製程將因各材料耐熱程度不同，而搭配選擇合適時間進行。

如第17圖所示，隨後於畫素電極22P上形成一發光層32與一對向電極34。發光層32可包括一有機發光層，例如紅光有機發光層、綠光有機發光層、藍光有機發光層或白光有機發光層，但不以此為限。發光層32亦可為其它可發出所需顏色的光線的有機發光層或無機發光層。對向電極34之材料可為透明導電材料例如氧化銦錫、氧化銦鋅或其它適合之透明導電材 料，或是不透明導電材料例如金屬或合金，例如金、銀、銅、鋁、鈦、鉬等金屬或其合金，但不以此為限。在本實施例中，畫素電極22P與對向電極34係分別作為陽極與陰極，用以驅動發光層32發光。畫素電極22P、對向電極34與發光層32會形成一有機發光二極體。此外，提供一上蓋基板50，並利用框膠38接合陣列基板30’與上蓋基板50以形成本實施例之顯示面板1’。

綜上所述，本發明之顯示面板及其製作方法具有下列優點。顯示面板之儲存電容之下電極與上電極分別為摻雜半導體電極與透明電極，其分別可與薄膜電晶體之半導體層與畫素電極的製程整合，因此不需增加額外製程且具有較佳的電容值。顯示面板具有與薄膜電晶體的閘極共同形成的轉接電極，且薄膜電晶體的汲極係經由轉接電極與畫素電極電性連接，因此轉接電極不需利用額外製程加以製作，且此作法可避免畫素電極於蝕刻介電層時受到損傷。再者，薄膜電晶體的源極摻雜區與汲極摻雜區係利用閘極作為遮罩進行離子注入，因此不需使用額外光罩而可以自行對準方式形成。此外，由第二圖案化導電層構成的畫素電極係於由第一圖案化導電層構成的轉接電極之後形成，因此在沉積作為第一圖案化導電層的導電層時不會造成第二圖案化導電層的結晶。另外，由於畫素電極與轉接電極僅有小面積的重疊，因此在高溫製程時不會產生剝離問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧基板

10P‧‧‧畫素區

101‧‧‧第一薄膜電晶體區

10C‧‧‧儲存電容區

12‧‧‧圖案化半導體層

121‧‧‧第一半導體圖案

12B‧‧‧儲存電容下電極

14‧‧‧絕緣層

16‧‧‧第一圖案化導電層

161‧‧‧第一閘極

16C‧‧‧轉接電極

181‧‧‧第一摻雜區

182‧‧‧第二摻雜區

201‧‧‧第一輕摻雜區

202‧‧‧第二輕摻雜區

22‧‧‧第二圖案化導電層

22P‧‧‧畫素電極

22T‧‧‧儲存電容上電極

23‧‧‧介電層

141‧‧‧第一開口

142‧‧‧第二開口

143‧‧‧第三開口

24‧‧‧第三圖案化導電層

241S‧‧‧第一源極

241D‧‧‧第一汲極

28‧‧‧保護層

144‧‧‧第四開口

38‧‧‧框膠

122‧‧‧第二半導體圖案

162‧‧‧第二閘極

183‧‧‧第三摻雜區

184‧‧‧第四摻雜區

203‧‧‧第三輕摻雜區

204‧‧‧第四輕摻雜區

121C‧‧‧第一通道區

122C‧‧‧第二通道區

145‧‧‧第五開口

146‧‧‧第六開口

242S‧‧‧第二源極

242D‧‧‧第二汲極

30’‧‧‧陣列基板

32‧‧‧發光層

34‧‧‧對向電極

50‧‧‧上蓋基板

1’‧‧‧顯示面板

Claims (19)

1. 一種製作顯示面板之方法，包括：提供一基板，該基板具有一畫素區、一第一薄膜電晶體區以及一儲存電容區；於該基板上形成一圖案化半導體層，該圖案化半導體層包括：一第一半導體圖案，設置於該第一薄膜電晶體區內；以及一儲存電容下電極，設置於該儲存電容區內；於該基板上形成一絕緣層，其中該絕緣層覆蓋該圖案化半導體層；於該絕緣層上形成一第一圖案化導電層，其中該第一圖案化導電層包括：一第一閘極，設置於該第一薄膜電晶體區內，其中該第一閘極部分暴露出該第一半導體圖案；以及一轉接電極，設置於該畫素區內；進行一第一離子注入製程，以於該第一閘極所暴露出之該第一半導體圖案中形成一第一摻雜區以及一第二摻雜區，以及對該儲存電容下電極進行摻雜；於該絕緣層上形成一第二圖案化導電層，其中該第二圖案化導電層包括：一儲存電容上電極，設置於該儲存電容區內並與該儲存電容下電極至少部分重疊；以及一畫素電極，設置於該畫素區內，其中一部分之該畫素電極位於該絕緣層之表面，而另一部分之該畫素電極位於該轉接電極之表面；於該絕緣層上形成一介電層，並於該介電層與該絕緣層中形成一第一開口暴露出該第一摻雜區以及一第二開口暴露出該第二摻雜區，以及於該介電層中形成一第三開口暴露出該轉接電極；於該介電層上形成一第三圖案化導電層，其中該第三圖案化導電層包括： 一第一源極，填入該第一開口並與該第一摻雜區電性連接；以及一第一汲極，填入該第二開口並與該第二摻雜區電性連接以及填入該第三開口並與該轉接電極電性連接。
2. 如請求項1所述之製作顯示面板之方法，另包括：於進行該第一離子注入製程之後去除部分之該第一閘極以縮減該第一閘極之尺寸；以及進行一第二離子注入製程，以於縮減之該第一閘極所暴露出之該第一半導體圖案中形成一第一輕摻雜區以及一第二輕摻雜區，其中該第一輕摻雜區與該第二輕摻雜區之摻雜濃度小於該第一摻雜區與該第二摻雜區之摻雜濃度。
3. 如請求項1所述之製作顯示面板之方法，其中該圖案化半導體層包括一非晶矽層，且該製作顯示面板之方法另包括進行一活化製程，將該非晶矽層轉換為一多晶矽層。
4. 如請求項1所述之製作顯示面板之方法，另包括於該介電層上形成一保護層，並於該保護層與該介電層中形成一第四開口，暴露出該畫素電極。
5. 如請求項1所述之製作顯示面板之方法，其中該轉接電極與該畫素電極於一垂直投影方向上部分重疊。
6. 如請求項1所述之製作顯示面板之方法，另包括於該畫素電極上形成一發光層與一對向電極。
7. 如請求項6所述之製作顯示面板之方法，其中該圖案化半導體層更包括一第二半導體圖案，設置於該基板之一第二薄 膜電晶體區；該第一圖案化導電層更包括一第二閘極，設置於該第二薄膜電晶體區內，其中第二閘極部分暴露出該第二半導體圖案；進行該第一離子注入製程，以於該第二閘極所暴露出之該第二半導體圖案中形成一第三摻雜區以及一第四摻雜區；於該介電層與該絕緣層中形成一第五開口暴露出該第三摻雜區以及一第六開口暴露出該第四摻雜區；以及該第三圖案化導電層更包括：一第二源極，填入該第五開口並與該第三摻雜區電性連接；以及一第二汲極，填入該第六開口並與該第四摻雜區電性連接，其中該第二汲極係與該第一閘極電性連接。
8. 如請求項7所述之製作顯示面板之方法，另包括形成一閘極線與一資料線，其中該第二閘極與該閘極線連接，且該第二源極與該資料線連接。
9. 如請求項7所述之製作顯示面板之方法，另包括：於該第一離子注入製程之後去除部分之該第二閘極以縮減該第二閘極之尺寸；以及進行一第二離子注入製程，以於縮減之該第二閘極所暴露出之該第二半導體圖案中形成一第三輕摻雜區以及一第四輕摻雜區，其中該第三輕摻雜區與該第四輕摻雜區之摻雜濃度小於該第三摻雜區與該第四摻雜區之摻雜濃度。
10. 如請求項1所述之製作顯示面板之方法，另包括於該畫素電極上形成一液晶層。
11. 一種顯示面板，包括：一基板，該基板具有一畫素區、一第一薄膜電晶體區以及一儲存電容區；一圖案化半導體層，設置於該基板上，其中該圖案化半導體層包括：一第一半導體圖案，設置於該基板上並位於該第一薄膜電晶體區內，其中該第一半導體圖案具有一第一摻雜區、一第二摻雜區以及一第一通道區；一儲存電容下電極，設置於該基板上並位於該儲存電容區內，其中該儲存電容下電極包括一摻雜半導體層；一絕緣層，設置於該基板上並覆蓋該圖案化半導體層；一第一圖案化導電層，設置於該絕緣層上，其中該第一圖案化導電層包括：一第一閘極，設置於該第一薄膜電晶體區內，其中該第一閘極暴露出該第一摻雜區以及該第二摻雜區；以及一轉接電極，設置於該畫素區內；一第二圖案化導電層，設置於該絕緣層上，其中該第二圖案化導電層包括：一儲存電容上電極，設置於該儲存電容區內並與該儲存電容下電極至少部分重疊；以及一畫素電極，設置於該畫素區內，其中一部分之該畫素電極位於該絕緣層之表面，而另一部分之該畫素電極位於該轉接電極之表面；一介電層，設置於該絕緣層上，其中該介電層與該絕緣層具有一第一開口暴露出該第一摻雜區以及一第二開口暴露出該第二摻雜區，該介電層具有一第三開口暴露出該轉接電極，且該介電層暴露出該畫素電極；以及一第三圖案化導電層，設置於該介電層上，其中該第三圖案化導電層包 括：一第一源極，填入該第一開口並與該第一摻雜區電性連接；以及一第一汲極，填入該第二開口並與該第二摻雜區電性連接以及填入該第三開口並與該轉接電極電性連接。
12. 如請求項11所述之顯示面板，其中該第一半導體圖案更具有一第一輕摻雜區與一第二輕摻雜區，該第一輕摻雜區設置於該第一摻雜區與該第一通道區之間，該第二輕摻雜區設置於該第二摻雜區與該第一通道區之間，其中該第一輕摻雜區與該第二輕摻雜區之摻雜濃度小於該第一摻雜區與該第二摻雜區之摻雜濃度。
13. 如請求項11所述之顯示面板，另包括一保護層，設置於該介電層上，其中該介電層與該保護層具有一第四開口，暴露出該畫素電極。
14. 如請求項11所述之顯示面板，其中該轉接電極與該畫素電極於一垂直投影方向上部分重疊。
15. 如請求項11所述之顯示面板，另包括：一發光層，設置於該畫素電極上；以及一對向電極，設置於該發光層上。
16. 如請求項15所述之顯示面板，其中該圖案化半導體層更包括一第二半導體圖案，設置於該基板之一第二薄膜電晶體區，其中該第二半導體圖案具有一第三摻雜區與一第四摻雜區以及一第二通道區；該第一圖案化導電層更包括一第二閘極，設置於該第二薄膜電晶體區內； 該介電層與該絕緣層更具有一第五開口暴露出該第三摻雜區以及一第六開口暴露出該第四摻雜區；以及該第三圖案化導電層更包括：一第二源極，填入該第五開口並與該第三摻雜區電性連接；以及一第二汲極，填入該第六開口並與該第四摻雜區電性連接，其中該第二汲極係與該第一閘極電性連接。
17. 如請求項16所述之顯示面板，另包括一閘極線與一資料線，其中該第二閘極與該閘極線連接，且該第二源極與該資料線連接。
18. 如請求項16所述之顯示面板，其中該第二半導體圖案更具有一第三輕摻雜區與一第四輕摻雜區，該第三輕摻雜區設置於該第三摻雜區與該第二通道區之間，該第四輕摻雜區設置於該第四摻雜區與該第二通道區之間，且該第三輕摻雜區與該第四輕摻雜區之摻雜濃度小於該第三摻雜區與該第四摻雜區之摻雜濃度。
19. 如請求項11所述之顯示面板，另包括一液晶層，設置於該畫素電極上。