CN100565868C

CN100565868C - 半导体器件

Info

Publication number: CN100565868C
Application number: CNB2006100957371A
Authority: CN
Inventors: 山崎舜平; 坂仓真之; 宮崎彩
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-06-28
Filing date: 2006-06-28
Publication date: 2009-12-02
Anticipated expiration: 2026-06-28
Also published as: CN1893058A

Abstract

本发明是的半导体器件包括：第一导电层；第二导电层；形成在第一导电层和第二道电层之间，并且具有接触孔的绝缘层；以及连接到第一导电层和第二导电层，并且至少端部的一部分形成在接触孔内侧的第三导电层。在第二导电层和第三导电层彼此连接的接触孔附近，第三导电层不中间夹着第一绝缘层重叠于第二导电层，所以第三导电层的端部不形成在第一绝缘层上。因此，可以减少第三导电层的凹凸。

Description

半导体器件

技术领域

本发明涉及一种布线被层叠的半导体器件。

背景技术

近年来，由于半导体元件集成度的改善而使得布线衬底以及半导体器件被高密度地集成。因此，布线的宽度在实现进一步的细微化的同时，布线的数目增加。而且，借助于布线的多层化，来减小半导体器件的面积。

将使用图16A至16C说明薄膜晶体管作为构成半导体器件的半导体元件的代表实例。图16A为薄膜晶体管的俯视图，而图16B和16C分别为沿图16A中的虚线A-B和C-D的截面图。注意，在图16A中，省略对示出于图16B和16C中的衬底101、绝缘层102、107、115、以及栅极绝缘层104的描述。

如图16B所示，在薄膜晶体管110中，由栅极绝缘层104绝缘半导体区域103和栅极105，并且由绝缘层107绝缘栅极105和布线108、109。此外，在栅极绝缘层104上与栅极105同时形成导电层106，并且导电层106和布线109中间夹着绝缘层107彼此绝缘。

此外，通过形成在绝缘层107中的接触孔111，半导体区域103的源极区域或漏极区域的一方与布线108彼此连接。此外，通过形成在绝缘层107中的接触孔112，半导体区域103的源极区域或漏极区域的另一方连接到布线109，并且通过形成在绝缘层107中的接触孔113，布线109连接到导电层106。

通过具有这种结构，可以层叠薄膜晶体管的半导体区域、栅极、以及布线等。

如图16A所示，布线108和109由比接触孔111至113的面积大的截面面积形成。此外，在通过CVD法和溅射法等的薄膜形成方法形成绝缘层107的情况下，不能使绝缘层107的表面平坦化，而受到成为绝缘层107的基底的层的凹凸的影响。因此，如图16B所示，布线108、109和绝缘层107的表面的凹凸增加。

在液晶显示器件中，在使用这种薄膜晶体管形成用于驱动像素电极的元件的情况下，有一个问题，即绝缘层的凹凸成为引起定向膜的摩擦不均匀的原因，从而产生液晶的取向无序及由此而引起的图像质量的降低。因此，将被平坦化了的绝缘层115形成在绝缘层107和布线108、109上。

作为绝缘层115的形成方法，有如下方法：通过进行CMP等的研磨使通过CVD法或PVD法形成的绝缘膜平坦化的方法；通过涂敷法形成平坦性高的绝缘层的方法。

当通过涂敷法形成平坦性高的绝缘层115时，在通过旋转涂敷法和狭缝涂敷(slit coating)法等的涂敷法涂敷形成绝缘层的组成物后，焙烧该组成物，以形成绝缘层115。然而，绝缘层115的膜厚度在成为绝缘层115的基底的布线108、109和绝缘层107的凸部可以形成得薄，而在其凹部得形成得厚。其结果，有个问题，即与将绝缘层形成在凹凸差少的绝缘层和布线上的情况相比，形成绝缘层115的组成物的量增大，材料成本增大而且生产率下降。此外，还有个问题，即在使用感光材料形成绝缘层115，并且在随后进行的步骤中将它曝光的情况下，如果膜厚度厚，就需要长的曝光时间。

此外，如图16B所示，布线109的区域116的凹凸差大于布线109的区域117，所述区域116中膜厚度厚的导电层106和绝缘层107重叠于布线109，所述区域117中绝缘层107重叠于布线109而没有导电层106。因此，这成为引起在区域116和区域117中的组成物的涂敷不均匀性的原因，以使绝缘层115在区域116中的膜厚度薄。结果，形成在绝缘层115上的布线和布线109很容易短路。

发明内容

鉴于上述问题，本发明的目的在于提供一种半导体器件，该半导体器件具有能够减少布线的凹凸差的结构。

本发明之一是一种半导体器件，其具有第一导电层、在第一导电层上的绝缘层、形成在所述绝缘层中的至少一个接触孔、以及形成在所述绝缘层上并且在所述接触孔中与所述第一导电层接触的第二导电层，其中所述第二导电层的端部的一部分位于所述接触孔内侧，并且所述第二导电层的端部的一部分与所述第一导电层接触。

注意，第二导电层重叠于第一导电层的一部分。

此外，所述第二导电层具有第一膜厚度的区域和第二膜厚度的区域，所述第一膜厚度比所述第二膜厚度薄，并且所述第一导电层可以在所述第二导电层的所述第一膜厚度的区域连接到所述第二导电层。

此外，本发明的半导体器件可以具有连接到所述第二导电层的像素电极。

此外，连接到所述第二导电层的第一导电层的端部的一部分可以形成在所述接触孔内侧。

此外，本发明之一是一种半导体器件，其具有第一导电层、第二导电层、形成在所述第一导电层和所述第二导电层之间，并且具有接触孔的绝缘层、以及连接到所述第一导电层和所述第二导电层，并且至少端部的一部分形成在所述接触孔内侧的第三导电层。

此外，本发明之一是一种半导体器件，其具有第一导电层、第二导电层、形成在所述第一导电层和所述第二导电层之间，并且具有接触孔的绝缘层、以及连接到所述第一导电层和所述第二导电层，并且至少连接到所述第二导电层的端部形成在所述接触孔内侧的第三导电层。

注意，连接到所述第三导电层的第二导电层的端部的一部分形成在所述接触孔内侧。

此外，连接所述第一导电层和所述第三导电层的接触孔与连接所述第二导电层和所述第三导电层的接触孔可以是不同的接触孔。此外，连接所述第一导电层和所述第三导电层的接触孔与连接所述第二导电层和所述第三导电层的接触孔可以是相同的接触孔。

此外，可以在所述第一导电层和所述第二导电层之间具有使所述第一导电层和所述第二导电层彼此绝缘的绝缘层，并且所述第二导电层可以重叠于所述第一导电层的一部分。

此外，所述第二导电层具有第一膜厚度的区域和第二膜厚度的区域，所述第一膜厚度比所述第二膜厚度薄，并且所述第三导电层可以在所述第二导电层的第一膜厚度的区域连接到所述第二导电层。

此外，本发明的半导体器件还可以具有连接到所述第二导电层的像素电极。

此外，可以使用第一晶体管的源极区域或漏极区域的一方作为所述第一导电层，并且可以使用第二晶体管的栅极作为所述第二导电层，而且可以使用将源极区域或漏极区域的一方与栅极连接的布线作为所述第三导电层。

本发明的半导体器件具有第一导电层和连接到第一导电层的第二导电层，其中第二导电层的端部的至少一部分位于接触孔中。亦即，在第一导电层和第二导电层连接的接触孔附近，第二导电层不中间夹着第一绝缘层重叠于第一导电层，所以第二导电层的端部不形成在第一绝缘层上。因此，可以减少第二导电层的凹凸。

因此，也可以减少形成在第二导电层上的第二绝缘层的凹凸。

本发明的半导体器件具有将第一导电层和第二导电层连接的第三导电层，其中第二导电层和第三导电层在接触孔中彼此连接，并且第三导电层的端部的至少一部分位于接触孔中。亦即，在第二导电层和第三导电层连接的接触孔附近，第三导电层不中间夹着第一绝缘层重叠于第二导电层，所以第三导电层的端部不形成在第一绝缘层上。因此，可以减少第三导电层的凹凸。

因此，可以减少形成在第三导电层上的第二绝缘层的凹凸。在通过涂敷法形成平坦性高的第二绝缘层的情况下，无须将第二绝缘层形成得厚，从而可以减少材料。因此，可以减少成本，而且可以提高生产率。

此外，在由感光材料形成第二绝缘层的情况下，可以相对均匀地形成第二绝缘层的膜厚度。与常规的技术相比，本发明无须将第二绝缘层形成得厚，而可以缩短曝光时间。因此，可以提高生产率。

此外，本发明可以减少第二绝缘层的凹凸，从而可以防止形成在第二绝缘层上和下的导电层短路，因此，可以提高半导体器件的可靠性，而且可以提高成品率。

此外，本发明可以减少第二绝缘层的凹凸，从而即使形成提供在第二绝缘层上的上下电极之间的间隔很窄的元件，例如夹在上下电极之间的有机化合物层的膜厚度很薄的EL元件等，也可以防止上下电极短路。因此，可以提高半导体器件的可靠性，而且可以提高成品率。

此外，在通过涂敷法形成平坦性高的第二绝缘层的情况下，可以减少材料的涂敷不均匀性。由此，可以避免形成在第二绝缘层上的第四导电层和第三导电层之间的短路。因此，可以制造可靠性高的半导体器件。

附图说明

图1A至1C为示出了本发明的半导体器件的俯视图和截面图；

图2A至2C为示出了本发明的半导体器件的俯视图和截面图；

图3A至3C为示出了本发明的半导体器件的俯视图和截面图；

图4A至4C为示出了本发明的半导体器件的俯视图和截面图；

图5A和5B为示出了本发明的半导体器件的俯视图和截面图；

图6A和6B为示出了本发明的半导体器件的截面图；

图7A至7C为示出了本发明的半导体器件的俯视图；

图8A至8C为示出了本发明的半导体器件的俯视图和截面图；

图9A至9C为示出了本发明的半导体器件的制造步骤的截面图；

图10示出了本发明的半导体器件的等效电路图；

图11为示出了本发明的半导体器件的截面图；

图12为示出了本发明的半导体器件的截面图；

图13A至13C为示出了本发明的半导体器件的俯视图；

图14为示出了本发明的半导体器件的透视图；

图15A至15F为示出了本发明的半导体器件的透视图；

图16A至16C为示出了本发明的半导体器件的俯视图和截面图；

图17A和17B为示出了本发明的半导体器件的俯视图和截面图；

图18A和18B为示出了本发明的半导体器件的俯视图和截面图；

图19A至19C为示出了本发明的半导体器件的俯视图和截面图；

图20为示出了本发明的半导体器件的截面图；

图21A至21C为示出了本发明和常规的半导体器件的俯视图；

图22A至22D为示出了本发明的半导体器件的截面图；

图23A至23D为示出了常规的半导体器件的截面图。

具体实施方式

下面，关于本发明的实施方式将参照附图给予说明。但是，本发明可以通过多种不同的方式来实施，所属领域的普通人员可以很容易地理解一个事实就是其方式和详细内容可以被变换为各种各样的形式，而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。此外，在用于说明本实施方式的所有附图中，相同的部分或具有相同功能的部分使用相同的符号，省略其重复说明。

实施方式1

在本实施方式中，对具有多个导电层的半导体器件进行说明，所述多个导电层中间夹有绝缘层而形成，其中多个导电层在接触孔中彼此连接，并且一个导电层的端部的至少一部分位于接触孔中。将参照图1A至1C代表性地说明一种具有连接到第一导电层和第二导电层的第三导电层的半导体器件，其中，第二导电层和第三导电层在接触孔中彼此连接，第三导电层的端部位于接触孔中，并且第三导电层在不同的接触孔连接到第一导电层和第二导电层。

在此，通过使用第一晶体管的半导体区域的源极区域或漏极区域的一方作为第一导电层，使用第二晶体管的栅极作为第二导电层，并且使用将源极区域或漏极区域的一方和栅极连接的布线作为第三导电层，而进行说明。在此，使用薄膜晶体管作为第一晶体管和第二晶体管。

注意，在本实施方式中，第一导电层的膜厚度为20nm或更厚至100nm或更薄，优选为40nm或更厚至60nm或更薄。此外，第二导电层的膜厚度为200nm或更厚至600nm或更薄，优选为300nm或更厚至500nm或更薄。

在本实施方式中，作为第一导电层，使用第一晶体管的源极区域或漏极区域进行说明。然而，第一导电层不局限于此，而可以将由金属层形成的布线、电极、终端、以及像素电极等适当地适用于第一导电层。此外，作为第二导电层，使用第二晶体管的栅极进行说明。然而，第二导电层不局限此，而可以将由金属层形成的布线、其他电极、终端、像素电极、源极区域、以及漏极区域等适当地适用于第二导电层。

图1A为第一晶体管的俯视图，而图1B和1C分别为沿图1A中的虚线A-B、C-D的截面图。注意，在图1A中，省略对示出于图1B和1C中的衬底101、绝缘层102、107、以及栅极绝缘层104的描述。

如图1B所示，在衬底101上形成绝缘层102，并且在绝缘层102上形成薄膜晶体管110作为第一晶体管。薄膜晶体管110具有形成在绝缘层102上的半导体区域103、栅极105、布线108和109、使半导体区域103和栅极105彼此绝缘的栅极绝缘层104、以及使栅极105和布线108、109彼此绝缘的绝缘层107。

此外，与栅极105同时形成的用作第二晶体管的栅极的导电层(以下示为作为第二导电层的栅极106)形成在栅极绝缘层104上。

在本实施方式中，在形成于绝缘层107中的接触孔112中，作为第一导电层的半导体区域的源极区域或漏极区域连接到作为第三导电层的布线109。此外，在形成于绝缘层107中的接触孔113中，作为第三导电层的布线109和作为第二导电层的栅极106彼此连接。再者，作为第三导电层的布线109的端部的一部分设置在接触孔113中。由此，在作为第三导电层的布线109重叠于作为第二导电层的栅极106的区域中，作为第三导电层的布线109的端部不形成在绝缘层107上。结果，可以减少布线的凹凸。尤其在膜厚度厚的导电层(在此为作为第二导电层的栅极106和作为第三导电层的布线109)接触的区域中，导电层的端部不形成在绝缘层上，从而可以减少布线的凹凸。

此外，作为第二导电层的栅极106的与作为第三导电层的布线109接触的端部也设置在接触孔113中。

注意，在包括作为第一导电层的源极区域或漏极区域的半导体区域103的厚度为20nm或更厚至100nm或更薄，优选为40nm或更厚至60nm或更薄的情况下，可以将作为第三导电层的布线109形成在重叠于半导体区域103的一部分绝缘层107上。这是因为包括作为第一导电层的源极区域或漏极区域的半导体区域103的厚度薄于作为第二导电层的栅极106的厚度，所以重叠于半导体区域103的一部分绝缘层107上的布线109不容易凸出于覆盖栅极105的绝缘层107的表面。

如图1C所示，布线109的端部不形成在绝缘层107上，而形成在作为第二导电层的栅极106上。此外，布线109和作为第二导电层的栅极106的端部位于接触孔113内侧。

注意，连接作为第二导电层的栅极106和作为第三导电层的布线109的接触孔的形状可以为如图8A和8C所示的形状，即绝缘层171的端部位于作为第二导电层的栅极106上，以代替如图1C所示的接触孔113的形状，即作为第三导电层的布线109和作为第二导电层的栅极106的端部位于接触孔113的内侧。亦即，在作为第二导电层的栅极106和作为第三导电层的布线109接触的附近，可以只有作为第三导电层的布线109的端部露出，而作为第二导电层的栅极106的端部因为被绝缘层171覆盖而不露出。

注意，在本实施方式中，接触孔111、112的俯视形状可以适当地使用圆形、矩形、以及椭圆形等的形状。此外，虽然形成了一个接触孔113，然而也可以形成多个接触孔。

在此，将说明作为第一晶体管的薄膜晶体管110的结构。

作为衬底101，可以使用玻璃衬底、石英衬底、陶瓷衬底、对随后进行的加热步骤具有耐热性的塑料衬底、硅片、金属衬底等。注意，在将玻璃衬底或金属衬底等用作衬底的情况下，优选形成绝缘层102，以便防止杂质从衬底扩散到之后形成的半导体层中。绝缘层102由氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅、氮化铝(AlNx)等形成。此外，作为衬底101，可以使用SOI(绝缘体硅，Silicon on Insulator)衬底来形成半导体膜。此外，在衬底101为玻璃衬底的情况下，可以使用例如320mm×400mm、370mm×470mm、550mm×650mm、600mm×720mm、680mm×880mm、1000mm×1200mm、1100mm×1250mm、以及1150mm×1300mm等的大面积衬底。在将塑料衬底用作衬底101的情况下，优选使用具有较高的玻璃转化点的塑料衬底，如PC(聚碳酸酯)、PES(聚醚砜)、PET(聚对苯二甲酸乙二醇酯)、或PEN(聚萘二甲酸乙二醇酯)等。再者，在将玻璃衬底、石英衬底、硅片用作衬底101的情况下，可以抛光衬底。通过该步骤，可以使之后形成的半导体器件薄膜化。

注意，在形成氧化硅(SiOx)、氮化硅(SiNx)、以及氧氮化硅作为绝缘层102的情况下，可以通过由高密度等离子体对衬底101的表面进行处理而形成绝缘层102。通过使用例如2.45GHz的微波而生成高密度等离子体，其电子密度为1×10¹¹至1×10¹³/cm³，电子温度为2eV或更低，并且离子能为5eV或更低。这种高密度等离子体的活性种(active species)的动能低，从而由等离子体带来的损伤小于常规的等离子体处理，以可以形成缺陷少的膜。

例如，在含有氮和稀有气体的气氛下，或在含有氮、氢、和稀有气体的气氛下，或者在含有氨和稀有气体的气氛下，通过进行上述高密度等离子体处理，可以使衬底101的表面氮化。在使用玻璃衬底、石英衬底、或硅片等作为衬底101的情况下，通过进行使用上述高密度等离子体的氮化处理，可以在衬底101的表面上形成以氮和硅为主要成分的氮化硅层。可以通过等离子体CVD法将氧化硅层或氧氮化硅层形成在该氮化硅层上，以形成由多个层构成的绝缘层102。

此外，通过对氧化硅层和氧氮化硅层等的表面同样地进行使用高密度等离子体的氮化处理，可以形成以氮和硅为主要成分的氮化硅层。

在此，将玻璃衬底用作衬底101。此外，通过等离子体CVD法形成氮氧化硅层作为绝缘层102。

薄膜晶体管的半导体区域103为由具有晶体结构的半导体形成的层，可以使用非单晶半导体或单晶半导体作为该半导体。尤其是，优选使用如下晶体半导体：通过激光束的照射使非晶或微晶半导体晶化了的晶体半导体；通过加热处理使非晶或微晶半导体晶化了的晶体半导体；以及组合加热处理和激光束的照射使非晶或微晶半导体晶化了的晶体半导体。可以将使用镍等金属元素的晶化法适用于加热处理，所述金属元素具有促进晶化硅半导体的作用。

在对半导体照射激光束而使它晶化的情况下，可以使用连续振荡型的激光束(CW激光束)或脉冲振荡型的激光束(脉冲激光束)。在此可以使用的激光束为由如下激光器中的一种或多种振荡出来的激光束：Ar激光器、Kr激光器、以及受激准分子激光器等的气体激光器；将在单晶的YAG、YVO₄、镁橄榄石(Mg₂SiO₄)、YAlO₃、GdVO₄、或者多晶(陶瓷)的YAG、Y₂O₃、YVO₄、YAlO₃、GdVO₄中添加Nd、Yb、Cr、Ti、Ho、Er、Tm、Ta之中的一种或多种作为掺杂物而获得的材料用作介质的激光器；玻璃激光器；红宝石激光器；变石激光器；Ti：蓝宝石激光器；铜蒸汽激光器；以及金蒸汽激光器。通过照射这种激光束的基波以及这种基波的第二高次谐波至第四高次谐波的激光束，可以得到大粒径的结晶。例如可以使用Nd:YVO₄激光器(基波为1064nm)的第二高次谐波(532nm)和第三高次谐波(355nm)。此时，所需要的激光束的能量密度为0.01至100MW/cm²左右(优选为0.1至10MW/cm²)。然后以10至200cm/sec左右的扫描速度来照射。

注意，将在单晶的YAG、YVO₄、镁橄榄石(Mg₂SiO₄)、YAlO₃、GdVO₄、或者多晶(陶瓷)的YAG、Y₂O₃、YVO₄、YAlO₃、GdVO₄中添加Nd、Yb、Cr、Ti、Ho、Er、Tm、Ta之中的一种或多种作为掺杂物而获得的材料用作介质的激光器、Ar离子激光器、或Ti：蓝宝石激光器可以进行连续振荡，而且，通过Q开关动作或锁模等可以以10MHz或更高的振荡频率进行脉冲振荡。当以10MHz或更高的振荡频率振荡激光束时，在半导体膜从被激光束熔化直到凝固之间向半导体膜照射下一个脉冲的激光束。因此，由于可以在半导体膜中连续地移动固相和液相之间的界面，从而可以获得沿激光束的扫描方向连续生长的晶粒，这不同于使用振荡频率低的脉冲激光的情况。

通过使用陶瓷(多晶体)作为激光器的介质，可以在短时间内并且以低成本形成任何形状的介质。当使用单晶体作为激光器的介质时，通常使用直径为几mm、长度为几十mm的圆柱形的介质，然而，当使用陶瓷时可以形成更大的介质。

在直接有助于发光的介质中的掺杂物的浓度在单晶体中或在多晶体中都不能很大地改变，因此，在通过增加浓度而提高激光的输出时有某一程度的界限。然而，在使用陶瓷的情况下，与单晶体相比可以显著增大介质的大小，所以可以期待大幅度地提高输出。

而且，在使用陶瓷的情况下，可以容易地形成平行六面体形状或长方体形状的介质。通过使用这种形状的介质来使振荡光以之字型在介质中前进，以可以增加光路的距离。因此，增幅变大，以可以进行大的输出振荡。另外，由于从这种形状的介质射出的激光束在射出时的截面形状是四角形状，所以与圆形状的激光相比有利于将其成形为线状激光。通过利用光学系统成形这样被射出的激光束，可以容易地获得短边长度为1mm或更短、长边长度为几mm至几m的线状激光束。另外，通过将激发光均匀地照射在介质上，线状激光束沿着长边方向具有均匀的能量分布。

在通过玻璃衬底的耐热温度(大约600℃)或更低温度的晶化步骤进行上述步骤的情况下，可以使用大面积玻璃衬底。因此，从一个衬底可以制造大量的半导体器件，从而可以实现低成本化。

此外，可以通过玻璃衬底的耐热温度或更高温度的加热而进行晶化步骤，以形成半导体区域103。代表性地，将石英衬底用作衬底101，然后以700度或更高的温度加热非晶或微晶半导体，以形成半导体区域103。结果，可以形成结晶性高的半导体。因此，可以提供响应速度和迁移率等特性良好并且可以进行高速工作的薄膜晶体管。

再者，作为半导体区域103，可以使用单晶半导体而形成MOS晶体管。

因为由这种单晶半导体形成半导体层的MOS晶体管的响应速度和迁移率等特性良好，所以可以提供能够进行高速工作的晶体管。此外，因为晶体管的特性的不均匀性少，所以可以提供实现了高可靠性的半导体器件。

通过CVD法、PVD法等的薄膜形成法适当地形成氧化硅层、氮化硅层、氧氮化硅层等作为栅极绝缘层104。此外，可以在注入氧、氢、以及稀有气体的同时，使用高密度等离子体对半导体区域的表面进行处理而形成栅极绝缘层104。例如使用2.45GHz的微波而生成高密度等离子体，其电子密度为1×10¹¹至1×10¹³/cm³，电子温度为2eV或更低，并且离子能为5eV或更低。结果，可以形成细密而且膜厚度薄的栅极绝缘层。此外，可以当通过CVD法、PVD法等薄膜形成法适当地形成氧化硅层、氮化硅层、氧氮化硅层等后，在注入氧、氢、以及稀有气体的同时，使用高密度等离子体对其表面进行处理。再者，可以在注入氧、氢、以及稀有气体的同时对半导体区域的表面进行高密度等离子体处理后，通过CVD法、PVD法适当地形成氧化硅层、氮化硅层、以及氧氮化硅层等。

栅极105、106可以由金属或添加有一种导电类型的杂质的多晶半导体形成。在使用金属的情况下，可以使用钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、以及铝(Al)等。此外，可以使用使金属氮化了的金属氮化物。或者，还可以具有将由该金属氮化物构成的第一层和由该金属构成的第二层层叠的结构。当采用叠层结构时，可以具有第一层的端部突出于第二层的端部的形状。此时可以通过由金属氮化物形成第一层，以用作阻挡层金属。亦即，可以防止第二层的金属扩散到栅极绝缘层104和在其下层的半导体区域103中。

在栅极105、106的侧面可以形成有侧壁(侧壁间隔物)。可以通过CVD法将由氧化硅形成的绝缘层形成在衬底上，然后通过RIE(Reactive ion etching，反应离子刻蚀)法对该绝缘层进行各向异性刻蚀而形成侧壁。

绝缘层107由氧化硅和氧氮化硅等的无机绝缘材料形成。作为形成方法，使用CVD法或PVD法等的薄膜形成法。

在绝缘层107的接触孔111、112中连接到半导体区域103的布线108、109可以与跟栅极105、106同时形成的布线交叉而提供。由于具有该结构，形成多层布线结构。与绝缘层107同样地层叠多层绝缘层，并且在其上形成布线而可以形成多层布线结构。布线108、109优选通过组合如铝(Al)的低电阻材料和使用钛(Ti)、钼(Mo)等的难熔金属材料的阻挡层金属而形成，例如钛(Ti)和铝(Al)的叠层结构、钼(Mo)和铝(Al)的叠层结构等。

单漏极结构、LDD(轻掺杂漏极)结构、栅极漏极重叠的LDD(GOLD)结构等各种结构可以适用于组合半导体区域103、栅极绝缘层104、栅极105、以及布线108、109等而构成的薄膜晶体管。在此，示出了具有单漏极结构的薄膜晶体管。此外，可以适当地使用单栅结构、多栅结构、以及双栅结构，在所述多栅结构中从等价的角度来看施加有相同的栅极电压的晶体管串联连接，并且在所述双栅结构中栅极之间夹有半导体层。

如本实施方式所述，在具有连接到第一导电层和第二导电层的第三导电层的半导体器件中，通过具有第二导电层和第三导电层在接触孔中彼此连接，并且第三导电层的端部位于接触孔中的结构，而可以减少第三导电层的凹凸。因此，还可以减少形成在第三导电层上的绝缘层的凹凸，从而在通过涂敷法形成平坦性高的绝缘层的情况下，可以减少材料。因此，可以减少成本，而且可以提高生产率。

实施方式2

在本实施方式中，将参照图2A至2C说明具有连接到第一导电层和第二导电层的第三导电层的半导体器件，其中第二导电层和第三导电层在接触孔中彼此连接，第三导电层的端部位于接触孔中，并且连接第一导电层和第三导电层的接触孔与连接第二导电层和第三导电层的接触孔是相同的。

在此与实施方式1相同，通过使用第一晶体管的半导体区域的源极区域或漏极区域的一方作为第一导电层，使用第二晶体管的栅极作为第二导电层，并且使用将源极区域或漏极区域的一方和栅极连接的布线作为第三导电层，而进行说明。此外，使用薄膜晶体管作为第一晶体管和第二晶体管。

图2A为第一晶体管的俯视图，而图2B和2C分别为沿图2A中的虚线A-B、C-D的截面图。注意，在图2A中，省略对示出于图2B和2C中的衬底101、绝缘层131、133、以及栅极绝缘层132的描述。

如图2B所示，在衬底101上形成绝缘层131，并且在绝缘层131上形成薄膜晶体管110作为第一晶体管。薄膜晶体管110具有形成在绝缘层131上的半导体区域103、栅极105、布线134和135、使半导体区域103和栅极105彼此绝缘的栅极绝缘层132、以及使栅极105和布线134、135彼此绝缘的绝缘层133。

此外，与栅极105同时形成的第二晶体管的作为第二导电层的栅极106形成在栅极绝缘层132上。

实施方式1中的绝缘层102、栅极绝缘层104、布线108、109、以及绝缘层107可以适当地适用于绝缘层131、栅极绝缘层132、布线134、135、以及绝缘层133。

注意，在接触孔136中，不被半导体区域103和作为第二导电层的栅极106覆盖的一部分绝缘层131有可能当形成接触孔111和136时被过蚀刻。在此将描述由于该过蚀刻而一部分的膜厚度变薄的绝缘层131。此外，与上述相同，不被作为第二导电层的栅极106覆盖的一部分栅极绝缘层132当形成接触孔111、136时被蚀刻。

在本实施方式中，在形成于绝缘层133和栅极绝缘层132中的接触孔136中，作为第一导电层的半导体区域的源极区域或漏极区域和布线135彼此连接。此外，在同一接触孔136中，布线135和作为第二导电层的栅极106彼此连接。再者，布线135的端部的一部分设置在接触孔136中。由此，在布线135和作为第二导电层的栅极106接触的区域中，布线135的端部不形成在绝缘层133上。结果，可以减少布线的凹凸。尤其在膜厚度厚的导电层(在此为布线135和作为第二导电层的栅极106)接触的区域中，导电层的端部不形成在绝缘层上，从而可以减少布线的凹凸。

此外，作为第二导电层的栅极106的与作为第三导电层的布线135彼此连接的端部也设置在接触孔136中。

此外，如图2C所示，布线135的端部不形成在绝缘层133上，而形成在作为第二导电层的栅极106上。此外，布线135和作为第二导电层的栅极106的端部位于在接触孔136内侧。

注意，连接作为第二导电层的栅极106和作为第三导电层的布线135的接触孔136的形状可以具有如实施方式1的图8C所示的结构，即绝缘层107的端部位于作为第二导电层的栅极106上。亦即，在作为第二导电层的栅极106和作为第三导电层的布线135接触的附近，可以只有作为第三导电层的布线135的端部露出，而作为第二导电层的栅极106的端部因为被绝缘层133覆盖而不露出。

通过进行本实施方式，可以使第一导电层和第三导电层的接触面积增大，并且使第二导电层和第三导电层的接触面积增大。由此，可以降低接触电阻，以可以制造能够进行高速工作的半导体器件。

在具有连接到第一导电层和第二导电层的第三导电层的半导体器件中，通过具有将第二导电层和第三导电层在接触孔中彼此连接，并且第三导电层的端部位于接触孔中的结构，而可以减少第三导电层的凹凸。因此，还可以减少形成在第三导电层上的绝缘层的凹凸，从而在通过涂敷法形成平坦性高的绝缘层的情况下，可以减少材料。因此，可以减少成本，而且可以提高生产率。

实施方式3

在本实施方式中，将参照图3A至3C说明一种半导体器件，该半导体器件在实施方式2中第二导电层的一部分重叠于第一导电层的一部分。

在本实施方式中，与实施方式1相同，通过使用第一晶体管的半导体区域的源极区域或漏极区域的一方作为第一导电层，使用第二晶体管的栅极作为第二导电层，并且使用将源极区域或漏极区域的一方和栅极连接的布线作为第三导电层，而进行说明。此外，使用薄膜晶体管作为第一晶体管和第二晶体管。

图3A为第一晶体管的俯视图，而图3B和3C分别为沿图3A中的虚线A-B、C-D的截面图。注意，在图3A中，省略对示出于图3B和3C中的衬底101、绝缘层102、143、以及栅极绝缘层104的描述。

如图3B所示，在衬底101上形成绝缘层102，并且在绝缘层102上形成薄膜晶体管110作为第一晶体管。薄膜晶体管110具有形成在绝缘层102上的半导体区域103、栅极105、布线144和145、使半导体区域103和栅极105彼此绝缘的栅极绝缘层104、以及使栅极105和布线144、145彼此绝缘的绝缘层143。

此外，与栅极105同时形成的第二晶体管的栅极142形成在栅极绝缘层104上。在此，第二晶体管的栅极142的一部分重叠于第一晶体管的半导体区域103的一部分。因此，在半导体区域103中重叠于栅极142的区域与被栅极105覆盖的半导体区域(沟道区域)100相同，具有没有添加杂质的区域147。

注意，在本实施方式中，可将实施方式1中的作为第二导电层的栅极106、布线108、109、以及绝缘层107适当地适用于栅极142、布线144、145、以及绝缘层143。

在本实施方式中，在形成于绝缘层143和栅极绝缘层104中的接触孔146中，布线145连接到作为第一导电层的半导体区域103的源极区域或漏极区域，并且还连接到第二薄膜晶体管的栅极142。再者，在布线145和栅极142接触的区域中，布线145的端部的一部分设置在接触孔146中。由此，在布线145和栅极142接触的区域中，布线145的端部不形成在绝缘层143上。结果，可以减少布线的凹凸。尤其在膜厚度厚的导电层(在此为栅极142和布线145)接触的区域中，布线145的端部不形成在绝缘层上，从而可以减少布线的凹凸。

此外，作为第二导电层的栅极142的与作为第三导电层的布线145接触的端部也设置在接触孔146中。

此外，如图3C所示，布线145的端部不形成在绝缘层143上，而形成在栅极142上。此外，布线145和栅极142的端部位于接触孔146内侧。

注意，连接作为第二导电层的栅极142和作为第三导电层的布线145的接触孔146的形状可以具有如实施方式1的图8C所示的结构，即绝缘层143的端部位于作为第二导电层的栅极142上。亦即，在作为第二导电层的栅极142和作为第三导电层的布线145接触的附近，可以只有作为第三导电层的布线145的端部露出，而作为第二导电层的栅极142的端部因为被绝缘层143覆盖而不露出。

通过进行本实施方式，由于第二晶体管的栅极142重叠于第一晶体管的半导体区域103的一部分，从而可以在每一单位面积形成更多的晶体管。结果，可以制造被高集成化了的半导体器件。

此外，在具有连接到第一导电层和第二导电层的第三导电层的半导体器件中，通过具有第二导电层和第三导电层在接触孔中彼此连接，并且第三导电层的端部位于接触孔中的结构，可以减少第三导电层的凹凸。由此，还可以减少形成在第三导电层上的绝缘层的凹凸，并且在通过涂敷法形成平坦性高的绝缘层的情况下，可以减少材料。因此，可以减少成本，而且可以提高生产率。

实施方式4

在本实施方式中，将参照图4A至4C说明一种半导体器件，该半导体器件在实施方式1至3中第二导电层具有膜厚度薄的区域和膜厚度厚的区域，其中第三导电层连接到第二导电层的膜厚度薄的区域。在本实施方式中将使用实施方式1进行说明，然而也可以适当地使用实施方式2和3。

本实施方式与实施方式1相同，通过使用第一晶体管的半导体区域的源极区域或漏极区域的一方作为第一导电层，使用第二晶体管的栅极作为第二导电层，并且使用将源极区域或漏极区域的一方和栅极连接的布线作为第三导电层，而进行说明。此外，使用薄膜晶体管作为第一晶体管和第二晶体管。

图4A为第一晶体管的俯视图，而图4B和4C分别为沿图4A中的虚线A-B、C-D的截面图。注意，在图4A中，省略对示出于图4B和4C中的衬底101、绝缘层151、155、以及栅极绝缘层152的描述。

如图4B所示，在衬底101上形成绝缘层151，并且在绝缘层151上形成薄膜晶体管110作为第一晶体管。薄膜晶体管110具有形成在绝缘层151上的半导体区域103、栅极153、布线156和157、使半导体区域103和栅极153彼此绝缘的栅极绝缘层152、以及使栅极153和布线156、157彼此绝缘的绝缘层155。

此外，与栅极153同时形成的用作第二晶体管的栅极154形成在栅极绝缘层152上。

栅极153和154各具有膜厚度薄的区域153a和154a、以及膜厚度厚的153b和154b。

在本实施方式中，实施方式1中的绝缘层102、栅极绝缘层104、布线108、109、以及绝缘层107可以适当地适用于绝缘层151、栅极绝缘层152、布线156、157、以及绝缘层155。

此外，在半导体区域103中，在与栅极153的膜厚度薄的区域153a重叠的区域中形成低浓度杂质区域150a、150b。

注意，在接触孔159中，不被半导体区域103和栅极154覆盖的一部分绝缘层151有可能当形成接触孔111、158、以及159时被过蚀刻。在此将描述由于该过蚀刻而一部分的膜厚度变薄的绝缘层151。此外，与上述相同，不被栅极154覆盖的一部分栅极绝缘层152当形成接触孔111、158、159时被蚀刻。

在本实施方式中，作为第一导电层的半导体区域的源极区域或漏极区域在形成于绝缘层155和栅极绝缘层152中的接触孔158中与布线157彼此连接。此外，布线157和栅极154的膜厚度薄的区域154a在形成于绝缘层155和栅极绝缘层152中的接触孔159中彼此连接。再者，布线157的端部的一部分设置在接触孔159中。

此外，在作为第二导电层的栅极154中，与作为第三导电层的布线157接触的端部也设置在接触孔159中。

在本实施方式中，第二晶体管的栅极的膜厚度薄的区域154a与布线157连接。因此，与实施方式1至3相比，可以进一步减少突出于绝缘层155的表面的布线的比率。

此外，如图4C所示，布线157的端部不形成在绝缘层155上，而形成在栅极154的膜厚度薄的区域154a上。此外，布线157和栅极154的膜厚度薄的区域154a的端部位于接触孔159内侧。

注意，连接作为第二导电层的栅极154和作为第三导电层的布线157的接触孔159的形状可以具有如实施方式1的图8C所示的结构，即绝缘层155的端部位于作为第二导电层的栅极154上。亦即，在作为第二导电层的栅极154和作为第三导电层的布线157接触的附近，可以只有作为第三导电层的布线157的端部露出，而作为第二导电层的栅极154的端部因为被绝缘层155覆盖而不露出。

在此，使用图9A至9C说明栅极153、154的形成方法，所述栅极153、154具有膜厚度薄的区域153a、154a和膜厚度厚的区域153b、154b。

如图9A所示，导电层204形成在栅极绝缘层152上，并且抗蚀剂205涂敷在导电层204上。接下来，使用光掩模或掩模原版(reticule)使抗蚀剂的一部分曝光并使它显像，以形成用于蚀刻加工导电层204的掩模图形，所述光掩模和掩模原版设置有由衍射光栅图形或半透膜构成并且使透光率降低的辅助图形。在此，作为导电层204示出了由单层形成的导电层，然而导电层204的结构不局限于此。也可以层叠多个导电层而形成导电层204。例如，可以具有以下结构，即由钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、以及铝(Al)等的任何一种金属氮化物形成的第一导电层形成在栅极绝缘层152上，并且由上述金属中的任何一种形成的第二导电层层叠在第一导电层上。

衍射光栅图形就是多个狭缝，该多个狭缝具有分辨率限度(resolution limitation)或更小的间隔。通过从该狭缝向抗蚀剂照射光，可以将给予感光和非感光的中途状态的程度(灰度级)的光照射到抗蚀剂。

由半透膜构成并且降低透光率的辅助图形是具有如下两个区域的辅助图形：遮断曝光的光的区域；可以曝光给予感光和非感光的中途状态的程度(灰度级)的光的区域。

在此，使用设置有辅助图形202和辅助图形203的光掩模200使抗蚀剂205的一部分曝光并使它显像，所述辅助图形202具有由硅化钼(MOSi_x)形成的半透膜202a和由铬(Cr)形成的遮光膜202b，所述辅助图形203具有由硅化钼(MOSi_x)形成的半透膜203a和由铬(Cr)形成的遮光膜203b。

结果，如图9B所示，将掩模图形的截面形状形成为如下形状的掩模图形212、213：在中央部分具有膜厚度厚的区域212b、213b，在端部具有膜厚度薄的区域212a、213a。

当使用具有不同的膜厚度的掩模图形212、213来蚀刻导电层204时，掩模图形212、213的形状反映到要形成的导电层的形状。如果有效地利用这种作用，就可以通过一次光刻法处理(一次曝光)形成具有不同膜厚度的区域的导电层。在图9C中，通过蚀刻掩模图形212所覆盖的一部分导电层，可以形成具有膜厚度厚的区域153b、154b和膜厚度薄的区域153a、154a的栅极153、154。

此外，通过使用公开在日本专利申请2002-252352号公报中的方法，可以形成层叠有膜厚度厚的导电层和膜厚度薄的导电层的导电层，而不使用上述的具有衍射光栅或辅助图形的光掩模或掩模原版。具体而言，层叠具有不同蚀刻速度的两层导电层，然后对这些导电层进行蚀刻和各向异性的蚀刻使它的形状成为锥形，以形成膜厚度薄的导电层和膜厚度厚的导电层。

实施方式5

在本实施方式中，将参照图5A和5B说明可以避免连接到晶体管的布线的像素电极断开的结构，所述断开是由于起因于布线的膜的厚度的所述像素电极的覆盖率下降而产生的。在本实施方式中，将使用实施方式1来进行说明，然而可以适当地使用实施方式2至实施方式4。

在此，通过使用薄膜晶体管的半导体区域的源极区域或漏极区域的一方作为第一导电层，使用将像素电极和布线彼此连接的连接用导电层作为第二导电层，并且使用将半导体区域的源极区域或漏极区域的一方和连接用导电层连接的布线作为第三导电层，而进行说明。此外，使用薄膜晶体管作为晶体管。

图5A为晶体管的俯视图，而图5B为沿图5A中的虚线A-B的截面图。注意，在图5A中，省略对示出于图5B和5C中的衬底101、绝缘层160、163、以及栅极绝缘层104的描述。

如图5B所示，在衬底101上形成绝缘层160，并且在绝缘层160上形成薄膜晶体管110作为晶体管。薄膜晶体管110具有形成在绝缘层160上的半导体区域103、栅极105、布线108和109、使半导体区域103和栅极105彼此绝缘的栅极绝缘层104、以及使栅极105和布线108、109彼此绝缘的绝缘层163。

此外，与栅极105同时形成的连接用导电层164形成在栅极绝缘层104上。

注意，在本实施方式中，实施方式1中的绝缘层107可以适当地适用于绝缘层163。

在本实施方式中，作为第一导电层的半导体区域103的源极区域或漏极区域和作为第三导电层的布线109在形成于绝缘层163和栅极绝缘层104中的接触孔112中彼此连接。此外，作为第三导电层的布线109和连接用导电层164在形成于绝缘层163和栅极绝缘层104中的接触孔113中彼此连接。注意，作为第三导电层的布线109的端部的一部分设置在接触孔113中。再者，连接用导电层164和像素电极161在形成于绝缘层163中的接触孔162中彼此连接。

此外，作为第二导电层的连接用导电层164的与作为第三导电层的布线109接触的端部也设置在接触孔113中。

此外，如图17A和17B所示，形成在绝缘层163和栅极绝缘层104中的接触孔181的内侧设置有连接用导电层182，在该接触孔181中作为第三导电层的布线109和连接用导电层182彼此连接，并且像素电极183和连接用导电层182彼此连接。注意，在图17A和17B中，只要连接用导电层182的与作为第三导电层的布线109和像素电极183接触的端部设置在接触孔181内侧即可，而连接用导电层182的不与作为第三导电层的布线109和像素电极183接触的区域可以设置在接触孔181的外面。亦即，不与作为第三导电层的布线109和像素电极183接触的连接用导电层182的端部可以设置在接触孔181的外面。

此外，作为第二导电层的连接用导电层182的与作为第三导电层的布线109接触的端部也设置在接触孔181中。再者，像素电极183的与连接用导电层182接触的端部也设置在接触孔181里面。

再者，如图18A和18B所示，在形成在绝缘层163和栅极绝缘层104中的接触孔191内侧，作为第三导电层的布线109和连接用导电层164彼此连接，并且像素电极192和连接用导电层164彼此连接。在图18A和18B中，接触孔191的一部分形成在连接用导电层164上，并且在该区域中连接用导电层164和像素电极192彼此连接。

此外，作为第二导电层的连接用导电层164的与作为第三导电层的布线109接触的端部也设置在接触孔191中。再者，像素电极192的与连接用导电层164接触的端部也设置在接触孔191里面。

此外，在图18A和18B中，在接触孔191的外面，连接用导电层164也重叠于像素电极192。

在本实施方式中，以像素电极不上置在作为第三导电层的布线109的端部上的结构将薄膜晶体管和像素电极彼此连接。因此，可以防止像素电极的断开。此外，尤其在膜厚度厚的导电层(在此为作为第三导电层的布线109和连接用导电层164)连接的区域中，由于作为第三导电层的布线109的端部不形成在绝缘层163上，所以可以减少布线的凹凸。

实施例1

在本实施例中，将参照图6A至7C对EL显示面板进行说明。图7A为EL显示面板的一个像素的俯视图，而图6A和6B为沿图7A中虚线A-B的截面图。图7B为图7A中的驱动TFT和第一像素电极彼此连接的区域的放大图。图7C为图7A中的开关TFT的布线和驱动TFT的栅极彼此连接的区域的放大图。

图6A示出了EL显示面板，其中由开关TFT 602、驱动TFT 603、以及发光元件624构成的像素形成在衬底600上。在此，绝缘层601形成在衬底600上，并且开关TFT 602和驱动TFT 603形成在绝缘层601上。

在此，使用玻璃衬底作为衬底600。通过CVD法将膜厚度为140nm的氮氧化硅膜和膜厚度为100nm的氧氮化硅膜按顺序层叠而形成绝缘层601。

开关TFT 602由半导体区域602a、栅极绝缘层604、栅极605、绝缘层608、以及连接到半导体区域的源极区域和漏极区域的布线611和612构成。布线611和612在形成于绝缘层608中的接触孔631和632中与半导体区域602a的源极区域和漏极区域连接。

驱动TFT 603由半导体区域603a、栅极绝缘层604、栅极606、绝缘层608、以及连接到半导体区域的源极区域和漏极区域的布线613和614构成。布线613和614在形成于绝缘层608中的接触孔633和634中与半导体区域603a的源极区域和漏极区域连接。

开关TFT 602的布线612在形成于绝缘层608中的接触孔632中与驱动TFT 603的栅极606连接。此时，布线612的端部的一部分位于接触孔632内侧。

驱动TFT 603的布线614在接触孔634中与连接用导电层607连接，所述连接用导电层607与栅极605和606同时形成。在接触孔634中，连接用导电层607与第一像素电极615连接。在此，布线614和第一像素电极615优选不重叠。通过具有上述结构，可以防止第一像素电极615的断开，并且防止像素的缺陷。

在此，作为开关TFT 602形成N沟道型TFT。此外，作为驱动TFT 603形成P沟道型TFT。通过将膜厚度为50nm的晶体硅膜蚀刻为所希望的形状而形成半导体区域602a和603a。在开关TFT 602的半导体区域602a的源极区域和漏极区域中掺杂有磷。此外，在驱动TFT 603的半导体区域603a的源极区域和漏极区域中掺杂有硼。

开关TFT 602的半导体区域602a在不被栅极605覆盖的区域中具有添加有磷的低浓度杂质区域625a至625d。此外，在半导体区域602a中，磷没有添加在由栅极605覆盖的区域627a、627b及由栅极606覆盖的区域627c中。

驱动TFT 603的半导体区域603a在由栅极606覆盖的区域中具有添加有硼的低浓度杂质区域628a至628c。此外，在半导体区域603a中，硼没有添加在由栅极606和连接用导电层607覆盖的区域627c至627e中。

通过将四乙基原硅酸盐(Tetraethyl Ortho Silicate：TEOS)和O₂用作原料的CVD法形成膜厚度为110nm的氧化硅层作为栅极绝缘层604。栅极605、606和连接用导电层607通过溅射法由膜厚度为30nm的氮化钽层和膜厚度为370nm的钨层形成。布线611至614通过溅射法将膜厚度为100nm的钛层、膜厚度为700nm的铝层、以及膜厚度为100nm的钛层按顺序层叠而形成。

此外，形成覆盖绝缘层608、布线611至614、以及像素电极615的一部分的绝缘层621。绝缘层621用作分隔每个像素的分隔壁。

在此，作为绝缘层608，通过CVD法形成膜厚度为50nm的氧氮化硅层、膜厚度为140nm的氮氧化硅层、以及膜厚度为670nm的氧氮化硅层。通过溅射法由膜厚度为125nm的包含氧化硅的ITO形成第一像素电极615。通过旋转涂敷法涂敷组成物并且将其焙烧，由膜厚度为1.2μm的感光聚酰亚胺形成绝缘层621。随后，使它曝光和显像，并且使第一像素电极615的一部分露出，以形成绝缘层621。

作为第一像素电极615，可以使用含有氧化钨的氧化铟(IWO)、含有氧化钨的氧化铟锌(IWZO)、含有氧化钛的氧化铟(ITiO)、含有氧化钛的氧化铟锡(ITTiO)、氧化铟锡(ITO)、以及氧化铟锌(IZO)等。

此外，可以通过涂敷组成物并且将其焙烧，由硅氧烷或丙烯形成绝缘层621。

如图6B所示，可以形成通过CVD法或PVD法等形成的绝缘层641，以代替通过图6A中的涂敷法形成的绝缘层621。通过具有本实施例的布线结构，能够缓和布线和绝缘层608的表面的凹凸差，因此，即使通过CVD法和PVD法形成用作分隔壁的绝缘层641也可以减少凹凸。

再者，如图19A至19C所示，第一像素电极683可以与连接用导电层681和布线682双方接触。亦即，与在接触孔684中露出的连接用导电层681的一部分以及布线682的一部分接触地形成第一像素电极683。注意，图19B为图19A的驱动TFT 603和第一像素电极683连接的区域的放大图，而图19C为沿图19B中的虚线B-C的截面图。

第一像素电极683可以仅仅与布线682接触。

图19C虽然示出了与图6A相同地通过使用涂敷法形成绝缘层621的图，然而，可以与图6B相同地通过CVD法和PVD法等形成绝缘层641而代替绝缘层621。

再者，如图20所示，可以在绝缘层608、布线611至614与绝缘层621之间提供绝缘层691。通过提供绝缘层691，可以防止布线611至614露出，从而可以防止来自外部的污染物质侵入到TFT 602、603中。

与上述相同，可以在绝缘层608和第一像素电极692之间提供绝缘层691。通过提供绝缘层691，可以缓和绝缘层608的凹凸，从而可以减少第一像素电极692的凹凸。结果，可以防止第一像素电极692和第二像素电极623短路，以可以减少像素的显示缺陷。在此，发光元件693可以由第一像素电极692、发光层622、以及第二像素电极623形成。

作为绝缘层691，在形成布线611至614之后，通过CVD法或溅射法在布线611至614和绝缘层608上形成绝缘层，所述绝缘层由厚度为50nm至300nm，优选为100nm至150nm的氧化硅膜、氮化硅膜、或氧氮化硅膜等形成。绝缘层可以由单层或两层或两层以上的多个层形成。此后，蚀刻该绝缘层的一部分，使连接用导电层607的一部分露出。再者，在该露出部分中形成与布线614电连接的第一像素电极692，其中间夹有连接用导电层607。

在图20中，如图6A所示那样，通过使用涂敷法而形成绝缘层621。然而，也可以与图6B相同，使用通过CVD法或PVD法等形成绝缘层641，以代替绝缘层621。

发光层622和第二像素电极623形成在第一像素电极692上。由第一像素电极692、发光层622、以及第二像素电极623形成发光元件693。

如图7A至7C所示，栅极605、连接用导电层607、布线611和612、以及第一像素电极615各个的顶部表面有选在其棱角部分具有大于90度的角度，其棱角部分更优选为圆弧形。通过采取这种形状，可以避免当进行干蚀刻时等离子体在棱角部分集中放电(异常放电)。因此可以抑制起因于该异常放电的微尘的产生。即使产生微尘，当洗涤时微尘也不容易聚集在棱角部分，从而提高洗涤效果，以可以抑制起因于微尘的成品率的降低。

在此，作为显示红色的发光元件，形成含有氧化硅的ITO层作为第一像素电极，其膜厚度为125nm。作为发光层，层叠地形成50nm的DNTPD、10nm的NPB、30nm的添加有双[2，3-双(4-氟苯基)喹喔啉]铱(乙酰丙酮)(缩写：Ir(Fdpq)₂(acac))的NPB、30nm的Alq₃、以及1nm的LiF。作为第二像素电极，形成膜厚度为200nm的Al层。

作为显示绿色的发光元件，形成含有氧化硅的ITO层作为第一像素电极，其膜厚度为125nm。作为发光层，层叠地形成50nm的DNTPD、10nm的NPB、40nm的添加有香豆素545T(C545T)的Alq₃、30nm的Alq₃、以及1nm的LiF。作为第二像素电极，形成膜厚度为200nm的Al层。

此外，作为显示蓝色的发光元件，形成含有氧化硅的ITO层作为第一像素电极，其膜厚度为125nm。作为发光层，层叠地形成50nm的DNTPD、10nm的NPB、30nm的添加有2，5，8，11-三(特-丁基)二萘嵌苯(缩写：TBP)的9-[4-(N-咔唑基)]苯基-10-二苯基蒽(缩写：CzPA)、30nm的Alq₃、以及1nm的LiF。作为第二像素电极，形成膜厚度为200nm的Al层。

在本实施例中，将显示全彩色时的像素部分的等效电路图示于图10中。在图10中由虚线围绕的TFT 638对应于图6A和6B的开关TFT 602，而由虚线围绕的TFT 639对应于驱动TFT 603。

在显示红色的像素中，发出红光的OLED 703R连接到驱动TFT639的漏极区域，并且在源极区域中设置有阳极侧电源线(R)706R。此外，阴极侧电源线700提供在OLED 703R。此外，开关TFT 638连接到栅极布线705，驱动TFT 639的栅极连接到开关TFT 638的漏极区域。注意，开关TFT 638的漏极区域与连接到阳极侧电源线(R)706R的容量元件707连接。

在显示绿色的像素中，发出绿光的OLED 703G连接到驱动TFT639的漏极区域，并且阳极侧电源线(G)706G提供在源极区域。此外，开关TFT 638连接到栅极布线705，驱动TFT 639的栅极连接到开关TFT 638的漏极区域。注意，开关TFT 638的漏极区域与连接到阳极侧电源线(G)706G的容量元件707连接。

在显示蓝色的像素中，发出蓝光的OLED 703B连接到驱动TFT639的漏极区域，并且阳极侧电源线(B)706B提供在源极区域。此外，开关TFT 638连接到栅极布线705，驱动TFT 639的栅极连接到开关TFT 638的漏极区域。注意，开关TFT 638的漏极区域与连接到阳极侧电源线(B)706B的容量元件707连接。

对于每个不同颜色的像素，根据EL材料施加不同电压。

虽然将源极布线704与阳极侧电源线706R、706G、以及706B平行形成，然而，本发明不局限于此。还可以将栅极布线705与阳极侧电源线706R、706G、以及706B平行形成。再者，可以使驱动TFT639具有多栅极结构。

在发光器件中，对用于图像显示的驱动方法没有特别的限制。例如，可以将点顺序驱动法、线顺序驱动法、或面积顺序驱动法等用于驱动。典型的是，使用线顺序驱动法并适当地使用时分灰度级驱动法或面积灰度级驱动法。此外，输入到发光器件的源极线的视频信号既可以是模拟信号又可以是数字信号。可以按照视频信号适当地设计驱动电路等。

再者，使用视频数字信号的发光器件有如以下两类，即输入到像素的视频信号为恒电压(CV)的发光器件和恒电流(CC)的发光器件。视频信号为恒电压(CV)的发光器件有如下两类：将恒定电压施加给发光元件的发光器件(CVCV)；将恒定电流施加给发光元件的发光器件(CVCC)。此外，视频信号为恒电流(CC)的发光器件有如下两类：将恒定电压施加给发光元件的发光器件(CCCV)；将恒定电流施加给发光元件的发光器件(CCCC)。

在发光器件中可以提供用于防止静电放电损害的保护电路(保护二极管等)。

本实施例可以与实施方式1至5中的任何一个任意组合。

接下来，使用图11对在其像素部分具有示于图6A至7C、以及图10中的像素的EL显示面板进行说明。

图11示出EL显示面板的截面图。在EL显示面板中，由密封剂650密封形成在第一衬底上的绝缘层608和第二衬底。作为密封剂650，优选使用含有填料并且粘性高的环氧树脂。密封剂优选为尽量不渗透潮气和氧的材料。

在密封剂650、第一衬底600、以及第二衬底640的内侧具有驱动电路部分644和像素部分645。此外，在密封剂650的外面提供终端部分643。

连接到每个TFT的源极布线或栅极布线的连接终端(在图11中的连接到源极布线的连接终端654)形成在终端部分643中。连接终端与成为输入终端的FPC(柔性印刷布线)655连接，其中间夹有各向异性导电膜656，并且通过各向异性导电膜656接收视频信号和时钟信号。

源极驱动器和栅极驱动器等驱动像素的电路形成在驱动电路部分644中。在此，设置有N沟道型TFT 651和P沟道型TFT 652，所述N沟道型TFT 651与像素部分的开关TFT 602同样地形成，所述P沟道型TFT 652与像素部分的驱动TFT 603同样地形成。由N沟道型TFT 651和P沟道型TFT 652形成CMOS电路。

由开关TFT 602、驱动TFT 603、以及发光元件624构成的像素(图7A中的区域610)以矩阵形状配置在像素645中。

保护层可以形成在像素部分的发光元件624和绝缘层621上。保护层是用于防止潮气和氧等渗透到发光元件624和绝缘层621中的层。保护层优选通过等离子体CVD法或溅射法等的薄膜形成法由氮化硅、氧化硅、氮氧化硅、氧氮化硅、氧氮化铝、氧化铝、类金刚石碳(DLC)、含有氮的碳(CN)、或其他绝缘材料形成。

在本实施例中，由于在一个衬底上形成有源极驱动器、栅极驱动器、以及像素部分的TFT，从而，可以使发光显示面板形成得薄。

在第二衬底640与保护层之间的区域642可以具有填充了惰性气体如氮气的空间。因此，能够进一步防止潮气和氧渗透到发光元件和绝缘层621中。

着色层可以提供在第二衬底640上。在此情况下，借助于在每个像素中提供能够呈现白色发光的发光元件，并且另行提供呈现RGB的着色层，能够实现全彩色显示。或者，借助于在每个像素中提供能够呈现蓝色发光的发光元件，并且另行提供颜色转换层，能够实现全彩色显示。这种EL显示模块的各个RGB的颜色纯度高，从而能够显示高清晰度的图像。再者，也可以在每个像素中提供呈现红色、绿色、蓝色发光的发光元件，而且使用着色层。

此外，在发光元件624所发出的光从第一衬底600一侧射出的情况下，可以在第一衬底600的表面上提供偏光板或位相差板。此外，在发光元件624所发出的光从第二衬底640一侧射出的情况下，可以在第二衬底640的表面上设置偏光板或位相差板。再者，在发光元件624所发出的光从第一衬底600和第二衬底640的双方射出的情况下，可以在第一衬底600和第二衬底640的表面上提供偏光板或位相差板。

可以使用薄膜或树脂等的衬底作为第一衬底600和第二衬底640的一方或双方来制作发光显示面板。像这样不使用相对衬底而密封发光元件，则能够进一步提高显示器件的轻量化、小型化、以及薄膜化。

可以通过将电源电路和控制器等的外部电路连接到发光显示面板来形成发光显示模块。

实施例2

在本实施例中，参照图12说明液晶显示面板。在液晶显示面板中，由密封剂650密封第一衬底600、第二衬底664、以及液晶层674。密封剂650优选含有保持衬底之间的间隔的保持材料，典型地含有填料。

在密封剂650、第一衬底600、以及第二衬底664的内侧具有驱动电路部分662和像素部分663。在密封剂650的外面形成终端部分661。

在第二衬底664上，形成有用作滤色镜和黑阵的着色层665、第二像素电极666、以及用作定向膜的绝缘层667。虽然没有示出在附图中，在第一衬底600和第二衬底664的一方或双方设置有偏光板。

在终端部分661中，与实施例1中所示的终端部分643同样地形成连接到每个TFT的栅极布线和源极布线的连接终端(图12中的连接到栅极布线的连接终端654)。连接终端与成为输入终端的FPC(柔性印刷布线)655连接，其中间夹有各向异性导电膜656，并且通过各向异性导电膜656接收视频信号和时钟信号。

在驱动电路部分662中，与实施例1中所示的驱动电路部分644同样地形成源极驱动器和栅极驱动器等驱动像素的电路。在此，配置有N沟道型TFT 651和P沟道型TFT 652。注意，由N沟道型TFT 651和P沟道型TFT 652形成CMOS电路。

多个像素形成在像素部分663中，并且液晶元件668形成在每个像素中。液晶元件668是第一像素电极672、第二像素电极666、以及填充在其中间的液晶层674重叠的部分。液晶元件668所具有的第一像素电极672中间夹着连接用导电层671与TFT 602电连接。液晶元件668的第二像素电极666形成在第二衬底664一侧。此外，用作定向膜的绝缘层673形成在第一像素电极672和液晶层674之间，并且用作定向膜的绝缘层667形成在第二像素电极666和液晶层674之间。

第一衬底600和第二衬底664之间优选保持一定的间隔，以便减少显示的不均匀性。因此，在第一衬底600和第二衬底664之间散布有作为间隔保持材料的间隔物675。在此，作为间隔物675示出了球状间隔物，然而间隔物的形状不局限于此，也可以使用柱状间隔物。

实施例3

在本实施例中，参照图13A至13C说明将驱动电路安装在上述实施例中所示的显示面板上的实例。

如图13A所示，源极驱动器1402和栅极驱动器1403a、1403b安装在像素部分1401的外围。在图13A中，作为源极驱动器1402和栅极驱动器1403a、1403b等，通过使用各向异性导电胶和各向异性导电薄膜的安装方法、COG方法、布线焊接方法、以及使用焊接凸块的回流处理等，在衬底1400上安装IC芯片1405。在此，使用COG方法。接着，IC芯片通过FPC(柔性印刷电路)1406连接到外部电路。

可以将源极驱动器1402的一部分、例如将模拟开关集成地形成在衬底上，而且其他部分则另行用IC芯片来安装。

如图13B所示，在由SAS或晶体半导体形成TFT的情况下，可以将像素部分1401和栅极驱动器1403a、1403b等集成地形成在衬底上，并另行安装IC芯片作为源极驱动器1402等。在图13B中，通过COG方法在衬底1400上安装IC芯片1405作为源极驱动器1402。然后，IC芯片通过FPC 1406连接到外部电路。

再者，如图13C所示，有可能通过TAB方法安装源极驱动器1402等，以代替COG方法。接着，IC芯片通过FPC 1406连接到外部电路。在图13C中，通过TAB方法安装源极驱动器，然而，也可以通过TAB方法安装栅极驱动器。

当通过TAB方法安装IC芯片时，可以提供相对于衬底较大的像素部分，因而可以实现框架的狭窄化。

通过使用硅片形成IC芯片，然而，可以提供将电路形成在玻璃衬底上的IC(下文中称作驱动IC)来代替IC芯片。由于IC芯片从圆形的硅片中取出，所以对母板衬底的形状有限制。另一方面，驱动IC的母衬底是玻璃，对形状没有限制，所以可以提高生产率。因此，可以任意地设定驱动IC的形状和尺寸。例如，当形成长边具有15至80mm的长度的驱动IC时，与安装IC芯片的情况相比，可以减少所需要的驱动IC的数目。结果，可以减少连接终端的数量，从而提高制造上的成品率。

可以通过使用形成在衬底上的晶体半导体形成驱动IC，晶体半导体优选通过照射连续振荡型的激光束来形成。通过照射连续振荡型的激光束而获得的半导体膜的结晶缺陷少，并具有大粒径的晶粒。结果，具有上述半导体膜的晶体管具有良好的迁移率和响应速度，所以能够进行高速驱动，这适合于驱动IC。

实施例4

接下来，将参照附图说明安装有本发明的半导体器件的电子器具的一个实例。在此示出的电子器具为便携式手机，包括框体2700和2706、面板2701、外壳2702、印刷线路板2703、操作按钮2704、以及电池2705(参照图14)。面板2701可以自由装卸地组合在外壳2702中，并且外壳2702嵌接到印刷线路板2703。外壳2702的形状和尺寸根据内嵌有面板2701的电子器具适当地改变。在印刷线路板2703上安装被封装的多个半导体器件，作为其中一个可以使用本发明的半导体器件。安装在印刷线路板2703上的多个半导体器件具有控制器、中央处理单元(CPU)、存储器、电源电路、音频处理电路、发送/接收电路等的任意功能。

面板2701通过连接薄膜2708连接到印刷线路板2703。上述面板2701、外壳2702和印刷线路板2703与操作按钮2704和电池2705一起装在框体2700和2706的内部。将包括在面板2701中的像素区域2709设置为可以从形成在框体2700中的开口窗视觉确认到其。

如上所述，本发明的半导体器件为实现了小型、薄型、以及轻量的半导体器件。由于具有上述特征，本发明的半导体器件能够有效地利用在电子器具的框体2700、2706中的有限的空间。此外，可以减少成本，而且可以制造具有可靠性高的半导体器件的电子器具。

实施例5

作为具有在实施方式或实施例中所示的半导体器件的电子器具，可以举出电视机(也只称为电视或电视接收机)、数字照相机、数字摄像机、便携式电话机(也简单地称之为移动电话或手机)、PDA等的便携式信息终端、便携式游戏机、用于计算机的监视器、计算机、汽车用立体声系统等声音再现装置、以及家用游戏机等配备有记录介质的图像再现装置等。将参照图15A至15F说明这些电子器具的具体实例。

图15A中所示的便携式信息终端包括主体9201和显示部分9202等。该显示部分9202可以使用实施方式1至5和实施例1至4所示的半导体器件。通过利用本发明之一的显示器件，可以廉价地提供可靠性高的便携式信息终端。

图15B中所示的数字摄像机包括显示部分9701和9702等。该显示部分9701可以使用实施方式1至5和实施例1至4所示的半导体器件。通过利用本发明之一的显示器件，可以廉价地提供可靠性高的数字摄像机。

图15C中所示的便携式信息终端包括主体9101和显示部分9102等。该显示部分9102可以使用实施方式1至5或实施例1至4所示的半导体器件。通过利用本发明之一的显示器件，可以廉价地提供可靠性高的便携式信息终端。

图15D中所示的便携式电视机包括主体9301和显示部分9302等。该显示部分9302可以使用实施方式1至5和实施例1至4所示的半导体器件。通过利用本发明之一的显示器件，可以廉价地提供可靠性高的便携式电视机。这种电视机可广泛地适用于搭载在便携式电话等的便携式信息终端中的小型电视机、能搬运的中型电视机、或者大型电视机(例如40英寸或更大)。

图15E中所示的便携式计算机包括主体9401和显示部分9402等。该显示部分9402可以使用实施方式1至5和实施例1至4所示的半导体器件。通过利用本发明之一的显示器件，可以廉价地提供能够进行高清晰度的显示的便携式计算机。

图15F中所示的电视机包括主体9501和显示部分9502等。该显示部分9502可以使用实施方式1至5和实施例1至4所示的半导体器件。通过利用本发明之一的显示器件，可以廉价地提供可靠性高的电视机。

实施例6

在本实施例中，将参照图21A至22D说明使用FIB(聚焦离子束加工观察装置(Focused Ion Beam system))观察了在常规的薄膜晶体管和本发明的薄膜晶体管中的像素电极和半导体区域的连接部分以及栅极和漏极布线的连接部分的结构的观察结果。

图21A示出了本发明的薄膜晶体管的漏极和像素电极的俯视图。图22A示出了使用FIB观察沿图21A中的虚线A-B的截面而得到的观察图。图22B为图22A的示意图。此外，图22C示出了使用FIB观察沿图21A中的虚线C-D的截面而得到的观察图，并且图22D为图22C的示意图。注意，使用FIB的观察从斜向(倾斜角度为60度)进行。

如图21A、22B、以及22D所示，形成在衬底301上的薄膜晶体管350由半导体区域302a和302b、栅极绝缘层313、栅极351、源极352、以及漏极305a至305c构成。此外，由层间绝缘层306、307绝缘源极352、漏极305a至305c与栅极351。由层间绝缘层306、307绝缘源极352、漏极305a至305c与连接用导电层304。半导体区域302b和源极352通过接触孔353彼此连接。薄膜晶体管350中间夹着绝缘层312形成在衬底301上。

此外，与栅极351同时形成的连接用导电层304中间夹着栅极绝缘层313重叠于半导体区域302a。此外，在接触孔309中，连接用导电层304和漏极305a至305c彼此连接。与上述相同，在接触孔309中，连接用导电层304和像素电极308连接。本发明的薄膜晶体管350的漏极305a至305c的端部位于接触孔309内部。此外，半导体区域302b中间夹着漏极305a至305c和连接用导电层304与像素电极308连接。

通过涂敷法将绝缘层311形成在源极352、漏极305a至305c、连接用导电层304、像素电极308、以及层间绝缘层307上。

在此，使用玻璃衬底作为衬底301，并且通过CVD法将膜厚度为140nm的氮氧化硅膜、膜厚度为100nm的氧氮化硅膜按顺序层叠而形成绝缘层312。作为半导体区域302a、302b，形成膜厚度为50nm的晶体硅层。作为栅极绝缘层313，通过将四乙基原硅酸盐(TetraethylOrtho Silicate：TEOS)和O₂用作原料的CVD法形成膜厚度为110nm的氧化硅层。作为栅极351和连接用导电层304，通过使用溅射法形成膜厚度为30nm的氮化钽层和膜厚度为370nm的钨层。通过使用溅射法按顺序形成膜厚度为100nm的钛层、膜厚度为700nm的铝层、以及膜厚度为100nm的钛层作为漏极305a至305c。源极352虽然没有示出于图21A中，然而，以与漏极305a至305c相同的结构层叠而成。通过CVD法形成膜厚度为140nm的氮氧化硅层作为层间绝缘层306，并且形成膜厚度为670nm的氧氮化硅层作为层间绝缘层307。通过溅射法形成膜厚度为125nm的含有氧化硅的ITO作为像素电极308。

图22C和22D为沿与图22A和22B交叉的方向的截面图。如图22C和22D所示，连接到连接用导电层304的漏极305a至305c的端部位于接触孔309内部。

图21B示出常规的薄膜晶体管的漏极和像素电极的连接部分的俯视图。图21C示出薄膜晶体管的漏极和连接用导电层的连接部分的俯视图。图23A示出了使用FIB观察沿图21B中的虚线A-B的截面而得到的观察图，并且图23B为图23A的示意图。图23C示出了使用FIB观察沿图21C中的虚线C-D的截面而得到的观察图，并且图23D为图23C的示意图。

如图21B和23B所示，形成在衬底321上的薄膜晶体管360由半导体区域323、栅极绝缘层324、栅极361、源极362、以及漏极328a至328c构成。此外，由层间绝缘层325、326绝缘源极362、漏极328a至328c与栅极361。在接触孔363中，半导体区域323连接到源极362。薄膜晶体管360中间夹着绝缘层322形成在衬底321上。

在接触孔331中，半导体区域323连接到漏极328a至328c。像素电极329形成在层间绝缘层326的一部分和漏极328c上，从而漏极328c和像素电极329彼此连接。常规的薄膜晶体管360的漏极328a至328c的端部不位于接触孔331内部，而形成在层间绝缘层326上。半导体区域323中间夹着漏极328a至328c与像素电极329连接。

绝缘层330通过涂敷法形成在层间绝缘层326和像素电极329上。

接下来，对应于沿图21C的虚线C-D的截面图的图示于图23C和23D。

如图21C和23D所示，形成在衬底321上的薄膜晶体管370与薄膜晶体管360相同，由半导体区域374、栅极绝缘层324、栅极371、源极372、以及漏极348a至348c构成。由层间绝缘层325、326绝缘源极372、漏极348a至348c与栅极371。在接触孔373中，半导体区域374和源极372彼此连接。薄膜晶体管370中间夹着绝缘层322形成在衬底301上。

在接触孔375中，半导体区域374和漏极348a至348c彼此连接。在接触孔332中，与栅极371同时形成的导电层327和漏极348a至348c彼此连接。常规的薄膜晶体管370的漏极348a至348c的端部不位于接触孔332内部，而形成在层间绝缘层326上。

在此，使用玻璃衬底作为衬底321，并且通过CVD法将膜厚度为140nm的氮氧化硅膜、膜厚度为100nm的氧氮化硅膜按顺序层叠而形成绝缘层322。作为半导体区域323，形成膜厚度为50nm的晶体硅层。作为栅极绝缘层324，通过将四乙基原硅酸盐(Tetraethyl OrthoSilicate：TEOS)和O₂用作原料的CVD法形成膜厚度为110nm的氧化硅层。作为栅极361、371，通过使用溅射法形成膜厚度为30nm的氮化钽层和膜厚度为370nm的钨层。通过使用溅射法按顺序形成膜厚度为100nm的钛层、膜厚度为700nm的铝层、以及膜厚度为100nm的钛层作为漏极328a至328c、348a至348c。源极362和372虽然没有示出于图21B和21C中，然而，分别以与漏极328a至328c、348a至348c相同的结构层叠而形成。此外，通过CVD法形成膜厚度为140nm的氮氧化硅层作为层间绝缘层325，并且形成膜厚度为670nm的氧氮化硅层作为层间绝缘层326。再者，通过溅射法形成膜厚度为125nm的含有氧化硅的ITO作为像素电极329。

将图22A至22D和图23A至23D比较，就可以了解到本发明的薄膜晶体管350的绝缘层311的凹凸差少于常规的薄膜晶体管360、370的绝缘层330。由此，可以通过涂敷法形成平坦性高的绝缘层。当形成该绝缘层时，可以减少材料。因此，可以减少成本，而且可以提高生产率。

本说明书根据2005年6月28日以及2005年12月28日在日本专利局受理的日本专利申请编号2005-189020和2005-379975而制作，所属申请内容包括在本说明书中。

Claims

1.一种半导体器件，包括：

第一导电层；

在所述第一导电层上的绝缘层，所述绝缘层包括第一和第二接触孔；

在所述绝缘层上和在第一接触孔中的第二导电层；以及

在所述绝缘层上和在第二接触孔中的像素电极，

其中第二导电层在第一接触孔中与第一导电层的顶部表面和侧表面都接触，并且

所述像素电极在第二接触孔中与第一导电层接触。

2.根据权利要求1的半导体器件，其中所述第二导电层与所述第一导电层部分重叠。

3.一种半导体器件，包括：

第一导电层；

在所述第一导电层上的绝缘层；

形成在所述绝缘层中的至少一个接触孔；以及

在所述绝缘层上的第二导电层，

其中，所述第一导电层包括具有第一膜厚度的第一区域和具有第二膜厚度的第二区域，

所述第一膜厚度比所述第二膜厚度薄，

并且，所述第二导电层与所述第一导电层的所述第一区域接触。

4.根据权利要求3的半导体器件，其中所述半导体器件还包括连接到所述第一导电层的像素电极。

5.根据权利要求3的半导体器件，其中所述第二导电层与所述第一导电层部分重叠。

6.一种半导体器件，包括：

半导体层；

栅极，所述半导体层和所述栅极之间插入了栅绝缘层；

所述栅极上的绝缘层，所述绝缘层包括第一接触孔、第二接触孔和第三接触孔；

第一导电层；

在所述绝缘层上和第一接触孔中的第二导电层；

在所述绝缘层上和第二接触孔中的像素电极，

其中第二导电层在第一接触孔中与所述半导体层接触，并且在第二接触孔中与第一导电层接触，

所述像素电极在第三接触孔中与第一导电层接触。

7.根据权利要求6的半导体器件，其中所述第二导电层与所述第一导电层部分重叠。

8.一种半导体器件，包括：

第一导电层；

在所述第一导电层上的第二导电层；

夹在所述第一导电层和第二导电层之间的第一绝缘层；

在所述第二导电层上的第二绝缘层；以及

连接到所述第一和第二导电层的第三导电层，

其中，所述第一和第二绝缘层包括接触孔，

所述第二导电层包括具有第一膜厚度的第一区域和具有第二膜厚度的第二区域，

所述第一膜厚度比所述第二膜厚度薄，

并且，所述第三导电层与所述第二导电层的第一区域接触。

9.根据权利要求8的半导体器件，其中将所述第一导电层连接到所述第三导电层的接触孔与将所述第二导电层连接到所述第三导电层的接触孔是不同的。

10.根据权利要求8的半导体器件，其中将所述第一导电层连接到所述第三导电层的接触孔与将所述第二导电层连接到所述第三导电层的接触孔是相同的。

11.根据权利要求8的半导体器件，其中所述第三导电层与所述第二导电层部分重叠。

12.根据权利要求8的半导体器件，其中所述半导体器件还包括连接到所述第二导电层的像素电极。

13.根据权利要求8的半导体器件，其中所述第一导电层为源极区域或漏极区域。

14.根据权利要求8的半导体器件，其中所述第一导电层为第一晶体管的源极区域或漏极区域，并且所述第二导电层为第二晶体管的栅极。