CN103296058B - 显示面板及其制作方法 - Google Patents
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Abstract
本发明提供一种显示面板及其制作方法。本发明的显示面板包括转接电极。转接电极与薄膜晶体管的栅极由同一道光罩形成，不需利用额外图案化制造工程加以制作。此外，薄膜晶体管的漏极经由介电层的开口与转接电极接触并进而与像素电极电性连接，而于蚀刻介电层时不会暴露出像素电极，因此可避免像素电极于蚀刻介电层时受到损伤。
Description
技术领域
本发明涉及一种显示面板及其制作方法，尤其是涉及一种具有自行对准的掺杂区、使用掺杂半导体层作为储存电容下电极以及使用转接电极连接像素电极与薄膜晶体管的漏极的显示面板及其制作方法。
背景技术
一般而言，显示面板包括多个像素结构，且各像素结构包括薄膜晶体管、储存电容以及像素电极等元件。在现有显示面板中，薄膜晶体管的半导体层内的源极掺杂区与漏极掺杂区以与栅极使用不同的光罩加以定义，因此源极掺杂区与漏极掺杂区的位置容易与栅极的位置有所偏差，而造成薄膜晶体管的元件特性不稳定的问题。此外，在现有显示面板中，像素电极容易在蚀刻介电层的开口时受损，而影响显示面板的显示质量。
发明内容
本发明的目的之一在于提供一种显示面板及其制作方法，以提高显示面板的薄膜晶体管的元件特性及显示质量。
本发明的一方式提供一种制作显示面板的方法，包括下列步骤。提供一基板，基板具有一像素区、一第一薄膜晶体管区以及一储存电容区。于基板上形成一图案化半导体层，图案化半导体层包括一第一半导体图案以及一储存电容下电极。第一半导体图案设置于第一薄膜晶体管区内，而储存电容下电极，设置于储存电容区内。于基板上形成一绝缘层，其中绝缘层覆盖图案化半导体层。于绝缘层上形成一第一图案化导电层，第一图案化导电层包括一第一栅极以及一转接电极。第一栅极设置于第一薄膜晶体管区内，且第一栅极部分暴露出第一半导体图案。转接电极设置于像素区内。进行一第一离子注入制造工程，以于第一栅极所暴露出的第一半导体图案中形成一第一掺杂区以及一第二掺杂区，以及对储存电容下电极进行掺杂。于绝缘层上形成一第二图案化导电层，第二图案化导电层包括一储存电容上电极以及一像素电极。储存电容上电极设置于储存电容区内并与储存电容下电极至少部分重叠。像素电极设置于像素区内，其中一部分的像素电极位于绝缘层的表面，而另一部分的像素电极位于转接电极的表面。于绝缘层上形成一介电层，并于介电层与绝缘层中形成一第一开口暴露出第一掺杂区以及一第二开口暴露出第二掺杂区，以及于介电层中形成一第三开口暴露出转接电极。于介电层上形成一第三图案化导电层，第三图案化导电层包括一第一源极以及一第一漏极。第一源极填入第一开口并与第一掺杂区电性连接，第一漏极填入第二开口并与第二掺杂区电性连接以及填入第三开口并与转接电极电性连接。
本发明的另一方式提供一种显示面板。显示面板包括一基板、一图案化半导体层、一绝缘层、一第一图案化导电层、一第二图案化导电层、一介电层以及一第三图案化导电层。基板具有一像素区、一第一薄膜晶体管区以及一储存电容区。图案化半导体层设置于基板上，图案化半导体层包括一第一半导体图案以及一储存电容下电极。第一半导体图案设置于基板上并位于第一薄膜晶体管区内，且第一半导体图案具有一第一掺杂区、一第二掺杂区以及一第一通道区。储存电容下电极设置于基板上并位于储存电容区内，其中储存电容下电极包括一掺杂半导体层。绝缘层设置于基板上并覆盖图案化半导体层。第一图案化导电层设置于绝缘层上，且第一图案化导电层包括一第一栅极以及一转接电极。第一栅极设置于第一薄膜晶体管区内，且第一栅极暴露出第一掺杂区以及第二掺杂区。转接电极设置于像素区内。第二图案化导电层设置于绝缘层上，且第二图案化导电层包括一储存电容上电极以及一像素电极。储存电容上电极设置于储存电容区内并与储存电容下电极至少部分重叠。像素电极设置于像素区内，其中一部分的像素电极位于绝缘层的表面，而另一部分的像素电极位于转接电极的表面。介电层设置于绝缘层上，其中介电层与绝缘层具有一第一开口暴露出第一掺杂区以及一第二开口暴露出第二掺杂区，介电层具有一第三开口暴露出转接电极，且介电层暴露出像素电极。第三图案化导电层设置于介电层上，且第三图案化导电层包括一第一源极以及一第一漏极。第一源极填入第一开口并与第一掺杂区电性连接，第一漏极填入第二开口并与第二掺杂区电性连接以及填入第三开口并与转接电极电性连接。
本发明的显示面板及其制作方法具有下列优点。显示面板的储存电容的下电极与上电极可分别与薄膜晶体管的半导体层与栅极的制造工程整合，因此不需增加额外制造工程。此外，储存电容的下电极为掺杂半导体电极，因此具有较佳的电容值。本发明的显示面板具有与薄膜晶体管的栅极共同形成的转接电极，因此转接电极不需利用额外制造工程加以制作。薄膜晶体管的漏极与转接电极接触，并经由转接电极与像素电极电性连接，于蚀刻介电层时不会暴露出像素电极，因此可避免于蚀刻介电层时造成像素电极受到损伤。
附图说明
图1至图8示出了本发明的第一实施例的制作显示面板的方法示意图；
图9至图17示出了本发明的第二实施例的制作显示面板的方法示意图。
附图标记
10：基板 10P：像素区
101：第一薄膜晶体管区 10C：储存电容区
12：图案化半导体层 121：第一半导体图案
12B：储存电容下电极 14：绝缘层
16：第一图案化导电层 161：第一栅极
16C：转接电极 181：第一掺杂区
182：第二掺杂区 201：第一轻掺杂区
202：第二轻掺杂区 22：第二图案化导电层
22P：像素电极 22T：储存电容上电极
23：介电层 141：第一开口
142：第二开口 143：第三开口
24：第三图案化导电层 241S：第一源极
241D：第一漏极 28：保护层
144：第四开口 38：框胶
122：第二半导体图案 162：第二栅极
183：第三掺杂区 184：第四掺杂区
203：第三轻掺杂区 204：第四轻掺杂区
121C 第一通道区 122C：第二通道区
145：第五开口 146：第六开口
242S 第二源极 242D：第二漏极
30’：阵列基板 32：发光层
34：对向电极 50：上盖基板
1’：显示面板 LC：液晶层
40：对向基板 42：基板
CF：彩色滤光片 BM：黑色矩阵
44：共通电极 1：显示面板
GL：栅极线 PL1：第一电源线
DL：数据线 PL2：第二电源线
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，以下特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所要达成的效果。
请参考图1至图8。图1至图8示出了本发明的第一实施例的制作显示面板的方法示意图。本实施例以制作液晶显示面板的方法为例，但不以此为限。首先如图1所示，提供一基板10。基板10具有像素区10P、第一薄膜晶体管区101以及储存电容区10C，其中像素区10P主要用以设置后续形成的像素电极、第一薄膜晶体管区101用来设置后续形成的第一薄膜晶体管，而储存电容区10C用来设置后续形成的储存电容。基板10可为各式硬式或软式的透明基板例如玻璃基板、石英基板或塑料基板等，但不以此为限。接着，于基板10上形成一图案化半导体层12。图案化半导体层12可利用例如沉积、微影与蚀刻技术加以形成，但不以此为限。图案化半导体层12包括一第一半导体图案121设置于第一薄膜晶体管区101内，以及一储存电容下电极12B设置于储存电容区10C内。图案化半导体层12可包括硅例如非晶硅层、多晶硅层、微晶硅层或纳米晶硅层，或是氧化物半导体层例如氧化铟镓锌（indium gallium zincoxide,IGZO）、氧化铟锌（indium zinc oxide,IZO）、氧化铟锡（indium tin oxide,ITO）、氧化钛（titanium oxide, TiO）、氧化锌（zinc oxide,ZnO）、氧化铟（indiumoxide,InO）、氧化镓（gallium oxide,GaO），或是其它各种适合的半导体层。
如图2所示，接着于基板10上形成一绝缘层14。绝缘层14覆盖图案化半导体层12。绝缘层14作为栅极绝缘层之用，其材料可为各式绝缘材料例如氧化硅、氮化硅或氮氧化硅等，但不以此为限。随后，于绝缘层14上形成一第一图案化导电层16。第一图案化导电层16可利用例如沉积、微影与蚀刻技术加以形成，但不以此为限。第一图案化导电层16包括一第一栅极161与一转接电极16C。第一栅极161设置于第一薄膜晶体管101区内，且第一栅极161部分暴露出第一半导体图案121。转接电极16C设置于像素区10P内。第一图案化导电层16还可包括一栅极线（未图示）与第一栅极161电性连接，以及一共通线（未图示）。第一图案化导电层16可包括不透明图案化导电层或透明图案化导电层。若第一图案化导电层16选用不透明图案化导电层，其材料可为金属或合金，例如金、银、铜、铝、钛、钼等金属或其合金，但不以此为限。若第一图案化导电层16选用透明图案化导电层，其材料可为例如氧化铟锡（ITO）、氧化铟锌（IZO）或其它适合的透明导电材料。之后，进行一第一离子注入制造工程，以于第一栅极161所暴露出的第一半导体图案121中形成一第一掺杂区181以及一第二掺杂区182，以及对储存电容下电极12B进行掺杂。由于第一离子注入制造工程利用第一栅极161作为屏蔽，因此第一掺杂区181与第二掺杂区182不需使用额外光罩而可以自行对准方式形成，借此第一掺杂区181与第二掺杂区182的位置与第一栅极161的位置不会产生相对偏移。在第一离子注入制造工程之后，储存电容下电极12B的材料会由导电性不佳的半导体材料变成导电性较佳的掺杂半导体材料，因此可以提高储存电容的电容值。
如图3所示，为了避免短通道效应，本实施例的方法可选择性地于第一半导体图案121中形成轻掺杂漏极（lightly doped drain,LDD），以降低漏电流。在本实施例中，形成轻掺杂漏极的制造工程可如下所述，但不以此为限。于进行第一离子注入制造工程之后，去除部分的第一栅极161以缩减第一栅极161的尺寸。随后，进行一第二离子注入制造工程，以于缩减的第一栅极161所暴露出的第一半导体图案121中形成一第一轻掺杂区201以及一第二轻掺杂区202。也就是说，由于第二离子注入制造工程利用缩减的第一栅极161作为屏蔽，因此第一轻掺杂区201以及第二轻掺杂区202不需使用额外光罩而可以自行对准方式形成，借此第一轻掺杂区201以及第二轻掺杂区202的位置与第一栅极161的位置不会产生相对偏移。此外，缩减的第一栅极161所覆盖的第一半导体图案121中会形成一第一通道区121C。第一轻掺杂区201设置于第一掺杂区181与第一通道区121C之间，而第二轻掺杂区202设置于第二掺杂区182与第一通道区121C之间。第一轻掺杂区201与第二轻掺杂区202作为轻掺杂漏极之用，且第一轻掺杂区201与第二轻掺杂区202的掺杂浓度小于第一掺杂区181与第二掺杂区182的掺杂浓度。
如图4所示，接着于绝缘层14上形成一第二图案化导电层22。第二图案化导电层22可利用例如沉积、微影与蚀刻技术加以形成，但不以此为限。第二图案化导电层22包括一储存电容上电极22T以及一像素电极22P。储存电容上电极22T设置于储存电容区10C内并与储存电容下电极12B至少部分重叠。像素电极22P设置于像素区10P内，其中一部分的像素电极22P位于绝缘层14的表面，而另一部分的像素电极22P位于转接电极16C的表面。也就是说，转接电极16C与像素电极22P于垂直投影方向上部分重叠。储存电容上电极22T可与像素电极22P电性连接，且储存电容下电极12B、储存电容上电极22T以及位于其间的绝缘层14会构成储存电容。在本实施例中，第一图案化导电层16与第二图案化导电层22由两道不同的图案化制造工程加以形成。且在本实施例中，第一图案化导电层16与第二图案化导电层22之间并无任何绝缘层或介电层的阻隔。第二图案化导电层22可包括不透明图案化导电层或透明图案化导电层。若第二图案化导电层22选用不透明图案化导电层，其材料可为金属或合金，例如金、银、铜、铝、钛、钼等金属或其合金，但不以此为限。若第二图案化导电层22选用透明图案化导电层，其材料可为例如氧化铟锡（ITO）、氧化铟锌（IZO）或其它适合的透明导电材料。值得说明的是，由第二图案化导电层22构成的像素电极22P于由第一图案化导电层16构成的转接电极16C之后形成，因此在沉积作为第一图案化导电层16的导电层（未图示）时不会造成第二图案化导电层22的结晶。另外，由于像素电极22P与转接电极16C仅有小面积的重叠，因此在进行高温制造工程例如活化制造工程或氢化制造工程时不易产生剥离（peeling）问题。
如图5所示，接着于绝缘层14上形成一介电层23，并于介电层23与绝缘层14中形成一第一开口141暴露出第一掺杂区181以及一第二开口142暴露出第二掺杂区182，以及于介电层23中形成一第三开口143暴露出转接电极16C。第一开口141、第二开口142与第三开口143可利用例如微影与蚀刻技术加以形成，但不以此为限。介电层23的材料可为无机介电材料例如氧化硅、氮化硅或氮氧化硅等，或有机介电材料例如亚克力，或有机/无机混合材料，但不以此为限。另外，在本实施例中，介电层23也可作为平坦层之用，其具有大体上具有平坦的表面，但不以此为限。
如图6所示，随后于介电层23上形成一第三图案化导电层24。第三图案化导电层24可利用例如沉积、微影与蚀刻技术加以形成，但不以此为限。第三图案化导电层24包括一第一源极241S以及一第一漏极241D。第一源极241S填入第一开口141并与第一掺杂区181接触并电性连接，而第一漏极241D填入第二开口142并与第二掺杂区182接触并电性连接以及填入第三开口143并与转接电极16C接触并电性连接。第三图案化导电层24还可包括一数据线（未图示），与第一源极241S电性连接。第三图案化导电层24可包括不透明图案化导电层或透明图案化导电层。若第三图案化导电层24选用不透明图案化导电层，其材料可为金属或合金，例如金、银、铜、铝、钛、钼等金属或其合金，但不以此为限。若第三图案化导电层24选用透明图案化导电层，其材料可为例如氧化铟锡（ITO）、氧化铟锌（IZO）或其它适合的透明导电材料。第一栅极161、第一半导体图案121、第一源极241S以及第一漏极241D构成了第一薄膜晶体管。在本实施例中，第一漏极241D经由第三开口143与转接电极16C接触，借此通过转接电极16C与像素电极22P电性连接。此外，由于第三开口143暴露出转接电极16C的位置，而不是暴露出像素电极22P，因此于蚀刻介电层23形成第三开口143时，不会造成像素电极22P的损伤。在本实施例中，于介电层23与绝缘层14中形成第一开口141与第二开口142，以及于介电层23中形成第三开口143可利用同一道微影与蚀刻制造工程加以达成。本实施例的形成第一开口141、第二开口142与第三开口143的方法较佳使用包括干蚀刻与湿蚀刻的多阶段蚀刻制造工程。详细地说，可先进行一干蚀刻制造工程蚀刻介电层23直到暴露出转接电极16C以形成第三开口143，以及蚀刻掉预定形成第一开口141与第二开口142的位置的介电层23；接着再进行一湿蚀刻制造工程蚀刻介电层23所暴露出的绝缘层14以形成第一开口141与第二开口142，此时第三开口143所暴露出的转接电极16C可作为蚀刻停止层之用。而像素电极22P通过转接电极16C与第一漏极241D电性连接，因此在蚀刻介电层23形成第三开口143时可以避免像素电极22P受损。由于单独干蚀刻制造工程不易于绝缘层14蚀刻后随即停止，通常会造成半导体层12因受到蚀刻而破坏；单独湿式蚀刻则将使得绝缘层14的侧蚀严重，不利于后续膜层沉积。因此上述多阶段蚀刻制造工程可避免上述缺点。然而，基于其它考虑，在其它实施例中，也可仅使用干蚀刻制造工程或仅使用湿蚀刻制造工程于介电层23与绝缘层14中形成第一开口141与第二开口142，以及于介电层23中形成第三开口143。
如图7所示，随后于介电层23上形成一保护层28，其中保护层28覆盖第一源极241S与第一漏极241D。接着于保护层28与介电层23中形成一第四开口144，暴露出像素电极22P，以形成一阵列基板30。第四开口144可利用例如微影与蚀刻技术加以形成，但不以此为限。保护层28的材料可为无机介电材料例如氧化硅、氮化硅或氮氧化硅等，或有机介电材料例如亚克力，或有机/无机混合材料，但不以此为限。在本实施例中，图案化半导体层12的材料选用非晶硅，但不以此为限。此外，本实施例的方法可另包括进行一活化制造工程（例如一快速热制造工程）以及一氢化制造工程（例如电浆氢化制造工程）。活化制造工程可活化掺杂离子，以降低薄膜晶体管的漏极与源极金属和半导体接口的接触电阻，使薄膜晶体管具有较佳的元件特性；氢化制造工程可提高薄膜晶体管的电子迁移率。活化制造工程可于离子注入之后的任何时间进行，而氢化制造工程可于介电层23形成之后进行，相关热制造工程将因各材料耐热程度不同，而搭配选择合适时间进行。
如图8所示，随后于像素电极22P上形成一液晶层LC。此外，提供一对向基板40，并利用一框胶38接合阵列基板30与对向基板40以形成本实施例的显示面板1。对向基板40可包括另一基板42、彩色滤光片CF、黑色矩阵BM以及共通电极44等元件，其位置与作用为该领域具通常知识的人员所知悉，在此不再赘述。
本发明的显示面板及其制作方法不以上述实施例为限。以下将依序介绍本发明的其它较佳实施例的显示面板及其制作方法，且为了便于比较各实施例的相异处并简化说明，在以下的各实施例中使用相同的符号标注相同的元件，且主要针对各实施例的相异处进行说明，而不再对重复部分进行赘述。
请参考图9至图17。图9至图17示出了本发明的第二实施例的制作显示面板的方法示意图，其中图16为俯视示意图，而图9至图15以及图17为以图16的剖线A-A’示出的剖面示意图。本实施例以制作电激发光显示面板例如有机发光二极管显示面板的方法为例，但不以此为限。首先如图9所示，提供一基板10。基板10具有像素区10P、第一薄膜晶体管区101、第二薄膜晶体管区102以及储存电容区10C，其中像素区10P主要用以设置后续形成的像素电极、第一薄膜晶体管区101与第二薄膜晶体管区102分别用来设置后续形成的第一薄膜晶体管与第二薄膜晶体管，而储存电容区10C用来设置后续形成的储存电容。基板10可为各式硬式或软式的透明基板例如玻璃基板、石英基板或塑料基板等，但不以此为限。接着，于基板10上形成一图案化半导体层12。图案化半导体层12可利用例如沉积、微影与蚀刻技术加以形成，但不以此为限。图案化半导体层12包括一第一半导体图案121设置于第一薄膜晶体管区101内、一第二半导体图案122设置于第二薄膜晶体管区102以及一储存电容下电极12B设置于储存电容区10C内。图案化半导体层12可包括硅例如非晶硅层、多晶硅层、微晶硅层或纳米晶硅层，或是氧化物半导体层例如氧化铟镓锌（indium gallium zinc oxide,IGZO）、氧化铟锌（indium zinc oxide,IZO）、氧化铟锡（indium tin oxide,ITO）、氧化钛（titanium oxide,TiO）、氧化锌（zincoxide,ZnO）、氧化铟（indium oxide,InO）、氧化镓（gallium oxide,GaO），或其它各种适合的半导体层。
如图10所示，接着于基板10上形成一绝缘层14。绝缘层14覆盖图案化半导体层12。绝缘层14作为栅极绝缘层之用，其材料可为各式绝缘材料例如氧化硅、氮化硅或氮氧化硅等，但不以此为限。随后，于绝缘层14上形成一第一图案化导电层16。第一图案化导电层16包括一第一栅极161、一第二栅极162以及一转接电极16C。第一栅极161设置于第一薄膜晶体管101区内，且第一栅极161部分暴露出第一半导体图案121。第二栅极162设置于第二薄膜晶体管102区内，且第二栅极162部分暴露出第二半导体图案122。转接电极16C设置于像素区10P内。第一图案化导电层16还可包括一栅极线GL（如图16所示），与第一栅极161电性连接，以及一第一电源线PL1（如图16所示）。第一电源线PL1与栅极线GL大体上平行设置，但不以此为限。第一图案化导电层16可包括不透明图案化导电层或透明图案化导电层。若第一图案化导电层16选用不透明图案化导电层，其材料可为金属或合金，例如金、银、铜、铝、钛、钼等金属或其合金，但不以此为限。若第一图案化导电层16选用透明图案化导电层，其材料可为例如氧化铟锡（ITO）、氧化铟锌（IZO）或其它适合的透明导电材料。之后，进行一第一离子注入制造工程，以于第一栅极161所暴露出的第一半导体图案121中形成一第一掺杂区181以及一第二掺杂区182，以于第二栅极162所暴露出的第二半导体图案122中形成一第三掺杂区183以及一第四掺杂区184，以及对储存电容下电极12B进行掺杂。由于第一离子注入制造工程利用第一栅极161与第二栅极162作为屏蔽，因此第一掺杂区181、第二掺杂区182、第三掺杂区183以及第四掺杂区184不需使用额外光罩而可以自行对准方式形成。借此，第一掺杂区181与第二掺杂区182的位置与第一栅极161的位置不会产生相对偏移；第三掺杂区183以及第四掺杂区184的位置与第二栅极162的位置不会产生相对偏移。此外，在第一离子注入制造工程之后，储存电容下电极12B的材料会由导电性不佳的半导体材料变成导电性较佳的掺杂半导体材料，因此可以提高储存电容的电容值。
如图11所示，为了避免短通道效应，本实施例的方法可选择性地于第一半导体图案121与第二半导体图案122中形成轻掺杂漏极，以降低漏电流。在本实施例中，形成轻掺杂漏极的制造工程可如下所述，但不以此为限。于进行第一离子注入制造工程之后，去除部分的第一栅极161以缩减第一栅极161的尺寸，以及去除部分的第二栅极162以缩减第二栅极162的尺寸。随后，进行一第二离子注入制造工程，以于缩减的第一栅极161所暴露出的第一半导体图案121中形成一第一轻掺杂区201以及一第二轻掺杂区202，以及于缩减的第二栅极162所暴露出的第二半导体图案122中形成一第三轻掺杂区203以及一第四轻掺杂区204。也就是说，由于第二离子注入制造工程利用缩减的第一栅极161与第二栅极162作为屏蔽，因此第一轻掺杂区201、第二轻掺杂区202、第三轻掺杂区203以及第四轻掺杂区204不需使用额外光罩而可以自行对准方式形成。借此，第一轻掺杂区201以及第二轻掺杂区202的位置与第一栅极161的位置不会产生相对偏移；第三轻掺杂区203以及第四轻掺杂区204的位置与第二栅极162的位置不会产生相对偏移。此外，缩减的第一栅极161所覆盖的第一半导体图案121中会形成一第一通道区121C。第一轻掺杂区201设置于第一掺杂区181与第一通道区121C之间，而第二轻掺杂区202设置于第二掺杂区182与第一通道区121C之间。第一轻掺杂区201与第二轻掺杂区202作为轻掺杂漏极之用，且第一轻掺杂区201与第二轻掺杂区202的掺杂浓度小于第一掺杂区181与第二掺杂区182的掺杂浓度。缩减的第二栅极162所覆盖的第二半导体图案122中会形成一第二通道区122C。第三轻掺杂区203设置于第三掺杂区183与第二通道区122C之间，而第四轻掺杂区204设置于第四掺杂区184与第二通道区122C之间。第三轻掺杂区203与第四轻掺杂区204作为轻掺杂漏极之用，且第三轻掺杂区203与第四轻掺杂区204的掺杂浓度小于第三掺杂区183与第四掺杂区184的掺杂浓度。
如图12所示，接着于绝缘层14上形成一第二图案化导电层22。第二图案化导电层22可利用例如沉积、微影与蚀刻技术加以形成，但不以此为限。第二图案化导电层22包括一储存电容上电极22T以及一像素电极22P。储存电容上电极22T设置于储存电容区10C内并与储存电容下电极12B至少部分重叠。像素电极22P设置于像素区10P内，其中一部分的像素电极22P位于绝缘层14的表面，而另一部分的像素电极22P位于转接电极16C的表面。也就是说，转接电极16C与像素电极22P于垂直投影方向上部分重叠。储存电容上电极22T可与像素电极22P电性连接，且储存电容下电极12B、储存电容上电极22T以及位于其间的绝缘层14会构成储存电容。第二图案化导电层22可包括不透明图案化导电层或透明图案化导电层。若第二图案化导电层22选用不透明图案化导电层，其材料可为金属或合金，例如金、银、铜、铝、钛、钼等金属或其合金，但不以此为限。若第二图案化导电层22选用透明图案化导电层，其材料可为例如氧化铟锡（ITO）、氧化铟锌（IZO）或其它适合的透明导电材料。值得说明的是，由第二图案化导电层22构成的像素电极22P于由第一图案化导电层16构成的转接电极16C之后形成，因此在沉积作为第一图案化导电层16的导电层（未图示）时不会造成第二图案化导电层22的结晶。另外，由于像素电极22P与转接电极16C仅有小面积的重叠，因此在进行高温制造工程例如活化制造工程或氢化制造工程时不易产生剥离（peeling）问题。
如图13所示，接着于绝缘层14上形成一介电层23，并于介电层23与绝缘层14中形成一第一开口141暴露出第一掺杂区181、一第二开口142暴露出第二掺杂区182、一第五开口145暴露出第三掺杂区183以及一第六开口146暴露出第四掺杂区184，以及于介电层23中形成一第三开口143暴露出转接电极16C。第一开口141、第二开口142、第三开口143、第五开口145以及第六开口146可利用例如微影与蚀刻技术加以形成，但不以此为限。介电层23的材料可为无机介电材料例如氧化硅、氮化硅或氮氧化硅等，或有机介电材料例如亚克力，或有机/无机混合材料，但不以此为限。另外，在本实施例中，介电层23也可作为平坦层的用，其具有大体上具有平坦的表面，但不以此为限。
如图14所示，随后于介电层23上形成一第三图案化导电层24。第三图案化导电层24可利用例如沉积、微影与蚀刻技术加以形成，但不以此为限。第三图案化导电层24包括一第一源极241S、一第一漏极241D、一第二源极242S以及一第二漏极242D。第一源极241S填入第一开口141并与第一掺杂区181接触并电性连接，而第一漏极241D填入第二开口142并与第二掺杂区182接触并电性连接以及填入第三开口143并与转接电极16C接触并电性连接。第二源极242S填入第五开口145并与第三掺杂区183电性连接，而第二漏极242D填入第六开口146并与第四掺杂区184电性连接，且第二漏极242D与第一栅极161电性连接（如图16所示）。第三图案化导电层24还可包括一数据线DL（如图16所示）与第一源极241S电性连接，以及一第二电源线PL2。第二电源线PL2与数据线DL大体上平行设置，但不以此为限。在本实施例中，第二电源线PL2与第一电源线PL1电性连接，且第二电源线PL2与第一电源线PL1构成网状的电源线，但不以此为限。在另一变化实施例中，本实施例的显示面板可仅包括第一电源线PL1或第二电源线PL2。第三图案化导电层24可包括不透明图案化导电层或透明图案化导电层。若第三图案化导电层24选用不透明图案化导电层，其材料可为金属或合金，例如金、银、铜、铝、钛、钼等金属或其合金，但不以此为限。若第三图案化导电层24选用透明图案化导电层，其材料可为例如氧化铟锡（ITO）、氧化铟锌（IZO）或其它适合的透明导电材料。第一栅极161、第一半导体图案121、第一源极241S以及第一漏极241D构成了作为驱动薄膜晶体管的第一薄膜晶体管；第二栅极162、第一半导体图案122、第二源极242S以及第二漏极242D构成了作为开关薄膜晶体管的第二薄膜晶体管。在本实施例中，第一漏极241D经由第三开口143与转接电极16C接触，借此第一漏极241D通过转接电极16C与像素电极22P电性连接。此外，由于第三开口143暴露出转接电极16C的位置，而不是暴露出像素电极22P，因此于蚀刻介电层23形成第三开口143时，不会造成像素电极22P的损伤。在本实施例中，于介电层23与绝缘层14中形成第一开口141与第二开口142，以及于介电层23中形成第三开口143可利用同一道微影与蚀刻制造工程加以达成。举例而言，可先进行一干蚀刻制造工程蚀刻介电层23直到暴露出转接电极16C以形成第三开口143，以及蚀刻掉预定形成第一开口141与第二开口142的位置的介电层23；接着再进行一湿蚀刻制造工程蚀刻介电层23所暴露出的绝缘层14以形成第一开口141与第二开口142，此时第三开口143所暴露出的转接电极16C可作为蚀刻停止层之用。而像素电极22P通过转接电极16C与第一漏极241D电性连接，因此在蚀刻介电层23形成第三开口143时可以避免像素电极22P受损。由于单独干蚀刻制造工程不易于绝缘层14蚀刻后随即停止，通常会造成半导体层12因受到蚀刻而破坏；单独湿式蚀刻则将使得绝缘层14的侧蚀严重，不利于后续膜层沉积。因此上述多阶段蚀刻制造工程可避免上述缺点。然而，基于其它考虑，在其它实施例中，也可仅使用干蚀刻制造工程或仅使用湿蚀刻制造工程于介电层23与绝缘层14中形成第一开口141与第二开口142，以及于介电层23中形成第三开口143。
如图15与图16所示，随后于介电层23上形成一保护层28，其中保护层28覆盖第一源极241S、第一漏极241D、第二源极242S以及第二漏极242D。接着于保护层28与介电层23中形成一第四开口144，暴露出像素电极22P，以形成一阵列基板30’。第四开口144可利用例如微影与蚀刻技术加以形成，但不以此为限。保护层28的材料可为无机介电材料例如氧化硅、氮化硅或氮氧化硅等，或有机介电材料例如亚克力，或有机/无机混合材料，但不以此为限。在本实施例中，图案化半导体层12的材料选用非晶硅，但不以此为限。此外，本实施例的方法可另包括进行一活化制造工程例（如一快速热制造工程）以及一氢化制造工程（例如电浆氢化制造工程）。活化制造工程可活化掺杂离子，以降低薄膜晶体管的漏极与源极金属和半导体接口的接触电阻，使薄膜晶体管具有较佳的元件特性；氢化制造工程可提高薄膜晶体管的电子迁移率。活化制造工程可于离子注入之后的任何时间进行，而氢化制造工程可于介电层23形成之后进行，相关热制造工程将因各材料耐热程度不同，而搭配选择合适时间进行。
如图17所示，随后于像素电极22P上形成一发光层32与一对向电极34。发光层32可包括一有机发光层，例如红光有机发光层、绿光有机发光层、蓝光有机发光层或白光有机发光层，但不以此为限。发光层32也可为其它可发出所需颜色的光线的有机发光层或无机发光层。对向电极34的材料可为透明导电材料例如氧化铟锡、氧化铟锌或其它适合的透明导电材料，或是不透明导电材料例如金属或合金，例如金、银、铜、铝、钛、钼等金属或其合金，但不以此为限。在本实施例中，像素电极22P与对向电极34分别作为阳极与阴极，用以驱动发光层32发光。像素电极22P、对向电极34与发光层32会形成一有机发光二极管。此外，提供一上盖基板50，并利用框胶38接合阵列基板30’与上盖基板50以形成本实施例的显示面板1’。
综上所述，本发明的显示面板及其制作方法具有下列优点。显示面板的储存电容的下电极与上电极分别为掺杂半导体电极与透明电极，其分别可与薄膜晶体管的半导体层与像素电极的制造工程整合，因此不需增加额外制造工程且具有较佳的电容值。显示面板具有与薄膜晶体管的栅极共同形成的转接电极，且薄膜晶体管的漏极经由转接电极与像素电极电性连接，因此转接电极不需利用额外制造工程加以制作，且此作法可避免像素电极于蚀刻介电层时受到损伤。再者，薄膜晶体管的源极掺杂区与漏极掺杂区利用栅极作为屏蔽进行离子注入，因此不需使用额外光罩而可以自行对准方式形成。此外，由第二图案化导电层构成的像素电极于由第一图案化导电层构成的转接电极之后形成，因此在沉积作为第一图案化导电层的导电层时不会造成第二图案化导电层的结晶。另外，由于像素电极与转接电极仅有小面积的重叠，因此在高温制造工程时不会产生剥离问题。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所作的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (17)
1.一种制作显示面板的方法，其特征在于，包括：
提供一基板，该基板具有一像素区、一第一薄膜晶体管区以及一储存电容区；
于该基板上形成一图案化半导体层，该图案化半导体层包括：
一第一半导体图案，设置于该第一薄膜晶体管区内；以及
一储存电容下电极，设置于该储存电容区内；
于该基板上形成一绝缘层，其中该绝缘层覆盖该图案化半导体层；
于该绝缘层上形成一第一图案化导电层，其中该第一图案化导电层包括：
一第一栅极，设置于该第一薄膜晶体管区内，其中该第一栅极部分暴露出该第一半导体图案；以及
一转接电极，设置于该像素区内；
进行一第一离子注入制造工程，以于该第一栅极所暴露出的该第一半导体图案中形成一第一掺杂区以及一第二掺杂区，以及对该储存电容下电极进行掺杂；
于该绝缘层上形成一第二图案化导电层，其中该第二图案化导电层包括：
一储存电容上电极，设置于该储存电容区内并与该储存电容下电极至少部分重叠；以及
一像素电极，设置于该像素区内，其中一部分的该像素电极位于该绝缘层的表面，而另一部分的该像素电极位于该转接电极的表面；
于该绝缘层上形成一介电层，并于该介电层与该绝缘层中形成一第一开口暴露出该第一掺杂区以及一第二开口暴露出该第二掺杂区，以及于该介电层中形成一第三开口暴露出该转接电极；
于该介电层上形成一第三图案化导电层，其中该第三图案化导电层包括：
一第一源极，填入该第一开口并与该第一掺杂区电性连接；以及
一第一漏极，填入该第二开口并与该第二掺杂区电性连接以及填入该第三开口并与该转接电极电性连接。
2.根据权利要求1所述的制作显示面板的方法，其特征在于，另包括：
于进行该第一离子注入制造工程之后去除部分的该第一栅极以缩减该第一栅极的尺寸；以及
进行一第二离子注入制造工程，以于缩减的该第一栅极所暴露出的该第一半导体图案中形成一第一轻掺杂区以及一第二轻掺杂区，其中该第一轻掺杂区与该第二轻掺杂区的掺杂浓度小于该第一掺杂区与该第二掺杂区的掺杂浓度。
3.根据权利要求1所述的制作显示面板的方法，其特征在于，该图案化半导体层包括一非晶硅层，且该制作显示面板的方法另包括进行一活化制造工程，将该非晶硅层转换为一多晶硅层。
4.根据权利要求1所述的制作显示面板的方法，其特征在于，另包括于该介电层上形成一保护层，并于该保护层与该介电层中形成一第四开口，暴露出该像素电极。
5.根据权利要求1所述的制作显示面板的方法，其特征在于，该转接电极与该像素电极于一垂直投影方向上部分重叠。
6.根据权利要求1所述的制作显示面板的方法，其特征在于，另包括于该像素电极上形成一发光层与一对向电极。
7.根据权利要求6所述的制作显示面板的方法，其特征在于，
该图案化半导体层还包括一第二半导体图案，设置于该基板的一第二薄膜晶体管区；
该第一图案化导电层还包括一第二栅极，设置于该第二薄膜晶体管区内，其中第二栅极部分暴露出该第二半导体图案；
进行该第一离子注入制造工程，以于该第二栅极所暴露出的该第二半导体图案中形成一第三掺杂区以及一第四掺杂区；
于该介电层与该绝缘层中形成一第五开口暴露出该第三掺杂区以及一第六开口暴露出该第四掺杂区；以及
该第三图案化导电层还包括：
一第二源极，填入该第五开口并与该第三掺杂区电性连接；以及
一第二漏极，填入该第六开口并与该第四掺杂区电性连接，其中该第二漏极与该第一栅极电性连接。
8.根据权利要求7所述的制作显示面板的方法，其特征在于，另包括形成一栅极线与一数据线，其中该第二栅极与该栅极线连接，且该第二源极与该数据线连接。
9.根据权利要求7所述的制作显示面板的方法，其特征在于，另包括：
于该第一离子注入制造工程之后去除部分的该第二栅极以缩减该第二栅极的尺寸；以及
进行一第二离子注入制造工程，以于缩减的该第二栅极所暴露出的该第二半导体图案中形成一第三轻掺杂区以及一第四轻掺杂区，其中该第三轻掺杂区与该第四轻掺杂区的掺杂浓度小于该第三掺杂区与该第四掺杂区的掺杂浓度。
10.根据权利要求1所述的制作显示面板的方法，其特征在于，另包括于该像素电极上形成一液晶层。
11.一种显示面板，其特征在于，包括：
一基板，该基板具有一像素区、一第一薄膜晶体管区以及一储存电容区；
一图案化半导体层，设置于该基板上，其中该图案化半导体层包括：
一第一半导体图案，设置于该基板上并位于该第一薄膜晶体管区内，其中该第一半导体图案具有一第一掺杂区、一第二掺杂区以及一第一通道区；
一储存电容下电极，设置于该基板上并位于该储存电容区内，其中该储存电容下电极包括一掺杂半导体层；
一绝缘层，设置于该基板上并覆盖该图案化半导体层；
一第一图案化导电层，设置于该绝缘层上，其中该第一图案化导电层包括：
一第一栅极，设置于该第一薄膜晶体管区内，其中该第一栅极暴露出该第一掺杂区以及该第二掺杂区；以及
一转接电极，设置于该像素区内；
一第二图案化导电层，设置于该绝缘层上，其中该第二图案化导电层包括：
一储存电容上电极，设置于该储存电容区内并与该储存电容下电极至少部分重叠，该储存电容上电极位于该绝缘层的表面；以及
一像素电极，设置于该像素区内，其中一部分的该像素电极位于该绝缘层的表面，而另一部分的该像素电极位于该转接电极的表面，该转接电极与该像素电极于一垂直投影方向上部分重叠；
一介电层，设置于该绝缘层上，其中该介电层与该绝缘层具有一第一开口暴露出该第一掺杂区以及一第二开口暴露出该第二掺杂区，该介电层具有一第三开口暴露出该转接电极，该第三开口未暴露出该转接电极与该像素电极的该重叠部分；
一第三图案化导电层，设置于该介电层上，其中该第三图案化导电层包括：
一第一源极，填入该第一开口并与该第一掺杂区电性连接；以及
一第一漏极，填入该第二开口并与该第二掺杂区电性连接以及填入该第三开口并与该转接电极电性连接；以及
一保护层，设置于该介电层上，其中该介电层与该保护层具有一第四开口，暴露出该像素电极。
12.根据权利要求11所述的显示面板，其特征在于，该第一半导体图案还具有一第一轻掺杂区与一第二轻掺杂区，该第一轻掺杂区设置于该第一掺杂区与该第一通道区之间，该第二轻掺杂区设置于该第二掺杂区与该第一通道区之间，其中该第一轻掺杂区与该第二轻掺杂区的掺杂浓度小于该第一掺杂区与该第二掺杂区的掺杂浓度。
13.根据权利要求11所述的显示面板，其特征在于，另包括：
一发光层，设置于该像素电极上；以及
一对向电极，设置于该发光层上。
14.根据权利要求13所述的显示面板，其特征在于，
该图案化半导体层还包括一第二半导体图案，设置于该基板的一第二薄膜晶体管区，其中该第二半导体图案具有一第三掺杂区与一第四掺杂区以及一第二通道区；
该第一图案化导电层还包括一第二栅极，设置于该第二薄膜晶体管区内；
该介电层与该绝缘层还具有一第五开口暴露出该第三掺杂区以及一第六开口暴露出该第四掺杂区；以及
该第三图案化导电层还包括：
一第二源极，填入该第五开口并与该第三掺杂区电性连接；以及
一第二漏极，填入该第六开口并与该第四掺杂区电性连接，其中该第二漏极与该第一栅极电性连接。
15.根据权利要求14所述的显示面板，其特征在于，另包括一栅极线与一数据线，其中该第二栅极与该栅极线连接，且该第二源极与该数据线连接。
16.根据权利要求14所述的显示面板，其特征在于，该第二半导体图案还具有一第三轻掺杂区与一第四轻掺杂区，该第三轻掺杂区设置于该第三掺杂区与该第二通道区之间，该第四轻掺杂区设置于该第四掺杂区与该第二通道区之间，且该第三轻掺杂区与该第四轻掺杂区的掺杂浓度小于该第三掺杂区与该第四掺杂区的掺杂浓度。
17.根据权利要求11所述的显示面板，其特征在于，另包括一液晶层，设置于该像素电极上。
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Citations (1)
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