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Description

A6 B6 201360 五、發明説明（） 發明篚g 本發明鼷於一種製造半等》装置的方法，且更特定來說 乃指一種製造只有次微米通道的金氧化物半導驩場效霣 晶體（M0SFET)的方法。 生前抟18椹谏 近來，M0S霣晶《的大小快速減小，包括了》短其通道 的長度。當通道長度變得與來源和排出區耗盡層寬度相當 時*此乃由於鐮霣颸下降與移性降低而造成M0S «晶體之 電性的嚴重降解。這些效應稱為「短通道降解作用J ，且 是装置大小進一步降低的一種嚴轚的限制。 已知某些用K克服上述作用的途徑，其中之一採用了所 謂的「空心J或「袋式J深注入法K提供高度滲雜區23與 24 ·靠近M0S電晶體來源口 21與排出口 22的分別的接貼， 如園 2 所示。（C.F.Codella and S Ogura,「次微來 DI — LDD裝置設計之中空滲雑作用」* IEDM Tech. Dig, (1985),230)。然而，此注入法的深度與水平敗布可Μ限 制在次半微米通道長《晶tt，且此外，在排出接口處的較 高的滲雜壤度提高了接頭寄生容量•降低了装置速度。 另一種方绔使用傾斜的旋轉離子注入法以形成一 M0S霣 晶*30之不均勻滲雜的通道•如圈3所示（Y.Okuaura,等 人：「一種新型的來源一至一排出口的非均匀滲雜的通道 (NUDC) M0SFET·用於高電流趨動性與級霣壓控制性J · IEDM Tech.Dig. (1990),391 )，根據此技術，此滲雑瀰度 靠近來源口與排出口處較高，減少了耗盡匾的變寬，且同 YH 一 甲 4(210X297 公潘) {請先閱讀背面之注意事項再填寫本瓦) •装. •打. 201360 A6 B6 五、發明说明（） 時，在通道中間的滲雑瀟度減少以改進钃體之移動性。此 技術之限制為了穿透的通道長度的1/3 ，乃需要使用一相 當較大的注入角（Q)與一相對較高的能量。埴樣造成： (i )在排出口接頭較高的濃度，降低了装置速度；（ii)難 Μ控制通道中間區域宽度*特別是在次一半微米装置中。 發明嫌结 , 本發明乃用以克眼從前的技藝方法間题。 因此，本發明提供一種用以製造半導《裝置的方法*包 含下列步》: U )在一矽基材上形成一場氧化物Κ提供一隔鐮S與一 活化區，接著在該活化區上形成一薄的氧化矽層； (b) 用該薄的氧化矽曆作為遮蔽曆* Μ注入第一導電性 型離子的方式進行第一通道滲雜； (c) 除去該薄的氣化矽靥之後·形成一 W氣化物介電物 且接著在其上形成W«極； (d) 用該閛《極作為遮蔽物•以注入該第一導電性型離 子的方式進行第二通道滲雑； (e) 在整俚表面鍍上一薄的多晶矽雇； (f )鍍上^氣化矽曆Μ雄蓋該薄的多晶矽暦； (s)蝕劑以除去該氧化矽層與接著的該薄的多晶矽層》 但維持其靠近該閛電極的部份•以形成用該薄的多晶矽層 的殘餘部份與該氧化矽層的殘餘部份所姐成的邊嫌，存在 該Μ霣極的兩相對邊；及 (h)用該邊篇與該閛霣極作為遮蔽物，注入第二導霣性 (請先《雉背面之注意事項再填寫本頁) •St. .打. •緣. Y Η - 5 * 甲 4(210X297 公廣） 201360 A6 B6 五、發明説明（） 型雜子*接著熱處理以提供來源與排出區。 附H1蘸谈 圔1為一顧示本發明的方法的視圓； H2為一顬示從前技蕕的M0S電晶體的结構的視圈； 圈3為一顯示另一儡從前技蕤的M0S霣晶體的结構的視 圈0 « 較佳的亘Μ窗拥夕註诚 本發明的一僩較佳的具體貢例現在參考_1加Κ詳述描述.。 (a )#考麵1 (1) * —埸氧化物2乃先形成在一S:基材1 上，以提供一瞞離區2與一活化區3。此壜氧化物2用热知 的LOCOS技術在例如1〇50*C的溫度•存有112與〇2的情形下 ，形成了約5000-6000埃厚。接著用矽的熟氧化法在例如 1050*0的〇2環境中•或是例如用SiH4與〇2，在800-850t： 輿0.5-2.1托時1的CVD法*在轚届活化區上形成一約 200-300埃的薄的氬曆4。 (b )用薄的StOz曆4作為遮蔽層，以在St基材1內注入 諸如B離子或1„戆子的P-型難子5的方式進行第一通道滲 雜。此注入乃垂直基材1進行•但是很淺*因此在通道的 中心決定滲雜深度與鶫質原子濃度（圓 1 (5)中的Pi) 。注入的條件乃依想要的装置的特性來«定。通常加速能 量設為約30-40千霣子伏特；繭置設定有約1-5 X 1012公 分-2。 (c )薄的5^2114用例如溼式蝕刻法（1 %HF水溶液） (請先聞讀背面之注意事項再填窵本頁) •装. •打. YH -6- 甲 4 (210X297 公蘑） A6 201360__Be 五、發明說明（） 除去•且接著如·1(2)中所示，一 Μ氧化物介霣*6用熱 氧化法成長至一預定的厚度。例如.在一俚0.5微米通道 法中*閛氣化物介霣*6乃用在約900-1000t：時加热約 0.5-1小時的方法成長至約100-130埃。 其次•如圓1(2)中所示，一 _霣極7K下列典型的方式 形成。一多晶矽JI首先Μ使用例如S,IU·在6 00»650 1C與 0.5托，之LPCVD法沉積至約1000-4000埃厚；接著此多 晶矽曆加入了諸如《離子（加速能量：60-80千霣子伏特； 劑最：101β公分_2)之N-型钂子，以降低此層之電阻•且 因之而得之多晶矽層印上·形且用RIE技術（ CU + 0a + HBr,20奄托）蝕刻以形成閛鼋極7。 (d) 接著用閛電極7作為遮蔽物·以注入諸如B雛子或 I»離子（加速能量：30-40千《子伏等•«量：1012-1013公 分_2)之P-型雕子8的方式進行第二通道滲雑。第二通道 滲雜與第一通道滲雜在通道的兩皤（_1(5)的卩2與卩3)決 定滲雜深度輿雜子原子濃度。滲雜深度輿雑質原子濃度可 以最遘化Μ減少短通道之降解。 (e) 參考匾1(3)* —薄的多晶屬9以例如用SilU或類似 物，在600-6_50 與約0.5托，之LPCVD法沉積至約 200-250埃厚。 (f >在薄的多晶矽曆9上，Μ例如用S^lU + 02,在800 -9001C，之CVD法，鍍上一 S:02靥至約1000-2000埃厚。 U)參考匾1(4)·蝕繭上述之Si〇2曆興多晶矽W9，而 1 YH_ 甲 4(210X297 公潘） {請先閱讀背面之注意事項再填寫本頁) .装· 訂· 201360 A6 B6 五、發明说明（） 仍保留其一部份Μ在閛霣極7的相對瑾形成邊牆·此邊猜 由閛霣極延伸部份10(多晶矽曆9的殘餘部份）與殘餘的 S« 〇2靨11所形成。此方法的胜刻可以用如下的方法進行。 首先，SiOz 曆KRIE 技術（CHF3 + CF4 + Ar,l 托）«刻 K 形 成靠近闻1霣極7之殘餘的31〇2層11。接蕃•多晶矽曆9用 RIE技術（CU + 02 + HBr,20毫托）蝕刻形成閛φ極延伸部 份10。 (h)如圔1(4)中所示•用邊牆與閛電極作為遮蔽物，進 行H-型雛子12之注入•以形成一來涯B13與一排出匾14, 接著加Μ熱處理。在所用的注入法中，例如用P雕子或 Α3»子作為Ν-型離子12*具有之加速能量：30-50千《子伏 特，劑量：1-3X101B公分-2。在約800-850 進行0.5-1 小時之熱虏理。 U )參考鼷1(5)，作為絕緣暦的另一届SiOzJI 15乃例如 用CVD法來沉稹，接著加K热處理（ 850-950 1C進行 0.5-1小時）。接著根據熟知的技術形成接觸孔，且注滿 金羼曆16以形成装置接頭。 根據本發明的方法，得到了顏示於·1 (4)中的M0S電晶 «结構。由聆第1與第2通道滲雑作用•中央部份（·1(5 )之Pd也輕微滲雑•得Μ促進其移_性，而通道的蟠點 部份（·1(5)2Ρ2_Ρ3)則滲雑槿多量·鞴此滅少來源區 13與排出S 14之耗龕區。瑄種非均勻滲雑僅淺淺地進行， 因此使得寄生排出接頭容量不會沒有必要地提高，因此装 置的速度不會降低。因此•本發明的方法乃使得得以用比 ......................................................«-..............................ir..............................#4L (請先《讀背面之注意事項再填寫本页) ΥΗ -8- 甲 4(210X297W；!f) A6 B6 201360 五、發明説明（） ， 從前的技蕕方法更藺單的方式製造具有較高的產率與低成 本的M0S電晶體。 奮俐 根據下列方法製造一 H0S霣晶鱷。 (a 基材用一種阻絕材料形成棋，且在氧氣热下 在10001加热2小時以形成一PB級匾》用約6000埃厚之場 氣化物構成，與一活化S。在活化®上M 850 t時用 S^lU + Oz之CVD法沉積一薄的St〇2曆至約250埃厚。 (b)以垂直基材方向將B離子注入活化區，來進行第一 通道滲雜，其加速能量：30千《子伏特，劑量：1012公分 _2 ·用薄的SiOz暦作為遮蔽曆。 (c )用1 %HF水溶液除去薄的Si〇2)i。在此之後*用热 氧化法（在氧氣氛下於900 C加热18分鐘）在基材上成長 一 W氧化物介《物至120埃厚。 其次* W在600-650 t，0.5托用SilU之LPCVD法，在 W氧化物介霣《上沉稹多晶矽曆至2500埃。此多晶矽餍用 磷麯子注入（加速能量：7 0千霣子伏特，劑量：101β公分 -2)來變成Ν型。因此所得之多矗矽靥乃加上棋•且用 RIE技術（C.l2 + 〇2 + HBr,20 «托）«刻K形成閛《極》 (d) K將B離子垂直注入基材（加速能量：30千電子伏 特•繭量：1013公分_2)的方式進行第二通道滲雑•使用 閛電極作為遮蔽物。 (e) M在620 t，0.5托時使ffiSiiU之LPCVD法沉稹一 薄的多晶矽層至350埃厚，K形成一薄的多晶矽靥。 YH_ 甲 4(210X297 公 J#) ......................................................¾..............................^..............................Sf {請先Μ讀背面之注意事項存填寫本π) 201360 A6 56 五、發明説明（） .(f )K在850 C時使用H + 〇2之CVD法沉稹一 SdzJf 至1500埃厚，以覆藎此薄的多晶矽層。 U )以RIE 技術（CHF3 + CFoAr,l托）«刻 SiOz雇•但 保留了靠近《罨極的部份，接著也用RIE技術（ Cl2 + 02 + HBr,20毫托）触刻此薄的多晶矽曆，但仍保留靠 近的部份，以形成閛電極延伸部份。因之•形成了邊 牆。 (h)用霣極與邊猜作為雄蔽物，注入砷鐮子（加速能量 :40千霣子伏特，劑量：3X101B公分_2) Μ形成來源區輿 排出匾，接著在800 C熱處理1小時。 (i )用热知的方法沉稹另一St〇2暦至6000埃if ·接著在 90 0 t热處理0.5小時。形成接觸孔，接著注滿金靨Μ形 成装置接頭。 因此得到了具有半微米通道長之M0S霣晶« »其展規了 令人滿意電子特性。 根據本發明的方法•形成一非均勻.且輕微滲鏽的通道。 埴樣造成了減少由於短通道效應來引起的霣晶髓特性之降 解，增加有效移動性與饑動霣流，且不會增加寄生排出接 頭容量。因此•可Κ用一高產率的藺化的方法製逭一俚具 有次一半微米通道長的M0S «晶體。 雖然僅詳ffl描述了某些較佳的具體實例•但是對那些热 習此技»的人乃同樣可Μ淸楚表示，可Μ進行某些改變輿 修正·而不會偏雕如Κ下列申請専利範釅所定義之本發明 的範園以外。 {請先閱讀背面之注意事項再填寫本页) •装· .打· _線· ΥΗ__-10- 甲 4(210X297 公潘）

Claims (1)

  1. 201360 A7 B7 C7 D7 六、 申請專利範面 —種用以製造半導體装置的方法•包括下列步鼸： (a )在一矽基材上形成一場 2. 活化區 (b )用 鐮子的(cm 且接著 (d )用 子的方 (e )在 (f )級 (g )蝕 但維持 靥的殘 存在該 (h )用 型離子 根據申 *接著 該薄的 方式進 去該薄 在其上 該閜霣 式進行 整届表 上一氣 刻K除 其靠近 餘部份 閛罨極 該邊牆 •接著 謫專利 在該活化區上 氧化矽雇作為 行第一通道滲 矽暦之 霣極； 班蔽物 一等«型離子 經 濟 部 中 央 m 準 Jh 印 裝 •形成 根據申 子為B 根據申 與排出 一非均 讅專利 難子或 誚專利 區之第 的氣化 形成閛 極作為 第二通 面鏞上 化矽層 去該氧 該閛電 與該氧 的兩相 與該Μ 热處理 範圔第 的該第 勻且輕 範圏第 I»離子 範圔第 二導《 道滲雜 一薄的 以蘧Μ 化矽曆 極的部 化矽曆 對瑾； 電極作 以捤供 1項的 一通道 微滲嫌 2項之 〇 1項之 型齄子 氧化物Κ搌供一播離區與一 形成一薄的氧化矽曆； 遮«層*以注入一導霣性型 雜； 後*形成一閜嫫Mb物介《物 • Μ注入該第一導罨性型饑 9 多晶矽靥； 該薄的多晶矽層； 與接著的該薄的多墨矽層* 份，Μ形成用該薄的多晶矽 的殘餘部份所姐成的邊猜， 及 為通蔽物•注入第二導電性 來源與排出區。 方法，其中Μ進行使用該第 潑雜與第二通道滲鎗的方式 的通道。 方法*其中該第一等霣型離 方法，其中用Κ提供該來潭 為Ρ難子或As雛子。 ......................................................«...............................*r..............................if (請先閱讀背面之注意事項再填寫本頁) f 4 (2Ϊ〇Ηχ 297 公廣） 44-
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