TW201351626A - 半導體裝置及其形成方法 - Google Patents

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Abstract

本發明一實施例提供一種半導體裝置，包括：背照式影像感測晶片包括：第一基板；影像感測器，設置於第一基板的前側上；以及第一內連線結構，包括在第一基板的前側上的多個金屬層；裝置晶片，接合至影像感測晶片，其中裝置晶片包括：第二基板；主動裝置，在第二基板的前側上；以及第二內連線結構，包括在第二基板的前側上的多個金屬層；第一通孔，穿過背照式影像感測晶片以連接至第二內連線結構中的第一金屬墊；以及第二通孔，穿過第一內連線結構中的介電層，以連接至第一內連線結構中的第二金屬墊，其中第一通孔及第二通孔電性連接。

Description

半導體裝置及其形成方法
本發明係有關於半導體裝置及其形成方法，且特別是有關於一種背照式(backside illumination；BSI)影像感測裝置及其形成方法。
由於背照式(backside illumination；BSI)影像感測晶片具有高光子捕捉效率，其正逐漸取代前照式影像感測晶片。在形成背照式影像感測晶片時，在背照式影像感測晶圓的矽基板的前表面(front surface)形成影像感測器(如光二極體)。在矽基板的前表面也形成邏輯電路，以處理影像感測器的訊號。而後，將內連線結構形成在影像感測器及邏輯電路上並與其連接。
在形成背照式影像感測晶圓後，將背照式影像感測晶圓接合至載體，且薄化矽基板。因此，光可由夠薄的矽基板的背側(backside)穿過。在薄化時及薄化之後，載體提供薄化的晶圓機械支撐。而後，在背照式影像感測晶圓上形成額外的元件，如金屬網格(metal grid)、彩色濾光器、微透鏡等。之後，將背照式影像感測晶圓及載體切開成為背照式影像感測晶片。
在本發明一實施例中，提供一種半導體裝置，包括：一背照式(backside illumination；BSI)影像感測晶片，包括：一第一半導體基板；一影像感測器，設置於該第一半導體基板的一前側上；以及一第一內連線結構，包括在該第一半導體基板的該前側上的多個金屬層；一裝置晶片(device chip)，接合至該影像感測晶片，其中該裝置晶片包括：一第二半導體基板；一主動裝置，在該第二半導體基板的一前側上；以及一第二內連線結構，包括在該第二半導體基板的該前側上的多個金屬層；一第一通孔(via)，穿過該背照式影像感測晶片以連接至該第二內連線結構中的一第一金屬墊；以及一第二通孔，穿過該第一內連線結構中的一介電層，以連接至該第一內連線結構中的一第二金屬墊，其中該第一通孔及該第二通孔電性連接。
在本發明另一實施例中，提供一種半導體裝置，包括：一背照式(backside illumination；BSI)影像感測晶片，包括：一第一半導體基板；以及一影像感測陣列，設置於該第一半導體基板的一前側上；一裝置晶片，接合至該影像感測晶片，其中該裝置晶片包括：一第二半導體基板；以及一積體電路裝置，在該第二半導體基板的一前側上；以及一第一通孔，穿過該背照式影像感測晶片；以及一第一金屬墊，與該第一半導體基板的一部分位於同一層階(level)，其中該第一金屬墊藉由該第一通孔使該背照式影像感測晶片中的裝置電性連接至該裝置晶片中的裝置。
在本發明又一實施例中，提供一種半導體裝置的 形成方法，包括：將一背照式(backside illumination；BSI)影像感測晶片接合至一裝置晶片；在該背照式影像感測晶片中形成一第一通孔，以連接至該背照式影像感測晶片中的一第一積體電路裝置；形成一第二通孔穿過該背照式影像感測晶片，以連接至該裝置晶片中的一第二積體電路裝置；以及形成一金屬墊以連接該第一通孔及該第二通孔。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
20‧‧‧影像感測晶片
22、102‧‧‧晶圓
26‧‧‧半導體基板
26A、26B‧‧‧表面
24‧‧‧影像感測器
25‧‧‧影像感測陣列
72‧‧‧類比至數位轉換器/相關式雙重取樣
74‧‧‧列解碼電路
28‧‧‧前側內連線結構
27‧‧‧層間介電層
29‧‧‧接觸插塞
30、144‧‧‧介電層
32‧‧‧金屬線
34、56A、56B、58、148‧‧‧通孔
M1、M1’‧‧‧底部金屬層
Mtop、Mtop’‧‧‧頂部金屬層
38、150‧‧‧保護層
100‧‧‧裝置晶片
120‧‧‧基板
140‧‧‧邏輯電路
75‧‧‧金屬網格
78‧‧‧微透鏡
81‧‧‧釘凸塊
142‧‧‧內連線結構
146‧‧‧金屬線/墊
26C、28A‧‧‧邊緣
68‧‧‧晶粒
80‧‧‧繪線
50‧‧‧上部層
50A、50B‧‧‧部分
52A、52B、54‧‧‧通孔開口
32A、32B、148A‧‧‧金屬墊
62、64、65‧‧‧電性連接器
76‧‧‧彩色濾光器
第1至9圖顯示在一些實施例中，垂直堆疊背照式影像感測器晶粒(die)的製造的中間階段的剖面圖。
第10A、10B、11圖顯示用以內連線BSI晶片及裝置晶片的電性連接器及通孔的上視圖。
第12至13圖顯示BSI晶片及裝置晶片的上視圖。
以下依本發明之不同特徵舉出數個不同的實施例。本發明中特定的元件及安排係為了簡化，但本發明並不以這些實施例為限。舉例而言，於第二元件上形成第一元件的描述可包括第一元件與第二元件直接接觸的實施例，亦包括具有額外的元件形成在第一元件與第二元件之間、使得第一元件與第二元件並未直接接觸的實施例。此外，為簡明起見，本發明在不同例子中以重複的元件符號及/或字母表示，但不代表所 述各實施例及/或結構間具有特定的關係。
在許多實施例中，提供垂直堆疊背照式(BSI)影像感測晶片及其形成方法。並且說明在形成背照式影像感測晶片的中間階段。以下討論各種實施例。在不同的實施例中，以類似的符號表示類似的元件。
第1至9圖顯示在一些實施例中，堆疊背照式影像感測晶片/晶圓及裝置晶粒(die)/晶圓的中間階段的剖面圖。第1圖顯示影像感測晶片20，其為晶圓22的一部分。影像感測晶片20包括半導體基板26。半導體基板26可為結晶矽(crystalline silicon)基板或以其他半導體材料形成的半導體基板。在以下敘述中，表面26A係指半導體基板26的前表面，表面26B係指半導體基板26的背表面。在半導體基板26的前表面26A形成影像感測器24。影像感測器24係用以將光訊號(光子)轉換為電子訊號，且可為感光金氧半(photo-sensitive Metal-Oxide Semiconductor)電晶體或感光二極體。據此，各晶圓22為一影像感測晶圓。在一些實施例中，影像感測器24由表面26A延伸進入半導體基板26，而形成影像感測陣列25，如第12圖所示。
如第12圖所示，除了影像感測器25之外，影響感測晶片20中可形成有額外的電路，如類比至數位轉換器(analog-to-digital converter；ADC)72、相關式雙重取樣(correlated double sampling；CDS)電路(也標示為72)、列解碼電路(row decorder)74等。第12圖顯示在一實施例中佈局影像感測器25、ADC/CDS 72及列解碼電路74，其係用以處理與影像感測器25相關的電子訊號。
參照第1圖，在半導體基板26上形成前側內連線結構28，其係用以電性連接影像感測晶片20中的裝置。前側內連線結構28包括層間介電層(inter-layer dielectric；ILD)27及層間介電層27中的接觸插塞(contact plugs)29。前側內連線結構28更包括介電層30，以及介電層30中的金屬線32及通孔34。在以下敘述中，在同一介電層30中的金屬線32通稱為金屬層。前側內連線結構28可包括多個金屬層，其被稱為底部金屬層(M1)至頂部金屬層(Mtop)。底部金屬層M1最靠近影像感測器24。在一些實施例中，介電層30包括低介電常數介電層。低介電常數介電層具有低介電常數值，例如低於約3.0。在金屬層M1至Mtop的頂部上形成保護層38。以介電常數值大於3.9的非低介電常數介電材料形成保護層38。保護層38可為單一層，或可為組合層，其包括以不同材料形成的多個層狀物。在一些實施例中，保護層38包括氧化矽層。
第2圖顯示裝置晶片100的剖面圖，裝置晶片100在晶圓102中，其中晶圓102包括多個相同的裝置晶片100。裝置晶片100包括基板120，以及形成在基板120的前表面的邏輯電路140。在一些實施例中，基板120為矽基板。或者，以其他半導體材料形成基板120，如矽鍺、矽碳、第Ⅲ-V族化合物半導體材料等。邏輯電路140可包括一或多個影像訊號處理(Image Signal Processing；ISP)/數位訊號處理(Digital Signal Processing；DSP)電路，如自動曝光控制(Automatic Exposure Control；AEC)電路、自動增益控制(Automatic Gain Control；AGC)電路、自動白平衡(Automatic White Balance；AWB)電路、 彩色校正(color correction)電路等。此外，晶片100可為特定應用積體電路(Application Specific Integrated Circuit；ASIC)晶片。
在邏輯電路140上形成內連線結構142，且其電性連接至邏輯電路140。內連線結構142包括多個金屬層，分別自底部金屬層M1’至頂部金屬層Mtop’。內連線結構142也包括介電層144。在介電層144中設置金屬線/墊146及通孔148。在一些實施例中，介電層144包括低介電常數介電層。低介電常數介電層具有低介電常數值，例如低於約3.0。在金屬層M1’至Mtop’的頂部上形成保護層150。以介電常數值大於3.9的非低介電常數介電材料形成保護層150。在一些實施例中，保護層150包括氧化矽層。
參照第3圖，藉由接合保護層38及150使得晶圓22及102彼此接合。在一些實施例中，保護層38及150為氧化物層，且其接合為氧化物對氧化物(oxide-to-oxide)接合。而後，如第4圖所示，進行背側研磨以薄化半導體基板26，而縮減基板26的厚度。由於半導體基板26具有較小的厚度，光可由背表面26B穿透進入半導體基板26，並達到影像感測器24。在背側研磨時，以晶圓102作為載體，而提供機械支持。因此，雖然在薄化時及薄化後晶圓22的厚度很小，晶圓22沒有破裂。因此，在背側研磨時不需要額外的載體。
在第5圖中，蝕刻基板26。在一些實施例中，蝕刻基板26的邊緣部份(edge portion)。而沒有蝕刻基板26的中心部分，其中形成有影像感測器24及其他電路如72及74(第5圖中未 顯示，請參照第12圖)。因此，內連線結構28延伸至相對於基板26的邊緣26C之上。例如，內連線結構28的左邊緣28A更進一步延伸至比基板26的左邊緣26C更左邊的位置，且/或內連線結構28的右邊緣28A更進一步延伸至比基板26的右邊緣26C更右邊的位置。
在移除一部分的基板26之後，暴露出下方的介電層。在一些實施例中，暴露的介電層27為層間介電層27、接觸蝕刻停止層(contact etch stop layer；CESL)等。而後，在半導體基板26的背表面上形成上部層(upper layer)50(有時稱為緩衝層)。上部層50也形成在暴露的介電層上，如層間介電層27。在一些實施例中，上部層50包括一或多個底部抗反射塗佈(bottom anti-reflective coating；BARC)、氧化矽層、及氮化矽層。上部層50包括在基板26的底表面26B上的部分50A，以及在介電層(如層間介電層27)上的部分50B。
第6圖顯示形成通孔開口(via opening)52A及52B，其穿過上部層50及層間介電層27。藉由蝕刻上部層50及層間介電層27而形成通孔開口52A及52B，例如利用非等向蝕刻(anisotropic etching)方法。由通孔開口52A及52B分別暴露出金屬墊32A及32B。在一些實施例中，金屬墊32A及32B在晶圓22中的底部金屬層M1中。在另一實施例中，金屬墊32A及32B在金屬層M2至Mtop之其他一層中。在用來形成通孔開口52A及52B的蝕刻步驟中，以金屬墊32A及32B作為蝕刻停止層。
參照第7圖，形成通孔開口54以穿過影像感測晶片20，包括上部層50、層間介電層27及保護層38。通孔開口54更 穿過保護層150，使得金屬墊148A由通孔開口54而暴露出來。在一些實施例中，金屬墊148在晶圓102中的頂部金屬層Mtop’中。在另一實施例中，金屬墊148A在金屬層Mtop’之外的其他金屬層中。以金屬墊148A作為蝕刻步驟的蝕刻停止層，以形成通孔開口54。
在第8圖中，在通孔開口52A、52B及54中填入導電材料，其可包括鋁、銅、銅鋁、鎢、鎳、金、及/或其類似物。此外，導電材料包括在上部層50的頂表面上的部分。可藉由毯覆式沉積方法形成導電材料，如物理氣相沉積(PVD)。而後，進行圖案化，以移除導電層在上部層50上的部分。導電材料的剩餘部分形成通孔56A、56B及58，以及電性連接器(electrical connectors)62及64。電性連接器62也稱為微墊(micro pad)62，其係用以電性內連金屬墊32A及148A，使得晶圓22中的電路裝置及晶圓102中的電路裝置內連線。電性連接器64可為接合墊，例如，用以形成引線接合(wire bonding)的引線接合墊。藉由電性連接器64，晶片20及晶片100分別電性耦接至外部電路元件(圖中未顯示)。如第8圖所示，電性連接器62及64形成在基板26的相同層階(level)。
第10圖顯示在第8圖中一部分電路的上視圖，其中上視圖顯示通孔56A、56B及58、金屬墊32A及148A、以及電性連接器62及64。由於通孔56A、56B及58、金屬墊32A及148A係分別在電性連接器62及64下，故以虛線表示通孔56A、56B及58、金屬墊32A及148A。在第10圖所示的實施例中，電性連接器62及64彼此分開。在另一實施例中，如第11圖所示，在第 10圖中的電性連接器62及64合併形成電性連接器65，其係電性連接金屬墊32A(或32B)及148A，並作為晶片20及晶片100的接合墊及電性連接。
參照第9圖，在一些實施例中，在形成電性連接器62及64之後，可在上部層50的頂表面上更進一步的形成額外的元件，如金屬網格75、彩色濾光器76、微透鏡78等。而後，將所形成堆疊的晶圓22及102切開成晶粒68，其中各晶粒68包括一個晶片20及一個晶片100。沿著繪線80進行切割。在利用引線接合(wire bonding)以封裝晶粒68的實施例中，在連接器64上形成釘圖塊(stud bump)81。
第12及13圖顯示在各晶粒68中所形成的晶片20及晶片100的上視圖。在一些實施例中，如第12圖所示，晶片20包括影像感測器25、ADC/DCS 72、列解碼器74等。電性連接器62及64可沿著晶片20的周圍區域(peripheral region)分佈。如第13圖所示，在晶片100中，金屬墊148A也分佈在晶片100的周圍區域，因此金屬墊148A可用以連接至晶片20。
在一實施例中，在載體晶圓102(第9圖)中形成有積體電路。因此，一些邏輯電路可不形成在晶圓22(及BSI影像感測晶片20)中，而形成在晶圓102(及裝置晶片100)中。因此減少了BSI影像感測晶片20的尺寸。此外，在晶片100中形成的邏輯電路不再位於相同的晶片(如影像感測器24)中。因此，可客制化形成邏輯電路的製程，使得邏輯電路的效能可達最佳化，而不需考慮造成影像感測晶片20的效能的犧牲。
在一實施例中，一種裝置包括：一背照式(backside illumination；BSI)影像感測晶片，其包括：一影像感測器設置於第一半導體基板的一前側上；以及一第一內連線結構，包括在該第一半導體基板的該前側上多個金屬層。將一裝置晶片接合至影像感測晶片。裝置晶片包括：一主動裝置，在第二半導體基板的一前側上；以及一第二內連線結構，包括在第二半導體基板的前側上的多個金屬層。一第一通孔穿過該背照式影像感測晶片以連接至第二內連線結構中的一第一金屬墊。一第二通孔，穿過該第一內連線結構中的一介電層，以連接至第一內連線結構中的一第二金屬墊，其中該第一通孔及該第二通孔電性連接。
在另一實施例中，一種裝置包括：一背照式(backside illumination；BSI)影像感測晶片，其包括：一第一半導體基板；以及一影像感測陣列，設置於該第一半導體基板的一前側上。一裝置晶片，接合至該影像感測晶片。裝置晶片包括：一第二半導體基板；以及一積體電路裝置，在該第二半導體基板的一前側上。一通孔，穿過該背照式影像感測晶片。一金屬墊，與第一半導體基板的一部分位於同一層階(level)，其中金屬墊藉由第一通孔使背照式影像感測晶片中的裝置電性連接至裝置晶片中的裝置。
在又一實施例中，一種方法包括：將一背照式(backside illumination；BSI)影像感測晶片接合至一裝置晶片；在該背照式影像感測晶片中形成一第一通孔，以連接至背照式影像感測晶片中的一第一積體電路裝置；形成一第二通孔穿過該背照式影像感測晶片，以連接至該裝置晶片中的一第二 積體電路裝置；以及形成一金屬墊以連接該第一通孔及該第二通孔。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧裝置晶片
102‧‧‧晶圓
56A、56B、58‧‧‧通孔
32A、32B、148A‧‧‧金屬墊
38、150‧‧‧保護層
120‧‧‧基板
68‧‧‧晶粒
80‧‧‧繪線
81‧‧‧釘凸塊
62、64‧‧‧電性連接器
24‧‧‧影像感測器
75‧‧‧金屬網格
78‧‧‧微透鏡
26‧‧‧半導體基板
50‧‧‧上部層
76‧‧‧彩色濾光器
140‧‧‧邏輯電路

Claims (10)

  1. 一種半導體裝置，包括：一背照式(backside illumination；BSI)影像感測晶片，包括：一第一半導體基板；一影像感測器，設置於該第一半導體基板的一前側上；一第一內連線結構，包括在該第一半導體基板的該前側上的多個金屬層；以及一裝置晶片(device chip)，接合至該影像感測晶片，其中該裝置晶片包括：一第二半導體基板；一主動裝置，在該第二半導體基板的一前側上；一第二內連線結構，包括在該第二半導體基板的該前側上的多個金屬層；一第一通孔(via)，穿過該背照式影像感測晶片以連接至該第二內連線結構中的一第一金屬墊；以及一第二通孔，穿過該第一內連線結構中的一介電層，以連接至該第一內連線結構中的一第二金屬墊，其中該第一通孔及該第二通孔電性連接。
  2. 如申請專利範圍第1項所述之半導體裝置，更包括一第三金屬墊，接觸該第一通孔及該第二通孔，其中該第三金屬墊與該第一半導體基板的一部分大抵位於同一層階(level)。
  3. 如申請專利範圍第2項所述之半導體裝置，更包括：一第四金屬墊，在該第一內連線結構中；以及一引線接合墊(wire bond pad)，與該第三金屬墊位於同一層 階(level)，其中該引線接合墊電性連接至該第四金屬墊。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第二金屬墊在該第一內連線結構的一底部金屬層(bottom metal layer)中，以及其中該第一金屬墊在該第二內連線結構的一頂部金屬層(top metal layer)中。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第一半導體基板的整體與該第一內連線結構的一第一部分重疊，其中該第一內連線結構更包括未與該第一半導體基板重疊的一第二部分，且其中該第一金屬墊與該第一內連線結構的該第二部分對齊(aligned)，且該第二金屬墊在該第一內連線結構的該第二部分中。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該背照式影像感測晶片不包括自動曝光控制(Automatic Exposure Control；AEC)電路、自動增益控制(Automatic Gain Control；AGC)電路、自動白平衡(Automatic White Balance；AWB)電路、及彩色校正(color correction)電路。
  7. 如申請專利範圍第1項所述之半導體裝置，更包括：一影像感測陣列；以及彩色濾光器及微透鏡，其中該彩色濾光器與該裝置晶片在該第一半導體基板的相對側上。
  8. 一種半導體裝置的形成方法，包括：將一背照式(backside illumination；BSI)影像感測晶片接合至一裝置晶片；在該背照式影像感測晶片中形成一第一通孔，以連接至該 背照式影像感測晶片中的一第一積體電路裝置；形成一第二通孔穿過該背照式影像感測晶片，以連接至該裝置晶片中的一第二積體電路裝置；以及形成一金屬墊以連接該第一通孔及該第二通孔。
  9. 如申請專利範圍第8項所述之半導體裝置的形成方法，更包括：進行一蝕刻步驟，以移除該背照式影像感測晶片的一半導體基板的部分；在該蝕刻步驟之後，在該影像感測晶片的一層間介電層中形成一第一通孔開口，以暴露出該背照式影像感測晶片的一第一內連線結構中的一第一金屬墊；形成一第二通孔開口穿過該第一內連線結構，以暴露出該裝置晶片的一第二內連線結構中的一第二金屬墊；以及填充該第一通孔開口及該第二通孔開口，以分別形成該第一通孔及該第二通孔。
  10. 如申請專利範圍第8項所述之半導體裝置的形成方法，更包括：形成一第三通孔開口穿過該背照式影像感測晶片，以連接至該裝置晶片中一額外的金屬墊，其中該第一通孔及該第三通孔係同時形成；以及形成一引線接合墊以連接至該第三通孔。
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