TW201349335A - 電漿摻雜裝置、電漿摻雜方法、半導體元件之製造方法、以及半導體元件 - Google Patents

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Hirokazu Ueda
Masahiro Oka
Yuuki Kobayashi
Takayuki KARAKAWA
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Abstract

一種電漿摻雜裝置，係於被處理基板注入摻雜物以進行摻雜，其具備：處理容器，係在其內部對被處理基板注入摻雜物；氣體供給部，係對處理容器內供給摻雜氣體及電漿激發用惰性氣體；保持台，係配置於處理容器內，並將被處理基板保持於其上；電漿產生機構，係使用微波於處理容器內產生電漿；壓力調整機構，係調整處理容器內壓力；及控制部，係控制電漿摻雜裝置。控制部係控制壓力調整機構使處理容器內壓力成為100mTorr以上~未達500mTorr，藉由電漿產生機構所產生的電漿來對被處理基板進行電漿處理。

Description

電漿摻雜裝置、電漿摻雜方法、半導體元件之製造方法、以及半導體元件
本發明係關於一種電漿摻雜裝置、電漿摻雜方法、半導體元件之製造方法、以及半導體元件。
LSI(Large Scale Integrated circuit)或MOS(Metal Oxide Semiconductor)電晶體等半導體元件係對被處理基板之半導體基板(晶圓)施以摻雜、蝕刻、CVD(Chemical Vapor Deposition)、濺鍍等處理而製造者。
此處，日本發明專利特表第2010-519735號公報揭露一種於被處理基板注入摻雜物的技術。
專利文獻1：日本發明專利特表第2010-519735號公報。
依照專利文獻1，將處理容器內壓力調整至10mTorr~95mTorr的範圍內並進行摻雜製程。於前述相對低壓下進行摻雜製程時，例如，可能造成被處理基板之摻雜物注入側有損傷等不良影響。具體而言，例如，對形成具有三維結構(3D結構)之FinFET(Fin Field Effect Transistor)型半導體元件時的被處理基板進行摻雜製程時，將導致鰭片之所謂肩部之角被削除的削肩狀態(侵蝕)，可能會造成物理形狀損傷。因此，進行摻雜製程時，期望能盡可能減少被處理基板之損傷等不良影響。
又，特別是，對具有類似FinFET型半導體元件之三維結構的摻雜被對象物進行摻雜製程的情況中，期望注入摻雜物時距摻雜被對象物表面之各部位處的摻雜深度相等。即，需要摻雜的較高之一致性(均勻性)。
本發明之一個觀點係一種電漿摻雜裝置，於被處理基板注入摻雜物以進行摻雜製程，其具備：處理容器，係在其內部對被處理基板注入摻雜物；氣體供給部，係於該處理容器內供給摻雜氣體及電漿激發用惰性氣體；保持台，係配置於該處理容器內，並將該被處理基板保持於其上；電漿產生機構，係使用微波於該處理容器內產生電漿；壓力調整機構，係調整該處理容器內壓力；及控制部，係控制該電漿摻雜裝置。該控制部係控制該壓力調整機構使該處理容器內壓力達100mTorr(13.3Pa)以上~未達500mTorr(66.7Pa)，藉由該電漿產生機構所產生的電漿來對該被處理基板進行電漿處理。
依照前述結構，於電漿摻雜製程中，藉由電漿產生機構使用微波而產生電漿，使處理容器內壓力達100mTorr以上~未達500mTorr，用以對被處理基板進行電漿處理。因此，對作為摻雜對象物之被處理基板，可抑制損傷之發生，並可進行具有較高一致性之電漿摻雜製程。
又，該控制部可控制該壓力調整機構使該處理容器內壓力達450mTorr以下。
又，該控制部可控制該壓力調整機構使該處理容器內壓力達150mTorr以上~250mTorr以下。
又，該控制部可於該被處理基板之電漿處理後，將該處理容器內壓力控制達較該被處理基板之電漿處理時壓力更低的壓力，藉由產生的該電漿來進行該被處理基板之電漿處理。
又，較該被處理基板之電漿處理時壓力更低的壓力可為未達100mTorr。
又，該摻雜氣體可包含從B2H6、PH3、AsH3、GeH4、CH4、NH3、NF3、N2、HF、及SiH4組成之群組中所選出至少一種氣體。
又，該電漿激發用惰性氣體可包含從He、Ne、Ar、Kr、Xe組成之群組中所選出至少一種氣體。
又，該電漿產生機構可包含：產生電漿激發用微波的微波產生器；讓該微波產生器所產生的微波朝該處理容器內穿透的介電體窗；及設置有複數個槽孔將該微波朝該介電體窗放射的槽孔天線板。
又，該電漿產生機構所產生的電漿可由輻射線槽孔天線(Radial Line Slot Antenna)所產生。
本發明之其它觀點係一種於被處理基板注入摻雜物以進行摻雜製程的電漿摻雜方法。該電漿摻雜方法係將被處理基板保持在配置於處理容器內的保持台上，在該處理容器內供給摻雜氣體及電漿激發用惰性氣體，使用微波而於該處理容器內產生電漿，該處理容器內壓力設定為100mTorr以上~未達500mTorr，用以對該被處理基板進行電漿處理。
又，該處理容器內壓力可達450mTorr以下，用以對該被處理基板進行電漿處理。
又，該處理容器內壓力可達150mTorr以上~250mTorr以下，用以對該被處理基板進行電漿處理。
又，可於該被處理基板之電漿處理後，將該處理容器內壓力控制達較該被處理基板之電漿處理時壓力更低的壓力，藉由產生的該電漿來進行該被處理基板之電漿處理。
又，較該被處理基板之電漿處理時壓力更低的壓力可為未達100mTorr。
又，該摻雜氣體可包含從B2H6、PH3、AsH3、GeH4、CH4、NH3、NF3、N2、HF、及SiH4組成之群組中所選出至少一種氣體。
又，該電漿激發用惰性氣體可包含從He、Ne、Ar、Kr、Xe組成之群組中所選出至少一種氣體。
又，使用微波所產生的電漿可由輻射線槽孔天線所產生。
本發明之進一步其它觀點係一種半導體元件之製造方法，於被處理基板注入摻雜物而製成半導體元件。該半導體元件之製造方法係包含下列步驟：將被處理基板保持在配置於處理容器內的保持台上，在該處理容器內供給摻雜氣體及電漿激發用惰性氣體，使用微波而於該處理容器內產生電漿，該處理容器內壓力設定為100mTorr以上~未達500mTorr，用以對該被處理基板進行電漿處理。
本發明之進一步其它觀點係一種半導體元件，於被處理基板注入摻雜物而製成半導體元件。該半導體元件係將被處理基板保持在配置於處理容器內的保持台上，在該處理容器內供給摻雜氣體及電漿激發用惰性氣體，使用微波而於該處理容器內產生電漿，該處理容器內壓力設定為100mTorr以上~未達500mTorr，用以對該被處理基板進行電漿處理而製成者。
於本發明之進一步其它觀點係一種半導體元件，其中，矽之2p光譜的Si-H鍵結峰值面積以矽基板峰值面積進行標準化後數值達0.1以上。
本發明之進一步其它觀點係一種電漿摻雜方法，於被處理基板注入摻雜物以進行摻雜製程的方法，係將被處理基板保持在配置於處理容器內的保持台上，在該處理容器內供給含有As(砷)的摻雜氣體及電漿激發用惰性氣體，使用微波而於該處理容器內產生電漿，該處理容器內壓力設定為100mTorr以上~未達500mTorr，且具備5.0E+13(m-2．秒-1)<對被處理基板之垂直方向所供給的As原子通量F1<1.0E+14(m-2．秒-1)關係，用以對該被處理基板進行電漿處理。
又，該處理容器內壓力可設定為100mTorr以上~未達150mTorr，且具備7.0E+13(m-2．秒-1)<對被處理基板之垂直方向所供給的As原子通量F1<9.0E+13(m-2．秒-1)關係，用以對該被處理基板進行電漿處理。
又，可將該摻雜氣體及該電漿激發用惰性氣體的總流量設定為1000sccm時，以1sccm以上~2.5sccm以下之流量供給氫，用以對該被處理基板進行電漿處理。
依照前述結構，藉由電漿產生機構使用微波而產生電漿，將處理容器內壓力設定為100mTorr以上~未達500mTorr，用以進行被處理基板之電漿處理。因此，對作為摻雜對象物之被處理基板，可抑制損傷之發生，並可進行具有較高一致性之電漿摻雜製程。
11‧‧‧FinFET型半導體元件
12‧‧‧矽基板
13‧‧‧表面
14‧‧‧鰭片
15‧‧‧閘極
16‧‧‧源極
17‧‧‧汲極
28‧‧‧控制部
29‧‧‧溫度調整機構
30‧‧‧氣體供給孔
31‧‧‧電漿摻雜裝置
32‧‧‧處理容器
33‧‧‧氣體供給部
34‧‧‧保持台
35‧‧‧微波產生器
36‧‧‧介電體窗
37‧‧‧槽孔天線板
38‧‧‧介電體組件
39‧‧‧電漿產生機構
40‧‧‧槽孔
41‧‧‧底部
42‧‧‧側壁
43‧‧‧排氣孔
44‧‧‧蓋部
45‧‧‧O型環
46‧‧‧第一氣體供給部
47‧‧‧第二氣體供給部
48‧‧‧下表面
49‧‧‧氣體供給系統
50‧‧‧氣體供給孔
51‧‧‧筒狀支撐部
52‧‧‧冷卻套管
53‧‧‧匹配器
54‧‧‧模式轉換器
55‧‧‧導波管
56‧‧‧同軸導波管
58‧‧‧高周波電源
59‧‧‧匹配單元
60‧‧‧循環路徑
61‧‧‧FinFET型半導體元件
62‧‧‧矽基板
63‧‧‧矽基板62之表面
64‧‧‧第一鰭片
65‧‧‧第二鰭片
66‧‧‧側壁
67‧‧‧側壁
68‧‧‧頂壁
69‧‧‧側壁
70‧‧‧區域
71‧‧‧FinFET型半導體元件
72‧‧‧鰭片
73‧‧‧矽基板
74‧‧‧光阻層
75‧‧‧虛線
76‧‧‧FinFET型半導體元件
77‧‧‧鰭片
78‧‧‧矽基板
79‧‧‧光阻層
80‧‧‧電漿擴散區域
81‧‧‧MOS型半導體元件
82‧‧‧矽基板
83‧‧‧元件分離區域
84a‧‧‧p型井
84b‧‧‧n型井
85a‧‧‧高濃度n型雜質擴散區域
85b‧‧‧高濃度p型雜質擴散區域
86a‧‧‧n型雜質擴散區域
86b‧‧‧p型雜質擴散區域
87‧‧‧閘極氧化膜
88‧‧‧閘極
89‧‧‧閘極側壁部
91‧‧‧絕緣膜
92‧‧‧接觸孔
93‧‧‧填孔電極
94‧‧‧金屬配線層
95a、95b、95c、95d‧‧‧實線
95e、95f、95g‧‧‧實線
96a、96b‧‧‧實線
97a、97b、97c、97d‧‧‧實線
98a、98b、98c、98d‧‧‧區域
97e、99a、99b‧‧‧實線
99c、99d、99e‧‧‧實線
L1、L2、L3、L4、L5‧‧‧長度
S1、S2、S3、S4、S5‧‧‧區域
W‧‧‧被處理基板
圖1係顯示FinFET型半導體元件一部分的示意立體圖。
圖2係顯示本發明一實施形態之半導體元件之製造方法所使用的電漿摻雜裝置主要部位的示意剖面圖。
圖3係圖2所示之包含於電漿摻雜裝置的槽孔天線板，從圖2中箭頭III方向觀察的示意圖。
圖4係顯示本發明一實施形態之電漿摻雜方法的示意步驟流程圖。
圖5係顯示處理容器內壓力設定為200mTorr之情況中FinFET型半導體元件一部分的放大電子顯微鏡照片。
圖6係顯示處理容器內壓力設定為750mTorr之情況中FinFET型半導體元件一部分的放大電子顯微鏡照片。
圖7係顯示FinFET型半導體元件之剖面一部分的剖面圖。
圖8係顯示電漿摻雜深度比的圖表。
圖9係顯示對FinFET型半導體元件之鰭片，使用離子注入裝置進行摻雜製程之情況的模式圖。
圖10係顯示使用本發明一實施形態之電漿摻雜裝置進行電漿摻雜製程之情況的模式圖。
圖11係顯示本發明其它實施形態之電漿摻雜方法的步驟示意流程圖。
圖12係顯示對被處理基板以DHF進行洗淨處理時的Si之2p3/2光譜的波形成分圖表。
圖13係顯示以P之2p光譜的峰值面積減少率與以Si之2p光譜的Si-Si鍵結進行標準化後的Si-H鍵結峰值面積比之關係圖表。
圖14係顯示本發明進一步其它實施形態之MOS型半導體元件一部分的示意剖面圖。
圖15係顯示改變摻雜氣體之流量的情況中，被處理基板W之位置與薄片電阻值的關係圖表，縱軸之範圍為0~14000(Ω/cm2)。
圖16係顯示改變摻雜氣體之流量的情況中，被處理基板W之位置與薄片電阻值的關係圖表，縱軸之範圍為0~800(Ω/cm2)。
圖17係顯示摻雜氣體中AsH3之流量與薄片電阻值的關係圖表。
圖18係顯示改變中央氣體與邊緣氣體之流量比的情況中，被處理基板W之位置與薄片電阻值的關係圖表。
圖19係顯示中央氣體/邊緣氣體流量比=70/30的情況中，薄片電阻值的分布圖。
圖20係顯示中央氣體/邊緣氣體流量比=50/50的情況中，薄片電阻值的分布圖。
圖21係顯示中央氣體/邊緣氣體流量比=30/70的情況中，薄片電阻值的分布圖。
圖22係顯示中央氣體/邊緣氣體流量比=20/80的情況中，薄片電阻值的分布圖。
圖23係顯示中央氣體/邊緣氣體流量比=10/90的情況中，薄片電阻值的分布圖。
圖24係顯示添加氫的情況中，被處理基板W之位置與薄片電阻值的關係圖表，縱軸之範圍為0~3000(Ω/cm2)。
圖25係顯示添加氫的情況中，被處理基板W之位置與薄片電阻值的關係圖表，縱軸之範圍為0~200(Ω/cm2)。
以下，參考圖式說明本發明之實施形態。首先，說明本發明一實施形態之半導體元件的結構。
圖1係顯示本發明一實施形態之半導體元件FinFET型半導體元件一部分的示意立體圖。參考圖1，於本發明一實施形態之FinFET型半導體元件11處，從矽基板12之表面13朝上方呈長形突出狀形成有鰭片14。鰭片14之延伸方向係圖1中箭頭I所示之方向。從FinFET型半導體元件11之橫向的箭頭I方向觀察時，鰭片14之部分略呈矩形。在鰭片14延伸方向之正交方向上延伸形成有閘極15以覆蓋鰭片14之一部分。鰭片14於所形成之閘極15的前方側形成有源極16，於背面側形成有汲極17。前述鰭片14之形狀，即，針對從矽基板12之表面13朝上側面方向突出之部分的表面，以使用微波所產生的電漿進行摻雜製程。
另外，圖1中未顯示，但依據半導體元件之製造步驟，在進行電漿摻雜製程前的階段中，亦有形成光阻層的情況。光阻層係間隔有指定間隔並形成於鰭片14之側邊側，例如位於圖1中紙面左右方向上之部分處。光阻層係沿鰭片14之相同方向上進行延伸，以形成從矽基板12之表面13於上側面方向的長形突出狀。
圖2係顯示本發明一實施形態之電漿摻雜裝置主要部位的示意剖面圖。又，圖3係圖2所示之包含於電漿摻雜裝置的槽孔天線板之下側面，即，從圖2中箭頭III方向觀察的圖式。另外，於圖2中，為了理解容易，省略組件的一部分剖面線。又，於該實施形態中，圖2之紙面上下方向設定為電漿摻雜裝置之上下方向。
參考圖2及圖3，電漿摻雜裝置31，其具備：處理容器32，係在其內部於被處理基板W進行電漿摻雜製程；氣體供給部33，係於處理容器32內供給電漿激發用氣體或作為注入摻雜物之來源的摻雜氣體；圓板狀保持台34，係將被處理基板W保持於其上；電漿產生機構39，係使用微波於處理容器32內產生電漿；壓力調整機構，係調整處理容器32內壓力；及控制部28，係 控制電漿摻雜裝置31之整體動作。控制部28係進行氣體供給部33之氣體流量、處理容器32內壓力等電漿摻雜裝置31之整體控制。
處理容器32係包含：位於保持台34下側面的底部41、及從底部41外周緣沿上側面方向延伸的側壁42。側壁42係略呈圓筒狀。處理容器32之底部41處設置有貫穿其一部分之排氣用的排氣孔43。處理容器32之上部側具有開口，透過配置於處理容器32上部側的蓋部44、後述之介電體窗36、及夾於介電體窗36與蓋部44之間作為密封組件的O型環45，使處理容器32成為可密封結構。
氣體供給部33係包含：朝被處理基板W中央處吹出氣體的第一氣體供給部46，與從被處理基板W外側吹出氣體的第二氣體供給部47。第一氣體供給部46之供給氣體的氣體供給孔30係於介電體窗36之徑向中央處，設置於較形成對向保持台34之對向面的介電體窗36下面48更朝介電體窗36內側退縮的位置。第一氣體供給部46藉由連接至第一氣體供給部46之氣體供給系統49調整流量等，並供給電漿激發用惰性氣體或摻雜氣體。於側壁42上部側之一部分處，藉由在處理容器32內設置有供給電漿激發用惰性氣體或摻雜氣體之複數個氣體供給孔50，以形成第二氣體供給部47。複數個氣體供給孔50係沿圓周方向等間隔般進行設置。第一氣體供給部46及第二氣體供給部47中供給有來自相同氣體供給源之相同種類的電漿激發用惰性氣體或摻雜氣體。另外，可對應需求或控制內容等，從第一氣體供給部46及第二氣體供給部47供給其它氣體，亦可調整前述氣體之流量比等。
於保持台34處，RF(radio frequency)偏壓用之高頻電源58係透過匹配單元59電性連接至保持台34內的電極。該高頻電源58可使用指定電力(偏壓電源)輸出例如13.56MHz之高頻。匹配單元59係收納有用於在高頻電源58側之阻抗與主要為電極、電漿、處理容器32等負荷側之阻抗之間進行匹配的匹配器，該匹配器中包含有產生自偏壓用的阻隔電容器。不過，於電漿摻雜時，亦可依照需求進行對保持台34的偏壓電壓之供給，亦可不需進行。
保持台34可藉由靜電夾具(圖中未顯示)將被處理基板W保持於其上。又，保持台34具備加熱用之加熱器(圖中未顯示)等，可藉由設置於保持台34內部的溫度調整機構29而設定為指定溫度。保持台34係支撐於從底部41下側面朝垂直上方延伸之絕緣性筒狀支撐部51。上述排氣孔43係沿筒狀支撐部51外周緣且貫穿處理容器32之底部41一部分般進行設置。環狀之排氣孔43下側面處經由排氣管(圖中未顯示)而連接至排氣裝置(圖中未顯示)。排氣裝置具有渦輪分子幫浦等真空幫浦。藉由排氣裝置，可將處理容器32內減壓至指定壓力。控制部28係作為壓力調整機構，藉由排氣裝置之排氣控制等，以調整處理容器32內壓力。
電漿產生機構39包含設置於處理容器32外而產生電漿激發用之微波的微波產生器35。又，電漿產生機構39包含配置於對向保持台34的位置而將微波產生器35所產生之微波引導至處理容器32內的介電體窗36。又，電漿產生機構39包含設置有複數個槽孔40之配置於介電體窗36上側面而將微波朝介電體窗36放射的槽孔天線板37。又，電漿產生機構39包含配置於槽孔天線板37上側面而沿徑向傳播由後述同軸導波管56所導入之微波的介電體組件38。
具有匹配器53之微波產生器35係經由模式轉換器54及導波管55，連接至導入微波之同軸導波管56上部。例如，微波產生器35所產生的TE模式之微波係通過導波管55，由模式轉換器54轉換成TEM模式，以同軸導波管56進行傳播。微波產生器35所產生的微波之頻率例如可選擇為2.45GHz。
介電體窗36為略呈圓板狀之介電體的結構。於介電體窗36之下表面48一部分處，設置有讓導入之微波容易發生駐波用之呈錐狀凹陷的環狀凹部57。透過該凹部57，於介電體窗36下部側藉由微波有效率地產生電漿。另外，介電體窗36之具體材質可列舉有石英或氧化鋁等。
槽孔天線板37為薄板狀和圓板狀。如圖3所示，關於複數個槽孔40，係設置為各自間隔有指定間隔且正交的一對(2個)槽孔40，一對槽孔40係於圓周方向上間隔有指定間隔般進行設置。又，在徑向上，複數個一對槽 孔40係間隔有指定間隔般進行設置。
微波產生器35所產生之微波係通過同軸導波管56，而傳播至介電體組件38。夾於具有內部循環冷媒等之循環路徑60以進行介電體組件38等溫度調整的冷卻套管52與槽孔天線板37之間的介電體組件38內部朝徑向外側使微波呈放射狀擴散，從設置於槽孔天線板37之複數個槽孔40朝介電體窗36放射。穿透過介電體窗36之微波會於介電體窗36正下方產生電場，而於處理容器32內產生電漿。
於電漿摻雜裝置31中產生微波電漿的情況中，在介電體窗36之下表面48的正下方，具體而言，係位於介電體窗36之下表面48約數公分下方的區域中，形成有電漿電子溫度較高之所謂的電漿生成區域。而且，位於其下側之區域處，形成有將電漿生成區域所產生之電漿進行擴散之所謂的電漿擴散區域。該電漿擴散區域為電漿電子溫度較低之區域，在該區域進行電漿處理，即，進行電漿摻雜製程。如此，於電漿摻雜時不會對被處理基板W造成所謂的電漿損傷，且，由於電漿電子密度較高，可進行高效率電漿摻雜製程，具體而言，例如，可達到摻雜時間縮短之目的。
接著，說明使用前述電漿摻雜裝置，對被處理基板W進行電漿摻雜之方法。圖4係顯示本發明一實施形態之電漿摻雜方法的示意步驟流程圖。
參考圖4，首先，將被處理基板W搬入處理容器內(圖4(A))，保持於保持台上。接著，藉由控制部之壓力調整機構調整使處理容器內壓力達100mTorr以上~未達500mTorr(圖4(B))。其後，於處理容器內供給摻雜氣體，進行電漿處理，即，進行電漿摻雜製程(圖4(C))。接著，視需要進行退火處理，即所謂的熱處理，然後將被處理基板W搬出處理容器外(圖4(D))。
如此，對被處理基板W進行電漿摻雜製程。即，本發明一實施形態之電漿摻雜裝置為包含控制部，係控制壓力調整機構使處理容器內壓力達100mTorr以上~未達500mTorr，並藉由電漿產生機構所產生之電漿於被處理基板W進行電漿處理。
依據前述結構，藉由電漿產生機構使用微波而產生電漿，使處理容器內壓力成為100mTorr以上~未達500mTorr，以進行被處理基板之電漿處理。因此，對作為摻雜對象物之被處理基板，可抑制電漿損傷之發生，並進行具有較高一致性的電漿摻雜製程。
圖5係顯示處理容器內壓力設定為200mTorr之情況中FinFET型半導體元件一部分的放大電子顯微鏡照片。圖6係顯示處理容器內壓力設定為750mTorr之情況中FinFET型半導體元件一部分的放大電子顯微鏡照片。在圖5及圖6所示之情況中，除處理容器內壓力以外為相同之製程條件。具體而言，微波電力為3kW、RF偏壓電力為450W，而供給氣體部分：(PH3之百分比為全體的0.7%)PH3與He的混合氣體之氣體流量為28sccm、He氣體之氣體流量為972sccm。另外，保持台之溫度可使用例如200℃以下。
參考圖5，在處理容器內壓力為200mTorr之情況中，鰭片之肩部幾乎維持直角形狀，可確認沒有產生損傷(此處指侵蝕)。對此，參考圖6，在處理容器內壓力為750mTorr之情況中，鰭片之肩部被削除，可確認產生有侵蝕。另外，在處理容器內壓力為100mTorr以下之情況中，鰭片形狀如圖6所示之狀態般，產生有侵蝕。
圖7係顯示FinFET型半導體元件61之剖面一部分的剖面圖。圖7所示之剖面係相當於從圖1中箭頭I方向觀察之圖式。參考圖7，FinFET型半導體元件61從矽基板62之表面63朝上側面方向，即，於圖7中箭頭VII方向延伸般，形成有第一鰭片64及第二鰭片65。形成於矽基板62上的相鄰之第一鰭片64及第二鰭片65間之距離，即，從位於第二鰭片65側之第一鰭片64之側壁66到位於第一鰭片64側之第二鰭片65之側壁67為止的紙面橫向之長度L1為90nm。又，第一鰭片64之高度，即，從矽基板62之表面63朝上側面方向延伸的第一鰭片64之頂壁68為止的長度L2為75mn。另外，第二鰭片65之高度與第一鰭片64之高度幾乎相等。
於摻雜製程中，對鰭片64表面，即，對頂壁68及兩側壁66、69注入摻雜物達指定摻雜深度。對鰭片65亦進行相同製程。該情況中，為進行 一致的摻雜製程，頂壁68側之摻雜深度、側壁66上部側之摻雜深度、與側壁66下部側之摻雜深度應盡可能達相等。另外，於圖7中，以區域70顯示鰭片64之頂壁68及側壁66、69的摻雜區域。頂壁68側之摻雜深度以圖7中長度L3表示，側壁66上部側之摻雜深度以圖7中長度L4表示，側壁66上部側之摻雜深度以圖7中長度L5表示。另外，長度L4表示之部分係從矽基板62之表面63於高度方向上70nm的位置處，長度L5表示之部分係從矽基板62之表面63於高度方向上5nm的位置處。
圖8係顯示電漿摻雜深度比的圖表。左側之縱軸係(相當於長度L5)之下部側之側壁66的摻雜深度相對於(相當於長度L3)之頂壁68的摻雜深度之比值，以百分比(%)顯示。右側之縱軸係顯示(相當於長度L5)之下部側之側壁66的摻雜深度相對於(相當於長度L4)之上部側之側壁66的摻雜深度之比值。橫軸係顯示處理容器內壓力(mTorr)。當橫軸的數值增大時，即，朝向圖表之橫軸右側時，係顯示壓力增高。又，圖8中菱形白色符號係顯示(相當於長度L5)之下部側之側壁66的摻雜深度相對於(相當於長度L3)之頂壁68的摻雜深度之比值。以下，該比值稱為比R1。圖8中菱形黑色符號係顯示(相當於長度L5)之下部側之側壁66的摻雜深度相對於(相當於長度L4)之上部側之側壁66的摻雜深度之比值。以下，該比值稱為比R2。比R1之數值接近100，一致性方面係為較佳者。比R2之數值接近1，一致性方面係為較佳者。
參考圖8，在處理容器內壓力為100mTorr之情況中，比R1約為90%。若處理容器內壓力高於100mTorr，比R1則接近100%，在150mTorr時比R1幾乎為100%。而且，即使壓力高於150mTorr以上，比R1幾乎維持在100%。
在處理容器內壓力為100mTorr之情況中，比R2約為0.4。而且，若處理容器內壓力高於100mTorr，比R2則上昇，在200mTorr~500mTorr之間時約為0.6。
在處理容器內壓力為未達100mTorr之情況中，如圖8所示，比R1、R2均有變小的傾向，即，各自具有遠離數值100、1的傾向。又，在處理容器內壓力為500mTorr以上之情況中，比R1有幾乎不會變化的傾向，比R2則有 變小的傾向。
另外，關於比R2，若處理容器內壓力為450mTorr以下時，比R1之數值係接近100，比R2之數值亦可為接近1的較高數值。又，若為150mTorr以上~250mTorr以下時，比R1、比R2之雙方數值可確實地各自接近100、1。
此處，說明使用離子注入裝置進行摻雜製程的情況。圖9係顯示對FinFET型半導體元件71之鰭片72，使用離子注入裝置進行摻雜製程之情況的模式圖。另一方面，圖10係顯示使用上述結構之電漿摻雜裝置進行電漿摻雜製程之情況的模式圖。首先，參考圖9，形成於矽基板73上之光阻層74較鰭片72形成為更高。前述情況中，使用離子注入裝置進行摻雜製程時，離子注入具有異向性。如此，鰭片72之側壁的區域，特別是側壁的下部側區域會成為較高形成之光阻層74的陰影，從圖9中以虛線75顯示之傾斜方向照射的離子無法恰當地進行注入。即，配置於特別是光阻層74附近的鰭片72處，光阻層74側之離子注入將變得不足。
對此，參考圖10，以微波所生成之電漿進行摻雜製程時，不論形成於FinFET型半導體元件76之矽基板78上的光阻層79之高度為何，形成有鰭片77的區域係配置於所謂的電漿擴散區域80。而且，不論光阻層79之高度為何，於電漿擴散區域80處，對鰭片77之整體表面等向性地進行電漿摻雜製程。因此，可對前述之FinFET型半導體元件76進行一致的摻雜製程。
依照以上，根據上述結構之電漿摻雜裝置及電漿摻雜方法，對作為摻雜對象物之被處理基板，可抑制損傷(侵蝕)之發生，並可進行具有高一致性之電漿摻雜製程。
又，本發明一實施形態之半導體元件之製造方法，係於被處理基板注入摻雜物而製成半導體元件之製造方法。而且，半導體元件之製造方法係包含下列步驟：將被處理基板保持在配置於處理容器內的保持台上，在處理容器內供給摻雜氣體及電漿激發用惰性氣體，使用微波而於處理容器內產生電漿，處理容器內壓力設定為100mTorr以上~未達500mTorr，用以對被處理基板進行電漿處理。
又，本發明一實施形態之半導體元件，係於被處理基板注入摻雜物而製成。半導體元件係將被處理基板保持在配置於處理容器內的保持台上，在該處理容器內供給摻雜氣體及電漿激發用惰性氣體，使用微波而於該處理容器內產生電漿，該處理容器內壓力設定為100mTorr以上~未達500mTorr，用以對該被處理基板進行電漿處理而製成者。
另外，亦可於被處理基板W進行上述電漿處理後，將處理容器內壓力控制達較被處理基板W之電漿處理時壓力更低的壓力，藉由產生的電漿來進行被處理基板W之電漿處理。
圖11係顯示該情況中電漿摻雜方法的步驟示意流程圖。參考圖11，首先，本發明之其它實施形態之電漿摻雜方法，係將被處理基板W搬入處理容器內(圖11(E))，保持於保持台上。接著，處理容器內壓力設定為100mTorr以上~未達500mTorr(圖11(F))。該步驟稱為第一壓力調整步驟。其後，以微波電漿進行電漿處理，即，進行電漿摻雜製程(圖11(G))。接著，完成電漿摻雜製程後，調整處理容器內壓力達較電漿處理時壓力更低的壓力(圖11(H))。該步驟稱為第二壓力調整步驟。其後，進行電漿處理(圖11(I))。視需要進行退火處理，即所謂的熱處理，並將被處理基板W搬出處理容器外(圖11(J))。
根據前述結構，於經電漿處理後之被處理基板W，可抑制由摻雜製程而注入之摻雜物從被處理基板脫離。即，於摻雜製程後的步驟中，對經摻雜製程後之被處理基板以藥液等進行洗淨處理，可藉由前述洗淨處理抑制摻雜物溶出而脫離。
對此，如下述。關於將壓力設為低壓且沒有進行第2次電漿處理的被處理基板，測量從處理容器搬出之後的劑量為1.78E+15(atoms/cm2)。以SIMS(二次離子質譜儀)進行分析，取得從Si(矽)基板表面之P(磷)於深度方向之摻雜分布。另外，電漿摻雜之製程條件設定為：微波電力為3kW、RF偏壓電力為450W，而供給氣體部分：(PH3之百分比為全體的0.7%)之PH3與He的混合氣體之氣體流量為28sccm、He氣體之氣體流量為972sccm，而摻雜時間為40秒，處理容器內壓力為150mTorr。而且，將沒有進行該第2次電漿 處理的被處理基板於DHF(濃度為0.5%的稀釋氫氟酸)中浸漬20秒。其後，再次相同地測量劑量為1.65E+14(atoms/cm2)。即，劑量約降低90.7%。
對此，關於上述圖11所示之將壓力設為低壓且進行第2次電漿處理的被處理基板，測量從處理容器搬出之後的劑量為1.98E+15(atoms/cm2)。另外，電漿摻雜之製程條件與上述相同。即，微波電力為3kW、RF偏壓電力為450W，而供給氣體部分：(PH3之百分比為全體的0.7%)之PH3與He的混合氣體之氣體流量為28sccm、He氣體之氣體流量為972sccm，而摻雜時間為40秒、處理容器內壓力為150mTorr。而且，控制處理容器內壓力達第二壓力，即，較進行被處理基板W之摻雜製程時壓力更低的壓力，藉由產生的微波電漿來進行被處理基板W之電漿處理。第2次電漿處理之製程條件設定為：微波電力為3kW、RF偏壓電力為450W，而供給氣體部分：(PH3之百分比為全體的0.7%)之PH3與He的混合氣體之氣體流量為14sccm、He氣體之氣體流量為972sccm，而電漿處理時間為20秒、處理容器內壓力為75mTorr。
而且，與上述沒有進行第2次電漿處理之情況相同地，將經該第2次電漿處理之被處理基板於DHF中浸漬20秒。其後，再次測量劑量為1.39E+15(atoms/cm2)。即，劑量之降低約抑制在29.8%。
如此般，亦可於被處理基板W進行上述電漿處理後，將處理容器內壓力控制達較被處理基板W之電漿處理時壓力更低的壓力，藉由產生的電漿來進行被處理基板W之電漿處理。據此，可抑制由摻雜製程而注入之摻雜物脫離。另外，亦可藉由高溫熱處理等退火處理，抑制洗淨步驟中注入之摻雜物脫離。但是，依據製程條件，於摻雜後不進行退火處理的情況或退火處理時間需盡可能縮短的情況中，亦可使用上述圖11所示的結構。此處，如上述情況般，進行電漿處理時處理容器內壓力可為較150mTorr更低的壓力，亦可為未達100mTorr。又，進行上述第2次電漿處理時供給之氣體亦可使用不含有PH3的氣體。
圖12係顯示對被處理基板以DHF進行洗淨處理時的Si(矽)之2p3/2光譜的波形成分圖表(XPS的分析結果)。XPS分析係使用AlKα (1486.6eV)X光源，光電子起飛角(TOA、take off angle)為50°。不過，Si之2p3/2光譜係Si之2p光譜扣掉自旋軌道1/2的成分。圖12中，紙面左側之條狀圖係顯示沒有進行第2次電漿處理的被處理基板，紙面中央側之條狀圖係顯示經第2次電漿處理後的被處理基板，紙面右側之條狀圖係顯示經第2次電漿處理後，並以DHF洗淨後的被處理基板。圖12中區域S1係顯示Si-H鍵結的峰值，區域S2係顯示Si1+軌道的峰值，區域S3係顯示Si2+軌道的峰值，區域S4係顯示Si3+軌道的峰值，區域S5係顯示Si4+軌道的峰值。另外，Si1+、Si2+、Si3+、Si4+係各自顯示有Si3-Si-O、Si2-Si-O2、Si-Si-O3、O2-Si-O2鍵結的存在。另外，氧的存在係推測具有自然氧化膜。
參考圖12，在沒有進行第2次電漿處理的情況中，雖存在有區域S2~區域S5，但沒有顯示區域S1，可確認不含有Si-H鍵結。對此，經第2次電漿處理的情況中，全部區域S1~區域S5均有顯示，可確認含有Si-H鍵結。又，經第2次電漿處理後，並以DHF洗淨的情況中，區域S1所顯示之Si-H鍵結峰值面積量有減少。所以，該Si-H鍵結的存在應有助於抑制摻雜物之脫離。
圖13係顯示以P(磷)之2p光譜的峰值面積減少率與Si(矽)之2p光譜的Si-Si鍵結進行標準化後的Si-H鍵結峰值面積比之關係圖表。縱軸係顯示P之2p光譜的峰值面積減少率，橫軸係顯示以Si之2p光譜的Si-Si鍵結進行標準化的Si-H鍵結峰值面積比。
參考圖13，矽之2p光譜的Si-H鍵結峰值面積以矽基板峰值面積進行標準化後數值為0時，P之2p光譜的峰值面積減少率為80%的較高數值。該數值使較多的注入之摻雜物脫離。對此，矽之2p光譜的Si-H鍵結峰值面積以矽基板峰值面積進行標準化後數值達0.1以上時，P之2p光譜的峰值面積減少率可抑制約20%。該數值使較少的注入之摻雜物進行脫離。因此，半導體元件中，矽之2p光譜的Si-H鍵結峰值面積以矽基板峰值面積進行標準化後數值可達0.1以上。
即，關於本發明之其它實施形態之半導體元件，矽之2p光譜的Si-H鍵結峰值面積以矽基板峰值面積進行標準化後數值較佳地達0.1以上。
另外，於上述實施形態中，雖使用包含PH3之氣體作為摻雜氣體，但不限定於此，摻雜氣體可包含從B2H6、PH3、AsH3、GeH4、CH4、NH3、NF3、N2、HF、及SiH4組成之群組中選出的至少一種氣體。即，亦可有效運用於摻雜As(砷)或C(碳)時。
又，於上述實施形態中，雖使用He作為電漿激發用惰性氣體，但不限定於此，可包含從He、Ne、Ar、Kr、Xe組成之群組中選出的至少一種氣體。
另外，於上述實施形態中，雖說明FinFET型半導體元件作為半導體元件之情況，但不限定於此，亦可適用於MOS型半導體元件的情況。圖14係顯示本發明進一步其它實施形態之MOS型半導體元件一部分的示意剖面圖。另外，圖14所示之MOS型半導體元件中，以剖面線表示導電層。
根據圖14，在MOS型半導體元件81處，於矽基板82上形成有元件分離區域83、p型井84a、n型井84b、高濃度n型雜質擴散區域85a、高濃度p型雜質擴散區域85b、n型雜質擴散區域86a、p型雜質擴散區域86b、及閘極氧化膜87。將閘極氧化膜87夾在中間所形成之高濃度n型雜質擴散區域85a之其中一者、及將閘極氧化膜87夾在中間所形成之高濃度p型雜質擴散區域85b之其中一者成為汲極，另一者為源極。
又，閘極氧化膜87上形成有作為導電層的閘極88，閘極88之側部形成有作為絕緣膜的閘極側壁部89。此外，形成有上述閘極88等之矽基板82上形成有絕緣膜91。絕緣膜91處連接至高濃度n型雜質擴散區域85a及高濃度p型雜質擴散區域85b而形成有接觸孔92，接觸孔92內形成有填孔電極93。此外，於其上形成有作為導電層的金屬配線層94。此外，作為絕緣層的層間絕緣膜(圖中未顯示)及作為導電層的金屬配線層係交互般形成，最後，形成作為與外部之接點的焊墊(圖中未顯示)。如此般形成有MOS型半導體元件81。
本發明之其它實施形態之MOS型半導體元件81，係於n型雜質擴散區域86a及p型雜質擴散區域86b處，透過上述電漿摻雜裝置，藉由摻雜 製程所形成。具體而言，例如，於n型雜質擴散區域86a處，使用B2H6氣體作為摻雜氣體，注入作為摻雜物的B(硼)。於前述區域中，需要超淺接面之形成，並需要降低接合壓力或接合洩漏。此處，藉由上述結構進行電漿摻雜製程，可達到減少被處理基板的損傷，與實現較高一致性之目的。
接著，說明使用上述電漿摻雜裝置31進行電漿摻雜製程，注入作為摻雜物的As(砷)之情況。另外，進一步說明上述電漿摻雜裝置31之結構時，相對於電漿摻雜裝置31所具備之第一氣體供給部46僅設置有1個氣體供給孔30，第二氣體供給部47設置有總計24個氣體供給孔50。24個氣體供給孔50係沿圓周方向等間隔般設置。不過，本發明說明書中，有時從氣體供給孔30供給之氣體為中央氣體，從複數個氣體供給孔50供給之氣體為邊緣氣體。又，此處，中央氣體與邊緣氣體係供給相同氣體組成。
經摻雜製程後，進行燈照退火(lamp annealing)處理等熱處理。如此一來，使注入於矽基板的摻雜物活性化，降低矽基板之表面電阻值(所謂的被處理基板之薄片電阻值)。如此一來，矽基板之電氣特性將更加良好。另外，期望於被處理基板之各位置處的前述薄片電阻值為相等。即，要求薄片電阻值有較高之面內均勻性。
此處，考慮對矽基板摻雜As(砷)的情況。注入作為摻雜物的As時，例如，使用包含AsH3的摻雜物氣體。以一般的傾向而言，藉由增加摻雜製程所注入之劑量、即增加所注入之原子數量，退火處理後之薄片電阻值則降低。但是，當摻雜物為As之情況中，對於未滿特定量之摻雜增加，薄片電阻值會因此降低，但當超過特定量時，相反地則薄片電阻值上昇。前述薄片電阻值之逆轉現象顯見於摻雜物為As的情況中。
對此，進一步詳細說明。圖15及圖16係顯示改變摻雜氣體之流量的情況中，被處理基板W之位置與薄片電阻值的關係圖表。圖15及圖16中，縱軸係顯示薄片電阻值(Ω/cm2)，橫軸係顯示被處理基板W之位置(mm)。橫軸之中央處所顯示的數值0係指圓板狀之被處理基板W中心，而隨著朝橫軸左右側遠離係表示靠近圓板狀之被處理基板W端部。該情況中，由於使用直徑 300mm的被處理基板W，故橫軸顯示為-150mm~(+)150mm的數值。另外，圖15中縱軸範圍較廣，係顯示0~14000Ω/cm2的範圍，圖16中縱軸範圍較窄，係顯示0~500Ω/cm2的範圍。
圖15及圖16中，黑色菱形符號及實線95a係顯示摻雜氣體之流量為14sccm(standard cc/min)的情況，黑色方形符號及實線95b係顯示摻雜氣體之流量為24sccm的情況，白色菱形符號及實線95c係顯示摻雜氣體之流量為34sccm的情況，黑色三角形符號及實線95d係顯示摻雜氣體之流量為49sccm的情況，黑色圓形符號及實線95e係顯示摻雜氣體之流量為61sccm的情況，白色三角形符號及實線95f係顯示摻雜氣體之流量為73sccm的情況，白色圓形符號及實線95g係顯示摻雜氣體之流量為98sccm的情況。不過，也有僅具體表示於圖15及圖16其中之一的情況。
此處，摻雜氣體係使用以He稀釋的AsH3/He混合氣體。具體而言，將依AsH3/He流量比=61/939混合之混合氣體以He進行稀釋，以全體之總流量為流量1000sccm的氣體流入處理容器32內的方式來經由氣體供給部33供給氣體。即，上述摻雜氣體為14sccm的情況，AsH3/He：He之百分比為14sccm：986sccm。
另外，該情況之其它製程條件設定為：微波電力為3kW、偏壓電力為450W、處理容器32內壓力為150mTorr、處理時間為40秒，中央氣體與邊緣氣體之流量比為20/80，從介電體窗36之下表面48到保持台34之上側面的距離為135mm。又，摻雜處理後之燈照退火處理係以1050℃進行120秒之處理。另外，薄片電阻值之測量係使用4探針測量器。
首先，參考圖15，觀察縱軸廣範圍之情況中，摻雜氣體之流量為14sccm的情況中，在被處理基板W之中央與端部側雖觀察到薄片電阻值有大幅改變的傾向，但觀察全體，摻雜氣體之流量增加時，薄片電阻值有降低的傾向。但是，參考圖16，觀察縱軸窄範圍之情況中，特別是被處理基板W之中央處，該現象則產生逆轉。具體而言，與摻雜氣體之流量為49sccm的情況相比，摻雜氣體之流量為61sccm的情況中，-25mm~25mm之範圍內的薄片電阻值變 大。該傾向會因摻雜氣體之流量增多而變得顯著，摻雜氣體之流量為98sccm的情況中，-50mm~50mm之範圍內的薄片電阻值會變大。
圖17所示之圖表可觀察確認該現象。圖17係顯示摻雜氣體中AsH3之流量與薄片電阻值的關係圖表。圖17中，縱軸係顯示薄片電阻值(Ω/cm2)，橫軸係顯示AsH3之流量(sccm)。圖17中黑色菱形符號及實線96a係顯示於被處理基板W中心位置之測量結果，黑色方形符號及實線96b係顯示於被處理基板W各位置的測量結果平均值。參考圖17，當AsH3之流量增加時，薄片電阻值之平均值有降低的傾向。但是，於被處理基板W中心位置處，當AsH3之流量增加時，在約達0.35sccm前AsH3之流量有減少的傾向，但約從0.5sccm開始AsH3之流量則呈現增加。
前述現象原因如下。即，達特定量之劑量前，Ar原子注入摻雜被對象物之被處理基板，即，注入矽基板，各個Ar原子單獨地存在於矽基板中。而且，藉由後續之退火處理，使各個Ar原子活性化，其結果，有助於薄片電阻值之降低。但是，達特定量之劑量以上時，所注入之Ar原子於矽基板中進行結合，進而簇化。已簇化之Ar原子群即使後續進行退火處理，亦無法活性化。其結果，該已簇化之Ar原子群無法有助於薄片電阻值之降低，反而會因存在有無活性化的眾多已簇化之Ar原子群，而成為導致薄片電阻值上昇的原因。
前述現象中，就下述電氣特性而言非所希望見到者。首先，例如被處理基板W之面內均勻性的惡化。具體而言，如上述例示，因摻雜氣體之流量增加，使被處理基板W中，於中心與端部側產生有薄片電阻值大幅改變的現象。又，例如可舉出架構適當之製程條件的困難性。即，為使薄片電阻值降低而提高劑量，但即使摻雜氣體之流量再多，薄片電阻值非但不降低，相反地恐導致薄片電阻值上昇。
前述注入作為摻雜物之As的情況中，從確保所獲得之矽基板有良好電氣特性的觀點而言，為使薄片電阻值達最小值，必須供給適量之摻雜氣體。即，不要太多，也不要太少，於注入As作為摻雜物之情況中，為了獲得最小薄片電阻值需將適當劑量注入矽基板，而供給摻雜氣體。又，盡可能地，使 薄片電阻值之面內均勻性增高。
此處，於注入As作為摻雜物之情況中，為了使電氣特性保持良好，係採用以下構成。即，本發明之發明人，發現於注入As作為摻雜物時的上述問題，經過致力檢討的結果，注意到以As原子進行摻雜製程時對As原子供給數量有大幅影響的As原子通量(Flux)。而且，推導出以下關係。即，推導出若具備5.0E+13(m-2．秒-1)<對被處理基板之垂直方向所供給的As原子通量F1<1.0E+14(m-2．秒-1)關係，於注入As作為摻雜物時，可達到良好電氣特性，並可維持較高之面內均勻性。換言之，在每1秒且每1平方公尺中，被處理基板之垂直方向所供給的As原子通量F1，只要供給較5.0E+13個更多，較1.0E+14個更少的As原子作為摻雜氣體，此為不致於引發簇化之範圍，可盡可能注入較多As原子作為摻雜物，其結果，可達到良好電氣特性之目的，並維持較高之面內均勻性。
即，本發明之其它實施形態之電漿摻雜方法，係於被處理基板注入摻雜物以進行摻雜製程的方法，將被處理基板保持在配置於處理容器內的保持台上，在處理容器內供給包含As(砷)之摻雜氣體及電漿激發用惰性氣體，使用微波而於處理容器內產生電漿，處理容器內壓力設定為100mTorr以上~未達500mTorr，且，具備5.0E+13(m-2．秒-1)<對被處理基板之垂直方向所供給的As原子通量F1<1.0E+14(m-2．秒-1)關係，用以對該被處理基板進行電漿處理。
此處，使用可獲得所需劑量(5E+15(atoms/cm2))以上之劑量的製程條件，根據二維電漿分布模擬所獲得之結果，而計算出下限值為5.0E+13(m-2．秒-1)。使用不使As原子簇化而能獲得夠低的薄片電阻值(300Ω/cm2)之製程條件，根據二維電漿分布模擬所獲得之結果，而計算出上限值為1.0E+14(m-2．秒-1)。
該情況中，供給之偏壓電力的範圍較佳地在250(W)~650(W)的範圍內。
另外，於電漿摻雜製程中，處理容器32內壓力設定在100(mTorr)~150(mTorr)的範圍內之情況，對被處理基板之垂直方向所供給的As原子通量F1較佳地具備7.0E+13(m-2．秒-1)<As原子通量F1<9.0E+13(m-2．秒-1)關係。
即，以處理容器內壓力可達100mTorr以上~未達150mTorr、且具備7.0E+13(m-2．秒-1)<對被處理基板之垂直方向所供給的As原子通量F1<9.0E+13(m-2．秒-1)關係的方式對被處理基板進行電漿處理。
圖18係顯示改變中央氣體與邊緣氣體之流量比的情況中，被處理基板W之位置與薄片電阻值的關係圖表。縱軸係顯示薄片電阻值(Ω/cm2)，橫軸係顯示被處理基板W之位置(mm)。橫軸係與圖15及圖16之橫軸相同。雖然縱軸的電阻值範圍相異，但與圖15及圖16之縱軸相同。圖18中，黑色菱形符號及實線97a係顯示中央氣體/邊緣氣體流量比=70/30的情況，黑色方形符號及實線97b係顯示中央氣體/邊緣氣體流量比=50/50的情況，白色方形符號及實線97c係顯示中央氣體/邊緣氣體流量比=30/70的情況，黑色三角形符號及實線97d係顯示中央氣體/邊緣氣體流量比=20/80的情況，黑色圓形符號及實線97e係顯示中央氣體/邊緣氣體流量比=10/90的情況。
又，圖19係顯示中央氣體/邊緣氣體流量比=70/30的情況中，薄片電阻值的分布圖。圖20係顯示中央氣體/邊緣氣體流量比=50/50的情況中，薄片電阻值的分布圖。圖21係顯示中央氣體/邊緣氣體流量比=30/70的情況中，薄片電阻值的分布圖。圖22係顯示中央氣體/邊緣氣體流量比=20/80的情況中，薄片電阻值的分布圖。圖23係顯示中央氣體/邊緣氣體流量比=10/90的情況中，薄片電阻值的分布圖。此處，薄片電阻值係可區分成四大區域98a、98b、98c、98d。依區域98a、98b、98c、98d的順序，顯示為電阻值較高的狀態。另外，其它製程條件及退火條件係與圖15及圖16所示情況相同。又，於實驗所獲得之各點位置處，以4探針測量器(NAPSON公司製造)測量前述薄片電阻值，取出二維分布之一部分，以繪圖軟體描繪出四大區域之分布。
參考圖18~圖23，關於中央氣體與邊緣氣體的流量比，確認出當中央氣體之百分比較低，邊緣氣體之百分比較高時，薄片電阻值會減少且面內均勻性則變高。即，藉由減少中央氣體之百分比、增加邊緣氣體之百分比，關於上述對被處理基板之垂直方向所供給的As原子通量F1使其接近於多於7.0E+13(m-2．秒-1)且少於9.0E+13(m-2．秒-1)的範圍內，可具有良好電氣特性。又，可使得面內均勻性較高。
另外，注入As作為摻雜物時，在可達到具有良好電氣特性之目的，且維持較高面內均勻性的同時，亦可微量添加有作為稀釋氣體的氫。
圖24及圖25係顯示添加作為稀釋氣體的氫(H2)之情況中，被處理基板W之位置與薄片電阻值的關係圖表。圖24及圖25中，縱軸及橫軸與圖15及圖16所示情況相同，係顯示薄片電阻值(Ω/cm2)，橫軸係顯示被處理基板W之位置(mm)。另外，圖24中縱軸範圍較廣，係顯示0~3000Ω/cm2的範圍，圖25中縱軸範圍較窄，係顯示0~200Ω/cm2的範圍。
圖24及圖25中，黑色菱形符號及實線99a係顯示在氣體總流量設定為1000sccm的情況中，氫氣之流量為1sccm的情況，黑色方形符號及實線99b係顯示氫氣之流量為2.5sccm的情況，白色菱形符號及實線99c係顯示氫氣之流量為5sccm的情況，黑色三角形符號及實線99d係顯示氫氣之流量為10sccm的情況，黑色圓形符號及實線99e係顯示氫氣之流量為25sccm的情況。另外，也有僅具體表示於圖24及圖25其中之一的情形。
參考圖24及圖25，氫氣之流量為1sccm的情況及2.5sccm的情況中，薄片電阻值較低，且面內均勻性較高。因此，全體總流量設定為1000sccm的情況中，相對於全體總流量，藉由供給1sccm以上~2.5sccm以下的氫，電氣特性可更加良好，且面內均勻性亦較高。該情況中，對被處理基板之垂直方向所供給的As原子通量F1較佳地具備9.0E+13(m-2．秒-1)<As原子通量F1<4.0E+14(m-2．秒-1)關係。
即，摻雜氣體及電漿激發用惰性氣體總流量設定為1000sccm時，可以1sccm以上~2.5sccm以下的流量供給氫氣，用以對被處理基板進行電 漿處理。
另外，於上述實施形態中，雖使用矽基板作為被處理基板，但不限定於此，例如，於層間膜進行摻雜製程時亦可充分地應用本發明。
又，於上述實施形態中，雖以使用槽孔天線板之輻射線槽孔天線所產生之微波，進行電漿處理，但不限定於此，亦可使用具有梳型天線部，從以微波產生電漿之電漿摻雜裝置或槽孔放射微波而產生電漿的電漿摻雜裝置。
以上，雖參考圖式說明了本發明之實施形態，但本發明不限定於圖示之實施形態。亦可在本發明之相同範圍內或均等之範圍內，針對圖示之實施形態進行各種修正或變形。
28‧‧‧控制部
29‧‧‧溫度調整機構
30‧‧‧氣體供給孔
31‧‧‧電漿摻雜裝置
32‧‧‧處理容器
33‧‧‧氣體供給部
34‧‧‧保持台
35‧‧‧微波產生器
36‧‧‧介電體窗
37‧‧‧槽孔天線板
38‧‧‧介電體組件
39‧‧‧電漿產生機構
41‧‧‧底部
42‧‧‧側壁
43‧‧‧排氣孔
44‧‧‧蓋部
45‧‧‧O型環
46‧‧‧第一氣體供給部
47‧‧‧第二氣體供給部
48‧‧‧介電體窗36之下表面
49‧‧‧氣體供給系統
50‧‧‧氣體供給孔
51‧‧‧筒狀支撐部
52‧‧‧冷卻套管
53‧‧‧匹配器
54‧‧‧模式轉換器
55‧‧‧導波管
56‧‧‧同軸導波管
58‧‧‧高周波電源
59‧‧‧匹配單元
60‧‧‧循環路徑
W‧‧‧被處理基板

Claims (23)

  1. 一種電漿摻雜裝置，係於被處理基板注入摻雜物以進行摻雜，其具備：處理容器，係在其內部對被處理基板注入摻雜物；氣體供給部，係於該處理容器內供給摻雜氣體及電漿激發用惰性氣體；保持台，係配置於該處理容器內，並將該被處理基板保持於其上；電漿產生機構，係使用微波於該處理容器內產生電漿；壓力調整機構，係調整該處理容器內壓力；及控制部，係控制該電漿摻雜裝置；其中，該控制部係控制該壓力調整機構使該處理容器內壓力成為100mTorr以上~未達500mTorr，藉由該電漿產生機構所產生的電漿來對該被處理基板進行電漿處理。
  2. 如申請專利範圍第1項之電漿摻雜裝置，其中，該控制部係控制該壓力調整機構使該處理容器內壓力達450mTorr以下。
  3. 如申請專利範圍第1或2項之電漿摻雜裝置，其中，該控制部係控制該壓力調整機構使該處理容器內壓力達150mTorr以上~250mTorr以下。
  4. 如申請專利範圍第1至3項中任一項之電漿摻雜裝置，其中，該控制部係於該被處理基板之電漿處理後，將該處理容器內壓力控制達較該被處理基板之電漿處理時壓力更低的壓力，藉由產生的該電漿來進行該被處理基板之電漿處理。
  5. 如申請專利範圍第4項之電漿摻雜裝置，其中，較該被處理基板之電漿處理時壓力更低的壓力係未達100mTorr。
  6. 如申請專利範圍第1至5項中任一項之電漿摻雜裝置，其中，該摻雜氣體係包含從B2H6、PH3、AsH3、GeH4、CH4、NH3、NF3、N2、HF、及SiH4組成之群組中所選出至少一種氣體。
  7. 如申請專利範圍第1至6項中任一項之電漿摻雜裝置，其中，該電漿激發用惰性氣體係包含從He、Ne、Ar、Kr、Xe組成之群組中所選出至少一種氣體。
  8. 如申請專利範圍第1至7項中任一項之電漿摻雜裝置，其中，該電漿產生機構係包含：產生電漿激發用微波的微波產生器；讓該微波產生器所產 生的微波朝該處理容器內穿透的介電體窗；及設置有複數個槽孔而將該微波朝該介電體窗放射的槽孔天線板。
  9. 如申請專利範圍第8項之電漿摻雜裝置，其中，該電漿產生機構所產生的電漿係由輻射線槽孔天線所產生。
  10. 一種電漿摻雜方法，於被處理基板注入摻雜物以進行摻雜製程的方法，係將被處理基板保持在配置於處理容器內的保持台上，在該處理容器內供給摻雜氣體及電漿激發用惰性氣體，使用微波而於該處理容器內產生電漿，該處理容器內壓力設定為100mTorr以上~未達500mTorr，用以對該被處理基板進行電漿處理。
  11. 如申請專利範圍第10項之電漿摻雜方法，其中，係將該處理容器內壓力設定為450mTorr以下來對該被處理基板進行電漿處理。
  12. 如申請專利範圍第10或11項之電漿摻雜方法，其中，係將該處理容器內之壓力設定為150mTorr以上~250mTorr以下來對該被處理基板進行電漿處理。
  13. 如申請專利範圍第10至12項中任一項之電漿摻雜方法，其中，於該被處理基板之電漿處理後，將該處理容器內壓力控制達較該被處理基板之電漿處理時壓力更低的壓力，藉由產生的該電漿來進行該被處理基板之電漿處理。
  14. 如申請專利範圍第13項之電漿摻雜方法，其中，較該被處理基板之電漿處理時壓力更低的壓力係未達100mTorr。
  15. 如申請專利範圍第10至14項中任一項之電漿摻雜方法，其中，該摻雜氣體係包含從B2H6、PH3、AsH3、GeH4、CH4、NH3、NF3、N2、HF、及SiH4組成之群組中所選出至少一種氣體。
  16. 如申請專利範圍第10至15項中任一項之電漿摻雜方法，其中，該電漿激發用惰性氣體係包含從He、Ne、Ar、Kr、Xe組成之群組中所選出至少一種氣體。
  17. 如申請專利範圍第10至16項中任一項之電漿摻雜方法，其中，使用微波所產生的電漿係由輻射線槽孔天線所產生。
  18. 一種半導體元件之製造方法，於被處理基板注入摻雜物而製成半導體元 件，係包含下列步驟：將被處理基板保持在配置於處理容器內的保持台上，對該處理容器內供給摻雜氣體及電漿激發用惰性氣體，使用微波而於該處理容器內產生電漿，將該處理容器內壓力設定為100mTorr以上~未達500mTorr來對該被處理基板進行電漿處理。
  19. 一種半導體元件，係於被處理基板注入摻雜物而製成半導體元件，係將被處理基板保持在配置於處理容器內的保持台上，對該處理容器內供給摻雜氣體及電漿激發用惰性氣體，使用微波而於該處理容器內產生電漿，將該處理容器內壓力設定為100mTorr以上~未達500mTorr來對該被處理基板進行電漿處理而製成者。
  20. 一種半導體元件，其中，矽之2p光譜的Si-H鍵結峰值面積以矽基板峰值面積進行標準化後數值達0.1以上。
  21. 一種電漿摻雜方法，係於被處理基板注入摻雜物以進行摻雜的方法，係將被處理基板保持在配置於處理容器內的保持台上，對該處理容器內供給含有As(砷)的摻雜氣體及電漿激發用惰性氣體，使用微波而於該處理容器內產生電漿，係以該處理容器內壓力成為100mTorr以上~未達500mTorr、且具備5.0E+13(m-2．秒-1)<對被處理基板之垂直方向所供給的As原子通量F1<1.0E+14(m-2．秒-1)關係的方式來對該被處理基板進行電漿處理。
  22. 如申請專利範圍第21項之電漿摻雜方法，係以該處理容器內壓力設定為100mTorr以上~未達150mTorr、且具備7.0E+13(m-2．秒-1)<對被處理基板之垂直方向所供給的As原子通量F1<9.0E+13(m-2．秒-1)關係的方式來對該被處理基板進行電漿處理。
  23. 如申請專利範圍第21或22項之電漿摻雜方法，其中，將該摻雜氣體及該電漿激發用惰性氣體的總流量設定為1000sccm時，以1sccm以上~2.5sccm以下流量供給氫來對該被處理基板進行電漿處理。
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