TW201349297A - 半導體側壁的離子植入方法 - Google Patents

Abstract

一種半導體側壁的離子植入方法，其係於一基板上形成一溝渠，該溝渠具有一底面反射層以及兩相鄰於該底部的側壁，接著利用電漿摻雜方式使一導電離子於該底面反射層進行反濺，而使該導電離子附著於該兩側壁以形成一附著層，最後進行退火程序，使該附著層的導電離子由該側壁擴散進入該基板，而形成一導電段。由上述說明可知，本發明藉由上述方式而可以不破壞基板，並於特定區域形成高導電離子濃度摻雜的導電段，以符合未來半導體製程的設計需求。

Description

半導體側壁的離子植入方法

    本發明係有關一種離子植入方法，尤指一種半導體側壁的離子植入方法。

    半導體製程技術的不斷精進，一方面大幅縮小了電子元件的尺寸，另一方面亦大幅縮減了電子元件之製造成本。而歷年所使用之半導體製程技術僅限制於基板上以蝕刻、離子佈值、佈線等方式形成平面式的半導體結構，而最小晶片之尺寸已能達到6F2的大小。但目前此類技術隨著特徵尺寸（Feature Size）之細微化發展速度漸趨於平緩而無法顯著的縮小半導體於晶圓上所佔用的面積。於是，垂直式（或稱為立體式）的半導體製程技術漸趨發展，其係利用將半導體垂直成長於晶圓上的方式減少電晶體於晶圓表面上所佔用的面積，而更進一步的將晶片尺寸縮小到4F2。

    而垂直式電晶體的製作上，一般分為堆疊式以及溝渠式的電晶體架構，其中，溝渠式的電晶體架構係於一基板上向下挖設形成複數凹槽以及複數設置於凹槽之間的柱狀體，而利用於該柱狀體內進行離子佈植、離子擴散或沉積，並於該凹槽內進行半導體製程，以形成垂直形式的電晶體。如美國專利公告第7554148號之「pick-up structure for DRAM capacitors」，其揭露了一種動態隨機存取記憶體製程，並且說明於溝渠的底部形成摻雜帶以供電性導通的技術特點。置備摻雜帶的製程中，必須具備有高穩定度、高定位精準度、高濃度等特性，以於正確的位置形成高濃度的摻雜帶，進而避免基板的破壞、漏電以及阻抗過高的問題。習知中的置備方式包含有以多晶矽摻雜（Poly doping）以及離子佈植（Ion Implant）等，但多晶矽摻雜的濃度過低並且濃度難以調整，因此無法藉由離子擴散以形成低阻值的導電區段，實用性低。另請配合參閱「圖1」，離子佈植可精準控制摻雜濃度，並以任意角度將離子打入溝渠1中的側壁2或底面3，而可於特定位置形成低阻值的導電區段4。但隨著立體半導體製程技術的發展，溝渠1的深寬比（aspect ratio）也隨之增加，由於溝渠1的深度遠大於溝渠1的寬度，必須以較為平行該溝渠1深度的角度將離子打入預定位置，實際使用時非常困難，且容易因為離子打入的位置控制不易以及離子打入後的面積難以控制等原因，造成溝渠1的漏電或離子低擴散率的狀況。

    因此，要如何解決低擴散率、基板因離子打入而損壞、離子佈植區域不正確造成漏電的問題，並提高摻雜濃度以降低阻抗，便為研發業者所共同期盼之目標。

    本發明之主要目的，在於解決垂直式電晶體結構中，因高深寬比而造成底面位置的離子佈植困難的問題。

    為達上述目的，本發明提供一種半導體側壁的離子植入方法，其包含有以下步驟：

    S1：於一基板上形成至少一溝渠，該溝渠具有一開口、一遠離該開口的底部、一設置於該底部的底面反射層以及兩相鄰於該底部的側壁；

    S2：利用電漿摻雜的方式使一導電離子於該底面反射層進行反濺，而附著於該兩側壁，形成一附著層；及

    S3：進行退火程序，使該附著層的導電離子由該側壁擴散進入該基板，而形成一導電段。

    由上述說明可知，本發明藉由電漿使導電離子反濺而形成附著層，並進行退火程序而形成高導電離子濃度的導電段，因此具有以下特點：

    一、 利用電漿之特性而使高濃度的導電離子附著於該側壁上，而後形成高摻雜濃度且低阻值的導電段。

    二、 利用反濺精準控制附著層的位置，以形成固定位置的導電段。

    三、 利用反濺而避免強力打入離子而造成離子貫穿側壁，造成基板的損壞（damage）問題。

    四、 利用退火程序有效使該導電離子擴散進入該基板形成該導電段。

有關本發明之詳細說明及技術內容，現就配合圖式說明如下：

    請參閱「圖2」及「圖3A」至「圖3F」所示，本發明係為一種半導體側壁23的離子植入方法，並且，於本發明中，係以製作動態隨機存取記憶體（Dynamic Random Access Memory, DRAM）的埋入式位元線（buried bit line）作為舉例說明，本發明之方法包含有以下步驟：

    S1：於一基板10上形成至少一溝渠20，請配合參閱「圖2」所示，該基板10係由一半導體層11以及一絕緣層12依序沉積所形成，而於本實施例中，該半導體層11之材質可為矽，該絕緣層12之材質可為氮化矽，接著以光阻定義及蝕刻等方式形成該溝渠20，該溝渠20具有一開口21、一遠離該開口21的底部22以及兩相鄰該底部22的側壁23。於本實施例中，係形成複數個溝渠20以及複數設置於該溝渠20之間的柱狀體14，藉此於該柱狀體14內部摻雜一導電離子，以形成位元線。而本發明特別用以解決溝渠20的深寬比為10：1以上的離子摻雜狀況，亦即若該溝渠20的寬度為x，則該溝渠20的深度大於10x的狀況下。

    為了定義出動態隨機存取記憶體之位元線的位置，於步驟S1之後，更具有下列兩步驟：

    S1A：形成至少一保護層30於該基板10及該溝渠20之表面，如「圖3A」所示，其中，該保護層30係為一氧化保護層31以及一氮化矽保護層32依序沉積於該基板10及該溝渠20的表面所形成，該氧化保護層31之材質可為二氧化矽；

    S1B：形成一底面反射層13於該溝渠20之底部22，該底面反射層13係利用旋塗式介電材料（Spin-On Dielectric, SOD）於該溝渠20的底部22形成，藉此，定義出位於該底面反射層13與該保護層30之間的一摻雜側壁231。

    S2：反濺程序，請配合參閱「圖3B」所示，利用電漿摻雜（Plasma Doping）的方式將該導電離子附著於該基板10以及該兩側壁23，以形成一附著層40。該附著層40包含有一上附著層41以及一下附著層42。更詳細的說明，該導電離子係可為5A族元素中的任一，但於本發明中，係以砷化氫或磷化氫作為實施例，以符合使用需求。該導電離子沉積於該基板10的表面、該溝渠20靠近該開口21的側壁23以及該底面反射層13的表面，而形成上附著層41。另外本發明係配合一惰性氣體如氖、氬、氪等氣體一併進行導電離子的沉積，藉由該惰性氣體撞擊沉積於該底面反射層13的導電離子以進行該導電離子的反濺，使得該導電離子附著於該兩摻雜側壁231，而形成該下附著層42。並且，由於該惰性氣體的撞擊，而使得位於該底面反射層13的該附著層40的厚度比上附著層41的厚度來得薄。該上附著層41係由於自然沉積所形成，因而到達一定深度後便無法沉積附著於該側壁23；下附著層42係由反濺所形成，藉此附著於鄰近該底面反射層13的摻雜側壁231。因此，上附著層41與該下附著層42並不一定會相互連接。

    由於作為該導電離子之材料的砷化氫非常容易揮發，為了避免其揮發現象，以避免工作者吸入砷化氫，而發生中毒的狀況，本發明更具有下列步驟：

    S2A：形成一氧化附著層43，請配合參閱「圖3C」所示，其係直接使該附著層40的表面氧化，以形成該氧化附著層43。

    S2B：沉積一氧化層50於該附著層40的表面，請配合參閱「圖3D」所示，其係可直接於該附著層40的表面進行該氧化層50的沉積，或者接續步驟S2A，將氧化層50沉積於該氧化附著層43的表面。其中，係可利用原子層沉積（atomic layer deposited, ALD）或分子層沉積（molecular layer deposited, MLD)的方式形成該氧化層50。

    S3：進行退火程序，請配合參閱「圖3E」所示，使該下附著層42的導電離子由該側壁23擴散進入該基板10的柱狀體14，而形成一導電段60，需說明的是，由於上附著層41鄰近該柱狀體14之一側具有保護層30作為阻隔，因而上附著層41的導電離子並不會擴散進入該柱狀體14。並且，由於該氧化附著層43以及該氧化層50之設置，該附著層40之導電離子不至於向外揮發，而影響製程安全。

    S4：去除氧化，請配合參閱「圖3F」所示，可利用濕式蝕刻的方式去除該氧化層50、該氧化附著層43以及同樣為氧化物製成的該底面反射層13，並且一併去除殘留附著於該側壁23上的上附著層41後，完成製作，由「圖3F」可清楚的看到作為埋入式位元線的該導電段60。

    綜上所述，由於本發明藉由電漿使導電離子反濺而形成附著層，並進行退火程序而形成高導電離子濃度的導電段，因此具有以下特點：

    一、利用電漿之特性而使高濃度的導電離子附著於該側壁上，而後形成高摻雜濃度且低阻值的導電段。

    二、利用反濺精準控制附著層的位置，以形成固定位置的導電段。

    三、藉由反濺而避免強力打入離子而造成離子貫穿側壁，造成基板的損壞（damage）問題。

    四、利用退火程序有效使該導電離子擴散進入該基板形成該導電段。

    五、藉由該氧化附著層以及該氧化層之設置，避免導電離子在退火過程中的揮發現象，一方面保護工作者避免吸砷化氫，一方面維持該附著層的濃度，避免導電離子因揮發而有濃度降低的問題。

    因此本發明極具進步性及符合申請發明專利之要件，爰依法提出申請，祈鈞局早日賜准專利，實感德便。

    以上已將本發明做一詳細說明，惟以上所述者，僅爲本發明之一較佳實施例而已，當不能限定本發明實施之範圍。即凡依本發明申請範圍所作之均等變化與修飾等，皆應仍屬本發明之專利涵蓋範圍內。

習知

1．．．溝渠

2．．．側壁

3．．．底面

4．．．導電區段

本發明

10．．．基板

11．．．半導體層

12．．．絕緣層

13．．．底面反射層

14．．．柱狀體

20．．．溝渠

21．．．開口

22．．．底部

23．．．側壁

231．．．摻雜側壁

30．．．保護層

31．．．氧化保護層

32．．．氮化矽保護層

40．．．附著層

41．．．上附著層

42．．．下附著層

43．．．氧化附著層

50．．．氧化層

60．．．導電段

圖1，為習知技術之離子佈植示意圖。

圖2，為本發明之溝渠立體結構示意圖。

圖3A～3F，為本發明之製程示意圖。

10．．．基板

11．．．半導體層

12．．．絕緣層

14．．．柱狀體

20．．．溝渠

21．．．開口

22．．．底部

23．．．側壁

231．．．摻雜側壁

30．．．保護層

31．．．氧化保護層

32．．．氮化矽保護層

60．．．導電段

Claims (15)

1. 一種半導體側壁的離子植入方法，包含有以下步驟：
   S1：於一基板上形成至少一溝渠，該溝渠具有一開口、一遠離該開口的底部、一設置於該底部的底面反射層以及兩相鄰於該底部的側壁；
   S2：利用電漿摻雜的方式使一導電離子於該底面反射層進行反濺，而附著於該兩側壁，形成一附著層；及
   S3：進行退火程序，使該附著層的導電離子由該側壁擴散進入該基板，而形成一導電段。
2. 如申請專利範圍第1項所述之半導體側壁的離子植入方法，其中依序沉積一半導體層以及一絕緣層而形成該基板。
3. 如申請專利範圍第2項所述之半導體側壁的離子植入方法，其中該半導體層之材質為矽，該絕緣層之材質為氮化矽。
4. 如申請專利範圍第1項所述之半導體側壁的離子植入方法，其中該溝渠的寬度為x，而該溝渠的深度大於10x。
5. 如申請專利範圍第1項所述之半導體側壁的離子植入方法，其中於步驟S1後，更包含有以下步驟：
   S1A：形成至少一保護層於該基板及該溝渠之表面；
   S1B：形成該底面反射層於該溝渠之底部，並於該側壁相鄰於該底面反射層之位置形成兩摻雜側壁。
6. 如申請專利範圍第5項所述之半導體側壁的離子植入方法，其中於步驟S1A中，其係於該基板及該溝渠之表面依序沉積一氧化保護層以及一氮化矽保護層，以形成該保護層。
7. 如申請專利範圍第5項所述之半導體側壁的離子植入方法，其中於步驟S2中，其係配合一惰性氣體與該導電離子一併進行沉積，並藉由該惰性氣體撞擊沉積於該底面反射層的導電離子以進行該導電離子的反濺而附著於該兩摻雜側壁，形成該附著層。
8. 如申請專利範圍第1項所述之半導體側壁的離子植入方法，其中於步驟S2中，該導電離子之材質係可為砷化氫或磷化氫之任一。
9. 如申請專利範圍第1項所述之半導體側壁的離子植入方法，其中步驟S2及步驟S3之間，更具有一步驟S2A：使該附著層的表面氧化，以形成一氧化附著層。
10. 如申請專利範圍第9項所述之半導體側壁的離子植入方法，其中於步驟S3之後，更具有一步驟S4：蝕刻去除該氧化附著層。
11. 如申請專利範圍第1項所述之半導體側壁的離子植入方法，其中步驟S2及步驟S3之間，更具有一步驟S2B：沉積一氧化層於該附著層的表面。
12. 如申請專利範圍第11項所述之半導體側壁的離子植入方法，其中於步驟S3之後，更具有一步驟S4：蝕刻去除該氧化層。
13. 如申請專利範圍第11項所述之半導體側壁的離子植入方法，其中係利用原子層沉積或分子層沉積的方式形成該氧化層。
14. 如申請專利範圍第1項所述之半導體側壁的離子植入方法，其中於步驟S1中，利用旋塗式介電材料於該溝渠的底部形成該底面反射層。
15. 如申請專利範圍第1項所述之半導體側壁的離子植入方法，其中具有複數個溝渠以及複數個設置於該溝渠之間的柱狀體，該導電段係設置於該柱狀體。