TW201334065A - 半導體製程 - Google Patents

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Abstract

一種半導體製程，包含有下述步驟。首先，提供一基底。接著，進行一去離子臭氧製程，以形成一氧化層於基底上。而後，形成一介電層於氧化層上。然後，進行一介電後退火(post dielectric annealing,PDA)製程於介電層以及氧化層。

Description

半導體製程
本發明係關於一種半導體製程，且特別係關於一種進行去離子臭氧製程形成氧化層，並在形成介電層之後進行一退火製程的半導體製程。
在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極填充材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，而高介電常數(High-K)閘極介電層則搭配作為匹配金屬閘極之用。
由於高介電常數閘極介電層與基底的材質差異甚大，是以在沉積高介電常數介電層於基底上之前，會在二者之間先形成一緩衝層作為緩衝二者材質之用。緩衝層一般為一氧化層，而形成緩衝層的作法係以一臨場蒸氣產生技術(in situ steam generation，ISSG)形成。然而，當半導體元件尺寸日益微縮，礙於製程極限，緩衝層及高介電常數介電層的等效氧化層厚度及閘極漏電流密度則不易降低。
現今產業上亟需一種半導體製程，其可有效降低緩衝層及高介電常數介電層的等效氧化層厚度(effective oxide thickness，EOT)及閘極漏電流(gate leakage,Jg)，以符合半導體元件尺寸微縮的需求。
本發明提出一種半導體製程，其先進行去離子臭氧製程以形成氧化層於基底上；接著，形成介電層於氧化層上，並再進行一退火製程於介電層及氧化層。如此，所形成之半導體結構可具有較低之等效氧化層厚度及閘極漏電流密度。
本發明提供一種半導體製程，包含有下述步驟。首先，提供一基底。接著，進行一去離子臭氧製程，以形成一氧化層於基底上。而後，形成一介電層於氧化層上。然後，進行一介電後退火(post dielectric annealing,PDA)製程於介電層以及氧化層。
基於上述，本發明提供一種半導體製程，其先以去離子臭氧製程形成氧化層於基底上；接著，形成介電層於此氧化層上，再進行一介電後退火(post dielectric annealing,PDA)製程於介電層以及氧化層。如此一來，本發明則藉由進行去離子臭氧製程形成氧化層，以及進行一介電後退火(post dielectric annealing,PDA)製程於介電層以及氧化層，而可有效降低所形成之介電層以及氧化層的等效氧化層密度(effective oxide thickness，EOT)並降低其閘極漏電流(gate leakage,Jg)。
第1圖繪示本發明一實施例之半導體製程之剖面示意圖。如第1圖之最上圖所示，首先，提供一基底110。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。接著，可選擇性地進行一前處理製程(未繪示)，以清除基底110上之例如原生氧化物等雜質，其中前處理製程可例如為一含稀釋氫氟酸(DHF)的前處理製程，但本發明不以此為限。接續，進行一去離子臭氧製程P1，以形成一氧化層120於基底110上。在此一提，本發明因進行一去離子臭氧製程P1，即可形成一層氧化層120於基底110上，而如進行單純的純臭氧製程，則無法形成氧化層120於基底110上。採用去離子臭氧製程P1所形成之氧化層120可具較薄的厚度，其可降低氧化層120的等效氧化層密度(effective oxide thickness，EOT)。再者，在進行去離子臭氧製程P1之後，可選擇性地再進行一標準清洗(Standard Clean 1,SC1)製程(未繪示)，來清洗氧化層120表面S1的殘留物等。
而後，如第1圖之中間圖所示，形成一介電層130於氧化層120上。如以介電層130為一高介電常數介電層為例，氧化層120則可為一緩衝層，用以緩衝介電層130及基底110之間的材質差異。高介電常數介電層，可包含以鉿(Hafnium)氧化物、鋯(Zirconium)氧化物，但本發明不以此為限。更進一步而言，高介電常數閘極介電層係可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組。
然後，如第1圖之最下圖所示，進行一介電後退火(post dielectric annealing,PDA)製程P2於介電層130以及氧化層120。介電後退火製程P2可進一步促使介電層130以及氧化層120的結構更緻密並修補介電層130以及氧化層120中的晶格缺陷，而且可於氧化層120與介電層130之間形成高介電材料矽晶鹽(e.g Hafnium Silicate,HfSiO2),進而降低介電層130以及氧化層120的閘極漏電流(gate leakage,Jg)。
介電後退火製程P2可包含一氧退火製程、一氨退火製程或一氮退火製程等，例如僅進行一氧退火製程，或僅進行一氨退火製程，又或者是先進行一含氧與氨的退火製程，再接續進行一氮退火製程的兩段式製程，但本發明不以此為限。在一較佳的實施例中，介電後退火製程P2係為一氧退火製程。此外，介電後退火製程P2的退火溫度較佳為600℃～900℃。在一更佳的實施例中，介電後退火製程的退火溫度為700℃，俾使所形成之半導體結構具有優良之電性曲線。第10圖繪示本發明一實施例之半導體製程在600℃下退火以及在700℃下進行退火的電容-電壓曲線圖，其中上圖為在600℃下進行退火的電容-電壓曲線圖，而下圖為半導體製程在700℃下進行退火的電容-電壓曲線圖。如第10圖之上圖所示，在600℃下退火後的半導體結構，在-1.2伏特(Voltage)左右以下之電容驟減為零，且呈現不穩定的分佈，並且在-1～-0.5伏特(Voltage)之間產生一突起的相對峰值。此曲線分佈皆不利於半導體結構之應用。相反地，如10圖之下圖所示，在700℃下退火後的半導體結構，呈現完整之平滑曲線分佈。由此可知，當介電後退火製程P2的退火溫度達到700℃時，所形成之半導體結構可具有更佳之電性分佈。
本發明之半導體製程可用於形成各種半導體元件。以下將應用於形成一電晶體，且係搭配後置緩衝層之後置高介電常數介電層之後閘極(Gate-Last for High-K last,buffer layer last)製程，但本發明不以此為限。本發明亦可應用於其他後閘極(Gate-Last)製程或前閘極(Gate-First)製程等，凡應用本發明之精神者，皆屬本發明之範圍。
第2-9圖繪示本發明一實施例之電晶體製程之剖面示意圖。如第2圖所示，首先，提供一基底210。基底210例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。接著，依序形成一犧牲氧化層(未繪示)於基底210上，一犧牲閘極(未繪示)於犧牲氧化層(未繪示)上，以及一蓋層(未繪示)於犧牲閘極(未繪示)上。而後，將蓋層(未繪示)、犧牲閘極(未繪示)以及犧牲氧化層(未繪示)圖案化，而形成一閘極結構，其包含一犧牲氧化層222於基底210上，一犧牲閘極224於犧牲氧化層222上，以及一蓋層226於犧牲閘極224上。犧牲氧化層222可以臨場蒸氣產生(in-situ steam generation,ISSG)製程形成之氧化層，犧牲閘極224可例如為一多晶矽閘極，蓋層226可例如為一氮化矽層，但本發明不以此為限。
如第3圖所示，接續形成一雙層側壁子230於犧牲氧化層222、犧牲閘極224以及蓋層226的側邊。雙層側壁子230可包含一內層側壁子232以及一外層側壁子234，以分別定義後續欲形成之源/汲極區及輕摻雜源/汲極區的位置。此作法僅為一實施例，亦可形成單層或超過雙層之側壁子，本發明不以此為限。接著，例如以離子佈植製程，形成一源/汲極區240於雙層側壁子230側邊的基底210中。在形成源/汲極區240之後，可選擇性地進行一後退火製程，例如雷射尖峰退火(laser spike anneal)，用以活化源/汲極區240。
如第4圖所示，移除外層側壁子234，即可以內層側壁子232定義輕摻雜源/汲極區的位置，而於基底210中形成一輕摻雜源/汲極區241。當然，在形成輕摻雜源/汲極區241之後，可再搭配形成一後退火製程，以活化輕摻雜源/汲極區241。此外，本發明之另一實施態樣也可先形成輕摻雜源/汲極區241，然後再形成源/汲極區240。隨後，選擇性進行一自對準金屬矽化物(salicide)製程，以於源/汲極區240表面形成一金屬矽化物(silicide)(未繪示)。接著，形成一層間介電層(未繪示)覆蓋基底210、蓋層226以及內層側壁子232。之後，例如以化學機械研磨製程平坦化層間介電層(未繪示)並同時移除蓋層226，而形成一平坦的層間介電層250，其中層間介電層250與犧牲閘極224的頂面S2齊平，但本發明不以此為限。
如第5圖所示，例如以蝕刻製程，依序移除犧牲閘極224以及犧牲氧化層222，以暴露出基底210。接著，可選擇性地進行一前處理製程(未繪示)，例如為一含稀釋氫氟酸(DHF)的前處理製程，用以清除被暴露之基底210上之例如原生氧化物等雜質。
如第6圖所示，進行一去離子臭氧製程P1以形成一氧化層262於基底210上。由於裸露的矽質表面才會發生氧化反應，故在本實施例中，以去離子臭氧製程P1形成之氧化層262具有一「一字型」的剖面結構。本實施例係進行一去離子臭氧製程P1形成氧化層262，但在其他實施例中，亦可以其他化學氧化製程來形成氧化層。如此，採用去離子臭氧製程P1所形成之氧化層262可具有較薄得厚度，其可降低氧化層262的等效氧化層密度(effective oxide thickness，EOT)。再者，在進行去離子臭氧製程P1之後，可選擇性地進行一標準清洗(Standard Clean 1,SC1)製程(未繪示)，以進一步清洗氧化層262表面S3的殘留物等。
如第7圖所示，形成一介電層264於氧化層262上，其中本實施例之介電層264則具有一「U型」的剖面結構。介電層264例如為一高介電常數介電層，其可包含以鉿(Hafnium)氧化物、鋯(Zirconium)氧化物，但本發明不以此為限。更進一步而言，高介電常數閘極介電層係可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組。
如第8圖所示，進行一介電後退火(post dielectric annealing,PDA)製程P2於介電層264以及氧化層262。介電後退火製程P2可進一步促使介電層264以及氧化層262的結構更緻密並修補介電層264以及氧化層262中的晶格缺陷，而且可於氧化層262與介電層264之間形成高介電材料矽晶鹽(e.g Hafnium Silicate,HfSiO2),進而降低介電層264以及氧化層262的閘極漏電流(gate leakage,Jg)。
介電後退火製程P2可包含一氧退火製程、一氨退火製程或一氮退火製程等，例如僅進行一氧退火製程，或僅進行一氨退火製程，又或者是先進行一含氧與氨的退火製程，再接續進行一氮退火製程的兩段式製程，但本發明不以此為限。在一較佳的實施例中，介電後退火製程P2係為一氧退火製程。此外，介電後退火製程P2的退火溫度較佳為600℃～900℃。在一更佳的實施例中，介電後退火製程的退火溫度為700℃，俾使所形成之半導體結構具有優良之電性曲線。
如第9圖所示，在進行介電後退火製程P2之後，更包含形成一金屬層272於介電層264上。金屬層272可例如為一阻障層，用以防止後續形成於其上方之材質向下擴散污染介電層264以及氧化層262。金屬層272可包含一氮化鈦層、一氮化鉭層、或二者之組合等，但本發明不以此為限。在本實施例中，金屬層272為一氮化鈦層，其係以原子層沉積(atomic layer deposition,ALD)製程形成，因此可具有優良之結構以及厚度超薄的優點。在形成金屬層272之後，可再選擇性地進行一金屬後退火(post metal annealing,PMA)製程(未繪示)，其中金屬後退火(post metal annealing,PMA)製程(未繪示)可例如為一氧金屬後退火製程，但本發明不以此為限。如此一來，藉由進行氧金屬後退火製程，可修補金屬層272功函數以及介電層264以及氧化層262的總閘極漏電流密度。
再者，在形成金屬層272之後，可再依序形成一功函數金屬層274於金屬層272上、一阻障層(未繪示)以及一主電極276於功函數金屬層274上。其中，功函數金屬層274可包含一氮化鈦層、一鋁鈦層、或二者之組合等；主電極276可包含一鋁電極等之低電阻導體，但本發明不以此為限。最後再進行一平坦化製程，以去除層間介電層250上多餘的主電極276、功函數金屬層274、金屬層272與介電層264，完成金屬閘極製程。
綜上所述，本發明提供一種半導體製程，其先以稀釋氫氟酸(DHF)清洗基底，再利用去離子臭氧製程形成氧化層於基底上；接著，形成介電層於此氧化層上，再進行一介電後退火(post dielectric annealing,PDA)製程於介電層以及氧化層。如此一來，本發明則藉由進行去離子臭氧製程形成氧化層，以及進行一介電後退火(post dielectric annealing,PDA)製程於介電層以及氧化層，可有效降低所形成之介電層以及氧化層的等效氧化層密度(effective oxide thickness，EOT)並降低其閘極漏電流(gate leakage,Jg)。
更進一步而言，介電後退火製程P2可包含單一之氧退火製程、氨退火製程或氮退火製程，又或者是先進行一含氧與氨的退火製程，再接續進行一氮退火製程的兩段式製程。而此介電後退火製程P2較佳為一氧退火製程。此外，介電後退火製程P2的退火溫度較佳為600℃～900℃。在一更佳的實施例中，介電後退火製程的退火溫度為700℃，俾使所形成之半導體結構具有優良之電性曲線。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
110、210．．．基底
120、262．．．氧化層
130、264．．．介電層
222．．．犧牲氧化層
224．．．犧牲閘極
226．．．蓋層
230．．．雙層側壁子
232．．．內層側壁子
234．．．外層側壁子
240．．．源/汲極區
241．．．輕摻雜源/汲極區
250．．．層間介電層
272．．．金屬層
274．．．功函數金屬層
276．．．主電極
P1．．．去離子臭氧製程
P2．．．介電後退火製程
S1、S3．．．表面
S2．．．頂面
第1圖繪示本發明一實施例之半導體製程之剖面示意圖。
第2-9圖繪示本發明一實施例之電晶體製程之剖面示意圖。
第10圖繪示本發明一實施例之半導體製程在600℃下進行退火以及在700℃下進行退火的電容-電壓曲線圖。
110．．．基底
120．．．氧化層
130．．．介電層
P1．．．去離子臭氧製程
P2．．．介電後退火製程
S1．．．表面

Claims (16)

  1. 一種半導體製程，包含有：提供一基底；進行一去離子臭氧製程，以形成一氧化層於該基底上；形成一介電層於該氧化層上；以及進行一介電後退火(post dielectric annealing,PDA)製程於該介電層以及該氧化層。
  2. 如申請專利範圍第1項所述之半導體製程，其中在進行該去離子臭氧製程之前，更包含進行一前處理製程。
  3. 如申請專利範圍第2項所述之半導體製程，其中該前處理製程包含一含稀釋氫氟酸(DHF)的前處理製程。
  4. 如申請專利範圍第1項所述之半導體製程，其中該介電層包含一高介電常數介電層。
  5. 如申請專利範圍第1項所述之半導體製程，其中該介電後退火製程包含一氧退火製程、一氨退火製程或一氮退火製程。
  6. 如申請專利範圍第1項所述之半導體製程，其中該介電後退火製程的退火溫度為600℃～900℃。
  7. 如申請專利範圍第6項所述之半導體製程，其中該介電後退火製程的退火溫度為700℃。
  8. 如申請專利範圍第1項所述之半導體製程，其中進行該去離子臭氧製程之後，更包含進行一標準清洗(Standard Clean 1,SC1)製程。
  9. 如申請專利範圍第1項所述之半導體製程，其中進行該介電後退火製程之後，更包含形成一金屬層。
  10. 如申請專利範圍第9項所述之半導體製程，其中該金屬層包含一氮化鈦層。
  11. 如申請專利範圍第10項所述之半導體製程，其中該氮化鈦層包含以原子層沉積(atomic layer deposition,ALD)製程形成。
  12. 如申請專利範圍第9項所述之半導體製程，其中在形成該金屬層之後，更包含進行一金屬後退火(post metal annealing,PMA)製程。
  13. 如申請專利範圍第12項所述之半導體製程，其中該金屬後退火製程包含一氧金屬後退火製程。
  14. 如申請專利範圍第1項所述之半導體製程，其中在進行該去離子臭氧製程之前，更包含：形成一犧牲氧化層於該基底上；以及移除該犧牲氧化層。
  15. 如申請專利範圍第14項所述之半導體製程，其中該犧牲氧化層包含以臨場蒸氣產生(in-situ steam generation,ISSG)製程形成。
  16. 如申請專利範圍第14項所述之半導體製程，其中在形成該犧牲氧化層之後，更包含：形成一犧牲閘極於該犧牲氧化層上；圖案化該犧牲閘極以及該犧牲氧化層；形成一側壁子於該犧牲閘極以及該犧牲氧化層的側邊；形成一源/汲極區於該側壁子側邊的該基底中；以及移除該犧牲閘極。
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