TW201322620A - 低應力疊接放大器構造 - Google Patents

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Abstract

一種放大器系統包括一疊接共源極放大器，該疊接共源極放大器包含以一共源極配置連接的複數個電晶體。一降應力電路連接該等電晶體的至少其中之一，以均衡跨該等電晶體的一壓降。該降應力電路包含一第一電晶體，該第一電晶體包含一控制端子、一第一端子以及一第二端子。該第一電晶體的該第二端子連接該等電晶體中一第一個電晶體的一第一端子。一電容具有一第一端子以及一第二端子，其中該第一端子連接該第一電晶體的該控制端子以及該第二端子連接該等電晶體中一第二個電晶體的一控制端子。

Description

低應力疊接放大器構造
本發明涉及一種放大器，特別是，涉及一種疊接共源極(common-source，CS)放大器。
本文提供的背景技術描述是為了一般性地呈現出本發明背景的目的。發明人所做的工作，即已在此背景技術部分中作出描述的工作，以及說明書方面不應作為申請時的現有技術的內容，這些均不應被明確或隱含地承認為相對於本發明的現有技術。
疊接共源極放大器所能輸送的最大功率受裝置能夠容許的最大應力(stress)的限制。一個應力參數涉及跨電晶體的汲極-源極電壓VDS。參閱第1圖，疊接CS放大器可用來增加單級中所能輸送的最大功率。該疊接CS放大器包括電晶體N1與電晶體N2。該電晶體N2的控制端子可連接偏壓信號Vb。該電晶體N1的第一端子連接該電晶體N2的第二端子。該電晶體N1的第二端子連接參考電位，例如接地。該電晶體N1的控制端子接收輸入電壓Vin，並且產生輸出電流Iout。
該疊接CS放大器將輸入電壓轉變成輸出電流。位於該疊接CS放大器輸出端的電壓取決於負載。當輸入擺幅低時，由於該疊接CS放大器的反向性質，輸出將擺幅的高。在這種狀態下，電晶體N1與N2將關閉。為了使該電晶體N2關閉，源極電壓只需升高至VG2至VTH2的位準，其中VG2為該電晶體N2的閘極偏壓，VTH2為該電晶體N2的臨界電壓。
例如，如果該電晶體N2的汲極電壓VD具有3.6V的靜態(quiescent)值，那麼該電晶體N1的靜態汲極電壓VD為1.8V，該電晶體N1的靜態閘極電壓VG為0.6V，且該電晶體N2的的靜態閘極電壓VG應大約為2.4V。如果該臨界電壓VTH為0.4V，則該電晶體N1的汲極電壓VD能夠擺幅到的最大電壓大約為2.4-0.4=2.0V。如果該疊接CS放大器的輸出電壓擺幅至7.2V(可能會在電感負載疊接CS放大器中出現)，則跨該電晶體N1的汲極-源極電壓VDS將達到最大值2.0V，同時該電晶體N2的汲極-源極電壓VDS將達到最大值5.2V。跨該電晶體N2的該大電壓可造成長時間的應力，並且限制了 該裝置的使用壽命。
一種放大器系統包括一疊接共源極放大器，該放大器包括以一共源極配置連接的複數個電晶體；以及一降應力電路，該降應力電路連接該等電晶體的至少其中之一，以均衡跨該等電晶體的壓降。
在其他特徵中，該疊接CS放大器包括一第一電晶體，該第一電晶體包含一控制端子、一第一端子以及一第二端子；以及一第二電晶體，該第二電晶體包含一控制端子、一第一端子以及一第二端子，其中該第二電晶體的該第一端子連接該第一電晶體的該第二端子。
在其他特徵中，該降應力電路包括一第一電晶體，該第一電晶體包含一控制端子、一第一端子以及一第二端子，該第一電晶體的該第二端子連接該等電晶體中一第一個電晶體的第一端子；以及一電容，該電容具有一第一端子與一第二端子，其中該第一端子連接該第一電晶體的該控制端子，該第二端子連接該等電晶體中一第二個電晶體的控制端子。
在其他特徵中，該降應力電路包括一第一電晶體，該第一電晶體包含一控制端子、一第一端子以及一第二端子，該第一電晶體的該第一端子連接該等電晶體中一第一個電晶體的第一端子；以及一電容，該電容具有一第一端子與一第二端子，其中該第一端子連接一第三電晶體的控制端子，該第二端子連接該等電晶體中一第二個電晶體的控制端子。
在其他特徵中，該疊接CS放大器包括N個第一電晶體，每一個都包含一控制端子、一第一端子以及一第二端子，其中N為大於2的整數。該降應力電路包括N-1個第二電晶體，其中每一個包含一控制端子、一第一端子以及一第二端子，所述N-1個第二電晶體的該等第二端子分別連接所述N個第一電晶體中的N-1個第一電晶體的第二端子；以及N-1個電容，每一個都具有第一端子與第二端子，其中所述第一端子分別連接所述N-1個第二電晶體的該等控制端子，所述第二端子連接所述N個第一電晶體其中之一的該控制端子。
通過詳細描述、申請專利範圍以及圖式將顯而易見本發明能夠適用的更大範圍。詳細描述與具體示例僅僅是為瞭解釋說明的目的，而並非意圖 限制本發明的範圍。
依據本發明，一種放大器系統包括疊接CS放大器與降應力(stress reducing)電路。該降應力電路有助於均衡該疊接CS放大器中電晶體上的應力。一種方法是，該降應力電路連接第一或輸入電晶體的閘極，並且位於該疊接CS放大器的複數個電晶體之間。另一種方法是，該降應力電路連接該等電晶體其中之一的閘極。
參閱第2圖，顯示依據本發明的放大器系統50的示例包括疊接CS放大器56與降應力電路58。降應力電路58與疊接CS放大器56一同工作，且有助於均衡疊接CS放大器56中電晶體上的應力。換句話說，降應力電路58試圖均衡跨兩個或更多個疊接CS放大器56的電晶體的壓降。選擇性的輸出電路60與疊接CS放大器56的輸出端相聯。負載64連接疊接CS放大器56的輸出端或選擇性的輸出電路60。
參閱第3圖，顯示依據本發明放大器系統100的示例。放大器系統100包括疊接CS放大器56，疊接CS放大器56包含電晶體N1與電晶體N2。電晶體N2的控制端子可連接參考電位。電晶體N1的第一端子連接電晶體N2的第二端子。電晶體N1與N2可為NMOS電晶體。電晶體N1的第二端子連接參考電位，例如接地。
放大器系統100進一步包括降應力電路58，降應力電路58包括電晶體P1，電晶體P1具有第一端子與第二端子，其中該第一端子連接參考電位，該第二端子連接於N1的第一端子與N2的第二端子之間。電晶體P1可為PMOS電晶體。降應力電路56進一步包括電容器C1，該電容器C1連接於電晶體P1的控制端子與電晶體N1的控制端子之間。電晶體N1的控制端子接收輸出電壓Vin，並且產生輸出電流Iout。
放大器系統100中的電晶體減小了應力，從而提高了裝置的使用壽命。當輸入擺幅低，以及電晶體N1與N2關閉時，電晶體N1汲極處的阻抗變大。依據本發明，電晶體P1可用來將汲極電壓拉升至電晶體P1的供應電壓。在有些示例中，電晶體P1可以比電晶體N1小。
為了確保電晶體P1不影響電晶體N1與電晶體N2之間的靜態操作點，電晶體P1可以被施加偏壓，以便其傳導角小於180度。這樣，當信號擺幅大時，特別是，當電晶體N1與電晶體N2都關閉時，只有電晶體P1導通。
接著之前的示例，當輸入電壓擺幅低時，電晶體N1與N2將關閉。電晶體N2的汲極電壓VD然後可擺幅高達7.2V。同時，電晶體P1將導通，而如果電晶體P1的供應電壓為3.6V，則電晶體N1的汲極電壓VD將擺幅至3.6V。因此，跨該等電晶體N1、N2、P1的最大汲極-源極電壓將均為3.6V。跨裝置的電壓的均衡分配將確保對裝置的最小應力。
參閱第4圖至第5圖，作為時間函數顯示了汲極電壓VD、源極電壓VS以及汲極-源極電壓VDS。在第4圖中，是關於第1圖疊接CS放大器中電晶體N2的源極與汲極的示例波形。在第5圖中，是關於依據本發明疊接CS放大器100中電晶體N2的源極與汲極的示例波形。
僅僅作為舉例，疊接CS放大器可設計成工作在900MHz。僅僅作為舉例，跨電晶體N2的峰值電壓為3.6V，而跨電晶體N1的峰值電壓為3.8V。在傳統的設計中，跨電晶體N2的峰值電壓為4.4V。電晶體P1製作成大小為電晶體N1的1/6。
當電晶體P1為電晶體N1與N2的電容充電時，依據本發明的疊接CS放大器在低頻狀態下更加有效。電晶體P1將引入一些額外的電容至輸入端，儘管如果裝置的大小不是很大的話，這些額外的電容將會很小。
參閱第6圖至第7圖，顯示了依據本發明的功率放大器系統200的示例。在第6圖中，驅動器202接收輸入信號。驅動器202驅動功率放大器204，功率放大器204產生輸出信號。在第7圖中，驅動器202包括電晶體N3，電晶體N3具有接收輸入信號的控制端子。電晶體N3的第一端子連接電感I1。電感I1的另一端子連接第一電壓源VS1。僅僅作為舉例，第一電壓源VS1可工作在1.8V。
電容器C2連接於電感I1與功率放大器204之間，功率放大器204包括疊接CS放大器56與降應力電路58。更具體地，電容器C2連接電晶體N1的控制端子。電晶體P1的第一端子連接第二電壓源VS2。第一偏壓電壓Vb1連接電晶體N1的控制端子。第二偏壓電壓Vb2連接電晶體P1的控制端子。第三偏壓電壓Vb3連接電晶體N2的控制端子。變壓器T的一次側連接電晶 體N2的第一端子，且連接第三電壓源VS3。僅僅作為舉例，第三電壓源VS3可工作在3.6V。變壓器T的二次側提供輸出信號。
僅僅作為舉例，該輸入信號可為900MHz的1mW信號，該輸出信號可為900MHz的1W信號。該輸入信號可為具有0.3V振幅的正弦波信號，該輸出信號可為具有基於50歐姆的終結(termination)的10V振幅的正弦波信號。
一匹配網路用於驅動器202的輸出端，以便優化由輸入電晶體所見的負載阻抗。同樣，變壓器T用於功率放大器204的輸出端，以便優化負載阻抗。為了優化功率放大器級的效率，變壓器T輸入端處的電壓擺幅可接近兩次軌對軌(例如，7.2V)。本發明防止在大信號情況下對疊接CS放大器中該等電晶體的不必要應力。
參閱第8圖，顯示了依據本發明的放大器系統300的另一示例。放大器系統300包括疊接CS放大器56'與降應力電路58'。疊接CS放大器56'包括電晶體P1與P2，該等電晶體P1與P2包括PMOS電晶體。降應力電路58'包括電晶體N1與電容器C1。電晶體N1包括NMOS電晶體。電容器C1連接於電晶體N1的控制輸入端與電晶體P2的控制輸入端之間。電感I1或其他負載可連接電晶體P1的第一端子。偏壓電壓Vb1與Vb2可連接電晶體N1的控制端子與電晶體P1的控制端子。輸入電壓提供至電晶體P2的該控制端子。第8圖中的電路以類似於第3圖中電路的方式工作。
參閱第9圖，顯示了依據本發明的差分放大器系統400的示例。儘管差分放大器系統400為第8圖中放大器的差分配置，但是本文所描述的其他放大器亦可配置成差分配置。電路402為與第8圖所示的電路相同(具有添加的下標_A)，而電路404為電路402的鏡像(具有添加的下標_B)。第一與第二差分信號輸入端(在P、N處)連接電晶體P2P與P2N的控制端子。
參閱第10圖，顯示了依據本發明具有附加的級(stage)的放大器系統500的另一示例。放大器系統500包括T個電晶體(例如電晶體N1、N2......NT)，以及降應力電路58-1......58-(T-1)可包括T-1個電晶體(例如電晶體P1......PT-1)與T-1個電容器(例如電容器C1......CT-1)，其中T為大於2的整數。
通過將上述降應力電路連接至疊接CS放大器的該等電晶體之間的節點，可能產生一些漏電(leakage)。這些電路具有固定的偏壓電壓Vb。若需要調整跨該等電晶體的電壓分配以確保最小應力，則依據本發明另外的降應力電路調整輸入至該等電晶體其中之一的閘極的電壓，這種方法消除了漏電。
參閱第11圖，顯示了依據本發明包含疊接CS放大器602-1與602-2以及降應力電路604-1與604-2的差分放大器系統600的示例。疊接CS放大器602-1與602-2分別包含電晶體N1A、N2A與N1B、N2B，該等電晶體可為NMOS電晶體。降應力電路604-1與604-2包含電晶體N3A、N3B以及電容器C2A與C2B。電晶體N3A、N3B可為NMOS電晶體。偏壓電壓分別通過電阻RA1與RA2連接至電晶體N2A與N2B的控制輸入端。電容器C1A與C1B還分別連接至電晶體N2A與N2B的控制輸入端。電阻RB1與RB2的一端可分別連接至電晶體N3A與N3B的控制輸入端。電阻RB1與RB2的另一端可連接偏壓電壓或參考電位。
當至疊接CS放大器602-1的輸入電壓擺幅低時，電晶體N2A與N2B將關閉。然後電晶體N2B的汲極電壓VD可擺幅高達負載電壓。由於電晶體N3A的控制端子連接其他的輸入信號，所以在電容器C2A充電之後電晶體N3A將打開。當電晶體N3A打開時，若需要調整跨該等電晶體的電壓分配以確保最小應力，則電晶體N2A閘極處的電壓增加。可以領會的是，儘管第11圖中顯示的是NMOS電晶體，但是也可使用PMOS電晶體。
以上描述實質上僅僅是說明性的，而決非意圖限制本發明、本發明的應用或用途。本發明的廣泛教導可以各種形式實施。因此，儘管本發明包含特別實施例，但是不應該因為在對圖式、說明書以及下面的申請專利範圍研究的基礎上其他改變將顯而易見，而限制本發明的實際範圍。為了清楚的目的，圖式中將使用同樣的元件符號表示類似的元件。正如本文所使用的，語句“A、B及C的至少其中之一”應該以非排他的邏輯“或”解釋成表示一個邏輯(A或B或C)。應該理解的是，在不改變本發明原理的條件下，方法中的一個或多個步驟可以按照不同的順序(或同時地)實施。
本申請主張於2011年10月25日提出之第61/551322號美國臨時專利申請的利益，上述申請的公開作為參考全部被納入到本文。
50、100、300、500‧‧‧放大器系統
56、56'、602-1、602-2‧‧‧疊接CS放大器
58、58'、58-1、58-(T-1)、604-1、604-2‧‧‧降應力電路
60‧‧‧選擇性的輸出電路
64‧‧‧負載
200‧‧‧功率放大器系統
202‧‧‧驅動器
204‧‧‧功率放大器
400、600‧‧‧差分放大器系統
402、404‧‧‧電路
C1、C2、CT-1、C2A、C2B、C1A、C1B‧‧‧電容器
I1‧‧‧電感
Iout‧‧‧輸出電流
N1、P1、N3、P2P、P2N、N2......NT、P2......PT-1、N1A、N2A、N1B、N2B、N3A、N3B‧‧‧電晶體
RA1、RA2、RB1、RB2‧‧‧電阻
T‧‧‧變壓器
Vb‧‧‧偏壓信號
Vb1‧‧‧第一偏壓電壓
Vb2‧‧‧第二偏壓電壓
Vb3‧‧‧第三偏壓電壓
VD‧‧‧汲極電壓
VDS‧‧‧汲極-源極電壓
Vin‧‧‧輸入電壓
VS‧‧‧源極電壓
VS1‧‧‧第一電壓源
VS2‧‧‧第二電壓源
VS3‧‧‧第三電壓源
通過詳細描述以及所附圖式將更加全面地理解本發明。
第1圖為依據現有技術的疊接共源極(common-source，CS)放大器的示意圖；第2圖為依據本發明包含降應力電路的放大器系統示例的功能方塊圖；第3圖為依據本發明包含降應力電路的放大器系統另一示例的示意圖；第4圖為說明依據現有技術的放大器系統作為時間函數的汲極電壓VD、源極電壓VS以及汲極-源極電壓VDS示例的曲線圖；第5圖為說明依據本發明包含降應力電路的放大器系統作為時間函數的汲極電壓VD、源極電壓VS以及汲極-源極電壓VDS示例的曲線圖；第6圖為依據本發明功率放大器系統示例的功能方塊圖；第7圖為依據本發明包含具有降應力電路的放大器系統的功率放大器示例的更詳細功能方塊圖與示意圖；第8圖為依據本發明包含降應力電路的放大器系統另一示例的示意圖；第9圖為依據本發明具有降應力電路的差分放大器系統示例的示意圖；第10圖為依據本發明具有附加級的放大器系統另一示例的示意圖；以及第11圖為依據本發明具有另一降應力電路的差分放大器系統另一示例的示意圖。
56‧‧‧疊接CS放大器
58‧‧‧降應力電路
100‧‧‧放大器系統
C1‧‧‧電容器
Iout‧‧‧輸出電流
N1、N2、P1‧‧‧電晶體
Vb1‧‧‧第一偏壓電壓
Vb2‧‧‧第二偏壓電壓
Vin‧‧‧輸入電壓

Claims (20)

  1. 一種放大器系統，包括：一疊接共源極放大器，包含以一共源極配置連接的複數個電晶體；以及一降應力電路，連接該等電晶體的至少其中之一，以均衡跨該等電晶體的一壓降。
  2. 依據申請專利範圍第1項所述的放大器系統，其中該疊接共源極放大器包含：一第一電晶體，該第一電晶體包含一控制端子、一第一端子以及一第二端子；以及一第二電晶體，該第二電晶體包含一控制端子、一第一端子以及一第二端子，其中該第二電晶體的該第一端子連接該第一電晶體的該第二端子。
  3. 依據申請專利範圍第1項所述的放大器系統，其中該降應力電路包含：一第一電晶體，該第一電晶體包含一控制端子、一第一端子以及一第二端子，其中該第一電晶體的該第二端子連接該等電晶體中的一第一個電晶體的一第一端子；以及一電容，該電容具有一第一端子以及一第二端子，其中該第一端子連接該第一電晶體的該控制端子以及該第二端子連接該等電晶體中的一第二個電晶體的一控制端子。
  4. 依據申請專利範圍第2項所述的放大器系統，進一步包括一輸入端子，該輸入端子連接該第一電晶體的該控制端子。
  5. 依據申請專利範圍第3項所述的放大器系統，其中該等電晶體中的該第一個電晶體與該等電晶體中的該第二個電晶體包括NMOS電晶體，而該第一電晶體包括一PMOS電晶體。
  6. 依據申請專利範圍第3項所述的放大器系統，其中該等電晶體中的 該第一個電晶體與該第二個電晶體包括PMOS電晶體，而該第一電晶體包括NMOS電晶體。
  7. 依據申請專利範圍第1項所述的放大器系統，其中該疊接共源極放大器包含：N個第一電晶體，每一個均包含一控制端子、一第一端子以及一第二端子，其中N為大於2的整數，其中該降應力電路包含：N-1個第二電晶體，每一個均包含一控制端子、一第一端子以及一第二端子，其中該等N-1個第二電晶體的該等第二端子分別連接該等N個第一電晶體中的N-1個第一電晶體的該第二端子；以及N-1個電容，每一個均包含一第一端子與一第二端子，其中該等N-1個電容的該第一端子分別連接該等N-1個第二電晶體的該等控制端子，而該等N-1個電容的該第二端子連接該等N個第一電晶體的其中之一的該控制端子。
  8. 依據申請專利範圍第7項所述的放大器系統，其中該等N個第一電晶體包括NMOS電晶體，而該等N-1個第二電晶體包括PMOS電晶體。
  9. 依據申請專利範圍第2項所述的放大器系統，其中該降應力電路包含：一第三電晶體，該第三電晶體包含一控制端子、一第一端子以及一第二端子，其中該第三電晶體的該第二端子連接該第二電晶體的該第一端子；以及一電容，該電容具有連接該第三電晶體的該控制端子的一第一端子以及連接該第一電晶體的該控制端子的一第二端子。
  10. 依據申請專利範圍第2項所述的放大器系統，其中該降應力電路包含：一第三電晶體，該第三電晶體包含一控制端子、一第一端子以及一第二端子，其中該第三電晶體的該第一端子連接該第二電晶體的該第一端 子；以及一電容，該電容具有連接該第一電晶體的該控制端子的一第一端子以及連接該第三電晶體的該控制端子的一第二端子。
  11. 一種功率放大器系統，包括：一驅動器級；以及一功率放大器級，該功率放大器級包括：一疊接共源極放大器，該疊接共源極放大器包含以一共源極配置連接的複數個電晶體；以及一降應力電路，該降應力電路連接該等電晶體的至少其中之一，以均衡跨該等電晶體的一壓降，其中該降應力電路包含：一第一電晶體，該第一電晶體包含一控制端子、一第一端子以及一第二端子，其中該第一電晶體的該第二端子連接該等電晶體中的一第一個電晶體的一第一端子；以及一電容，該電容具有一第一端子以及一第二端子，其中該第一端子連接該第一電晶體的該控制端子以及該第二端子連接該等電晶體中的一第二電晶體的一控制端子。
  12. 依據申請專利範圍第11項所述的功率放大器系統，其中該驅動器級包含：一第二電晶體，該第二電晶體包含一控制端子、一第一端子以及一第二端子，其中該第二電晶體的該控制端子連接該功率放大器系統的一輸入端子；一電感，連接該第二電晶體的該第一端子；以及一電容器，該電容器包含連接該第二電晶體的該第一端子的一第一端子以及連接該等電晶體中的該第二個電晶體的該控制端子的一第二端子。
  13. 依據申請專利範圍第11項所述的放大器系統，其中：該疊接共源極放大器包含：一第一電晶體，該第一電晶體包含一控制端子、一第一端子以及一第二端子；以及 一第二電晶體，該第二電晶體包含一控制端子、一第一端子以及一第二端子，其中該第二電晶體的該第一端子連接該第一電晶體的該第二端子；以及該降應力電路包含：一第三電晶體，該第三電晶體包含一控制端子、一第一端子以及一第二端子，其中該第三電晶體的該第二端子連接該第二電晶體的該第一端子；以及一電容，該電容具有連接該第三電晶體的該控制端子的一第一端子以及連接該第一電晶體的該控制端子的一第二端子。
  14. 依據申請專利範圍第11項所述的放大器系統，其中：該疊接共源極放大器包含：一第一電晶體，該第一電晶體包含一控制端子、一第一端子以及一第二端子；以及一第二電晶體，該第二電晶體包含一控制端子、一第一端子以及一第二端子，其中該第二電晶體的該第一端子連接該第一電晶體的該第二端子；以及該降應力電路包含：一第三電晶體，該第三電晶體包含一控制端子、一第一端子以及一第二端子，其中該第三電晶體的該第一端子連接該第二電晶體的該第一端子；以及一電容，該電容具有連接該第一電晶體的該控制端子的一第一端子以及連接該第三電晶體的該控制端子的一第二端子。
  15. 一種運行放大器的方法，包括：藉由將複數個電晶體以一共源極配置而配置，來提供一疊接共源極放大器；以及均衡跨該等電晶體的一壓降。
  16. 依據申請專利範圍第15項所述之運行放大器的方法，其中該均衡包括： 將一第一電晶體的一第二端子連接該等電晶體中的一第一個電晶體的一第一端子；以及將一電容的一第一端子連接該第一電晶體的一控制端子，以及將該電容的一第二端子連接該等電晶體中的一第二個電晶體的一控制端子，其中該等電晶體中的該第一個電晶體與該等電晶體中的該第二個電晶體包括NMOS電晶體，而該第一電晶體包括一PMOS電晶體。
  17. 依據申請專利範圍第15項所述之運行放大器的方法，其中該均衡包括：將一第一電晶體的一第一端子連接該等電晶體中的一第一個電晶體的一第一端子；以及將一電容的一第一端子連接一第三電晶體的一控制端子，以及將該電容的一第二端子連接該等電晶體中的一第二個電晶體的一控制端子，其中該等電晶體中的該第一個電晶體與該等電晶體中的該第二個電晶體包括PMOS電晶體，而該第一電晶體包括一NMOS電晶體。
  18. 依據申請專利範圍第15項所述之運行放大器的方法，進一步包括一輸入端子連接該第一電晶體的該控制端子。
  19. 依據申請專利範圍第15項所述之運行放大器的方法，進一步包括在一功率放大器系統的一功率放大器級使用該放大器。
  20. 依據申請專利範圍第15項所述之運行放大器的方法，進一步包括在一差分模式下運行該放大器。
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