TW201322260A - 用於非揮發性儲存器之晶片上動態讀取 - Google Patents

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Abstract

本文揭示動態判定晶片(例如，記憶體晶粒)上讀取位準。一種方法包括在一第一組讀取位準處讀取一記憶體晶粒上之一非揮發性儲存元件群組。將該等讀取位準中之兩個最當前讀取位準之結果儲存於該記憶體晶粒上。判定該群組中之該等非揮發性儲存元件中之多少非揮發性儲存元件展示針對該兩個最當前讀取位準之該等讀取之間的一不同結果之一計數。使用儲存於該記憶體晶粒上之該等結果在該記憶體晶粒上執行該判定。在該計數達到一預定準則時基於該讀取位準來判定用於在該複數個資料狀態中之一第一對毗鄰資料狀態之間進行區分之一動態讀取位準。應注意，可在該記憶體晶粒上動態判定該讀取位準。

Description

用於非揮發性儲存器之晶片上動態讀取
本發明係關於用於非揮發性記憶體之技術。
半導體記憶體已變得越來越普遍用於各種電子裝置中。舉例而言，非揮發性半導體記憶體用於個人導航裝置、蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體皆在最普遍之非揮發性半導體記憶體當中。
EEPROM及快閃記憶體兩者皆利用定位於一半導體基板中之一通道區上方並與該通道區絕緣之一浮動閘極。該浮動閘極及通道區定位於源極區與汲極區之間。一控制閘極提供於該浮動閘極上方並與該浮動閘極絕緣。電晶體之臨限電壓由該浮動閘極上所存留之電荷量控制。亦即，在接通電晶體以准許其源極與汲極之間的傳導之前必須施加至控制閘極之最小電壓量由該浮動閘極上之電荷位準控制。
某些EEPROM及快閃記憶體裝置具有用以儲存兩個電荷範圍之一浮動閘極，且因此可在兩個狀態(例如，一已抹除狀態與一經程式化狀態)之間程式化/抹除該記憶體元件。有時將此一快閃記憶體裝置稱作一二進制快閃記憶體裝置，此乃因每一記憶體元件皆可儲存一個位元之資料。
藉由識別多個相異之所允許/有效程式化臨限電壓範圍來實施一多態(亦稱作多位階)快閃記憶體裝置。每一相異 臨限電壓範圍對應於已在該記憶體裝置中編碼之一組資料位元之一預定值。舉例而言，在每一記憶體元件可放置於對應於四個相異臨限電壓範圍之四個離散電荷帶中之一者中時，該元件可儲存兩個位元之資料。
通常，將在一程式化操作期間施加至該控制閘極之一程式化電壓VPGM施加為量值隨著時間而增加之一系列脈衝。在一項可能途徑中，該等脈衝之量值隨每一連續脈衝增加一預定步階大小(例如，0.2 V至0.4 V)。可將VPGM施加至快閃記憶體元件之控制閘極。在該等程式化脈衝之間的週期中，實施驗證操作。亦即，在連續程式化脈衝之間讀取正被並行程式化之一元件群組中之每一元件之程式化位準，以判定其是否等於或大於該元件正被程式化至之一驗證位準。對於多態快閃記憶體元件陣列而言，可針對一元件之每一狀態執行一驗證步驟以判定該元件是否已達到其與資料相關聯之驗證位準。舉例而言，能夠將資料儲存於四個狀態中之一多態記憶體元件可需要針對三個比較點執行驗證操作。
此外，在程式化一EEPROM或快閃記憶體裝置(諸如一NAND串中之一NAND快閃記憶體裝置)時，通常將VPGM施加至控制閘極並將位元線接地，從而致使將電子自一記憶體胞或記憶體元件(例如，儲存元件)之通道注入至浮動閘極中。當電子在浮動閘極中累積時，該浮動閘極變為帶負電荷且該記憶體元件之臨限電壓升高以使得該記憶體元件被視為處於一經程式化狀態中。
進一步地，在一讀取操作期間，將讀取參考電壓施加至欲讀取之一組儲存元件，且做出哪一讀取參考電壓致使一儲存元件變為導電之一判定。該等讀取參考電壓經設定以允許區分該等儲存元件之資料狀態。然而，該等讀取參考電壓通常係固定的且未計及一組儲存元件之臨限電壓分佈可改變之事實(例如，由於諸如電荷洩漏、溫度改變、程式化週期數目及諸如此類之因素)。結果，可發生讀取錯誤。
為解決臨限電壓分佈之移位，可「動態」判定新讀取參考電壓。然而，用於動態判定新讀取位準之某些習用途徑需要針對每一狀態建構臨限電壓分佈。然而，此要求大量計算，其可係耗時的。而且，此等計算可需要在一記憶體控制器中執行。
用於動態判定讀取位準之一項習用方法係讀取資料且然後判定是否可使用錯誤校正碼(ECC)來校正錯誤。若ECC不能校正錯誤，則可使讀取位準移位且可再次讀取該資料。若ECC仍不能校正錯誤，則過程重複至成功地讀取該資料為止。此過程通常涉及將資料傳送出記憶體陣列以便嘗試使用ECC進行校正。將資料傳送出記憶體陣列及執行ECC兩者可花費可觀之時間。
此外，隨著記憶體陣列按比例減小，諸如記憶體胞對記憶體胞干擾之諸多寄生效應及諸如程式化雜訊之非理想效應增加，此導致針對每一經程式化狀態之較寬臨限電壓分佈。因此，每一經程式化狀態之間可用的空間隨著每一世 代而變得越來越小，此意指錯誤失敗位元計數增加。此使得針對每一狀態選擇讀取位準以使得錯誤失敗位元計數最小化變得甚至更重要。
本文揭示動態判定晶片(例如，記憶體晶粒)上讀取位準。在一項實施例中，在一預設讀取位準處執行非揮發性儲存元件(例如，記憶體胞)之一初始讀取。注意，此讀取可判定每一記憶體胞是否具有高於或低於讀取位準之一臨限電壓。讀取之結果可儲存於該記憶體晶粒上之一第一組資料鎖存器中。然後，在再次讀取之前可稍微調整該讀取位準。第二次讀取之結果可儲存於一第二組資料鎖存器中。然後，可基於每一記憶體胞地比較該兩組資料鎖存器中之結果。實際上，該比較可判定針對該兩次讀取哪些記憶體胞展示一不同結果(例如，「錯誤比較」)。若錯誤比較之數目不小於一預定臨限值，則可在另一讀取位準處執行另一讀取。在錯誤比較之數目小於該預定臨限值時，可將前次讀取之結果用作最終讀取結果。此外，所使用之前次讀取位準可用作進一步讀取操作之一讀取位準。因此，可動態判定讀取位準。應注意，可在該記憶體晶粒上動態判定該讀取位準。
應注意，一項實施例並不將資料傳送出記憶體晶粒至一外部控制器以便動態確立讀取位準。此外，一項實施例並不執行一ECC演算法以動態確立讀取位準。因此，藉由不必將資料傳送出記憶體晶粒以便找出適合的讀取位準而節 省時間。此外，藉由不必執行一ECC演算法以便找出適合的讀取位準而節省時間。
亦應注意，在某些情形中，可期望出售不具有一外部控制器之一記憶體裝置。舉例而言，某些消費者可想要提供其自身的記憶體控制器。因此，動態判定晶片上讀取位準之實施例具有以下優勢：提供不具有該控制器判定適合的讀取位準之任何特定要求之一記憶體裝置。
在某些實施例中，使用一NAND記憶體陣列來執行動態判定晶片上讀取位準。然而，應注意，亦可在其他類型之非揮發性儲存器上執行動態判定讀取位準。NAND係一快閃記憶體系統之一實例，其包含配置夾在兩個選擇閘極之間串聯連接之多個電晶體。該等串聯電晶體及該等選擇閘極稱為一NAND串。圖1係展示一個NAND串之一俯視圖。圖2係該NAND串之一等效電路。圖1及圖2中所繪示之NAND串包含四個電晶體100、102、104及106，其串聯且夾在一第一(或汲極側)選擇閘極120與一第二(或源極側)選擇閘極122之間。選擇閘極120經由位元線觸點126將該NAND串連接至一位元線。選擇閘極122將該NAND串連接至源極線128。藉由將適當電壓施加至選擇線SGD來控制選擇閘極120。藉由將該合適電壓施加至選擇線SGS來控制選擇閘極122。電晶體100、102、104及106中之每一者皆具有一控制閘極及一浮動閘極。舉例而言，電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包含控制閘極102CG及一浮動閘極102FG。電晶體104包含控制閘 極104CG及浮動閘極104FG。電晶體106包含一控制閘極106CG及一浮動閘極106FG。控制閘極100CG連接至字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1且控制閘極106CG連接至字線WL0。
應注意，雖然圖1及圖2在該NAND串中展示四個記憶體單元，但四個電晶體之使用僅提供為一實例。一NAND串可具有少於四個記憶體單元或四個以上記憶體單元。舉例而言，某些NAND串將包含八個記憶體單元、十六個記憶體單元、三十二個記憶體單元、六十四個記憶體單元、一百二十八個記憶體單元等等。本文中之論述並不限於一NAND串中任一特定數目個記憶體單元。
用於使用一NAND結構之一快閃記憶體系統之一典型架構將包含數個NAND串。每一NAND串皆藉由其受選擇線SGS控制之源極選擇閘極連接至源極線，且藉由其受選擇線SGD控制之汲極選擇閘極連接至其相關聯位元線。每一位元線與經由一位元線觸點連接至彼位元線之該(等)各別NAND串構成記憶體單元陣列之行。位元線由多個NAND串共用。通常，位元線沿垂直於字線之一方向運行於該等NAND串之頂部上且連接至一或多個感測放大器。
每一記憶體胞皆可儲存資料(類比或數位)。當儲存一個位元之數位資料時，將記憶體胞之可能臨限電壓範圍劃分成指派有邏輯資料「1」及「0」之兩個範圍。在一NAND型快閃記憶體之一項實例中，在抹除記憶體胞之後臨限電壓為負且定義為邏輯「1」。在程式化之後臨限電壓為正且 定義為邏輯「0」。當該臨限電壓為負且藉由將0伏特施加至控制閘極來嘗試一讀取時，該記憶體胞將接通以指示正儲存邏輯1。而在臨限電壓為正且藉由將0伏特施加至控制閘極來嘗試一讀取操作時，記憶體胞將不會接通，此指示儲存邏輯0。
在儲存多個資料位階之情形下，將可能臨限電壓之範圍劃分成資料位階之數目。舉例而言，若儲存四個位階之資訊(兩個位元之資料)，則將存在指派給資料值「11」、「10」、「01」及「00」之四個臨限電壓範圍。在一NAND型記憶體之一項實例中，在一抹除操作之後臨限電壓為負且被定義為「11」。為資料狀態「10」、「01」及「00」使用正臨限電壓。若儲存八個資訊位階(或狀態)(例如，針對三個位元之資料)，則將存在指派給資料值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」之八個臨限電壓範圍。
程式化至記憶體胞中之資料與該胞之臨限電壓位準之間的具體關係相依於針對該等胞所採用之資料編碼方案。舉例而言，美國專利第6,222,762號及美國專利申請公開案第2004/0255090號(其兩者皆以全文引用的方式併入本文中)闡述了用於多態快閃記憶體胞之各種資料編碼方案。在一項實施例中，使用一格雷碼指派方案將資料值指派至該等臨限電壓範圍，以便若一浮動閘極之臨限電壓錯誤地移位至其相鄰實體狀態則將僅影響一個位元。在某些實施例中，可針對不同字線改變資料編碼方案，可隨著時間而改 變資料編碼方案，或者可反轉或以其他方式隨機化隨機字線之資料位元以減輕資料型樣敏感度及甚至對記憶體胞之磨損。
以下美國專利/專利申請案中提供NAND型快閃記憶體及其操作之相關實例，所有該等美國專利/專利申請案皆以引用方式併入本文中：美國專利第5,570,315號；美國專利第5,774,397號；美國專利第6,046,935號；美國專利第6,456,528號；及美國專利公開案第US2003/0002348號。本文中之論述亦可應用於除NAND以外的其他類型之快閃記憶體以及其他類型之非揮發性記憶體。
亦可使用除NAND快閃記憶體以外的其他類型之非揮發性儲存裝置。舉例而言，亦可使用一所謂的TANOS結構(由在一矽基板上之TaN-Al2O3-SiN-SiO2之一堆疊層組成)，該TANOS結構基本上係使用氮化物層(替代一浮動閘極)中之電荷陷獲之記憶體胞。可用於快閃EEPROM系統中之另一類型之記憶體胞利用一非導電介電材料取代一導電浮動閘極來以一非揮發性方式儲存電荷。此一記憶體胞闡述於Chan等人之一文章「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」(IEEE Electron Device Letters，卷EDL-8，第3期，1987年3月，93頁至95頁)中。由氧化矽、氮化矽及氧化矽(「ONO」)形成之一三層式介電質夾在記憶體胞通道上方之一導電控制閘極與一半導電基板之一表面之間。藉由將來自記憶體胞通道之電子注入至氮化物中來程式化該記憶體胞，其中電子被陷獲並儲存 於一有限區中。然後，此所儲存電荷以一可偵測之方式改變該記憶體胞之通道之一部分之臨限電壓。藉由將熱電洞注入至氮化物中來抹除記憶體胞。亦參見Nozaki等人之「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」(IEEE Journal of Solid-State Circuits，卷26，第4期，1991年4月，497頁至501頁)，其闡述呈一分離閘極組態之一類似記憶體胞，其中一經摻雜多晶矽閘極在記憶體胞通道之一部分上方延伸以形成一單獨選擇電晶體。上述兩個文章皆以全文引用方式併入本文中。在William D.Brown及Joe E.Brewer所編輯之「Nonvolatile Semiconductor Memory Technology」(IEEE Press，1998年)第1.2章節中所提及之程式化技術在彼章節中亦被描述為適用於介電質電荷陷獲裝置，該文章以引用方式併入本文中。亦可使用其他類型之記憶體裝置。
圖3圖解說明可包含一或多個記憶體晶粒或晶片212之一非揮發性儲存裝置210。記憶體晶粒212包含一記憶體胞陣列(二維或三維)200、控制電路220及讀取/寫入電路230A及230B。在一項實施例中，藉助各種周邊電路存取至記憶體陣列200係以一對稱方式在該陣列之相對側上實施，以使得每一側上之存取線及電路之密度減半。讀取/寫入電路230A及230B包含多個感測區塊300，該等感測區塊允許並行讀取或程式化一記憶體胞頁。記憶體陣列200可藉由字線經由列解碼器240A及240B定址及藉由位元線經由行 解碼器242A及242B定址。在一典型實施例中，一控制器244包含於與該一或多個記憶體晶粒212相同之記憶體裝置210(例如，一可抽換儲存卡或封裝)中。命令及資料經由線232在主機與控制器244之間傳送且經由線234在控制器與一或多個記憶體晶粒212之間傳送。一項實施方案可包含多個晶片212。
控制電路220與讀取/寫入電路230A及230B協作以對記憶體陣列200執行記憶體操作。控制電路220包含一狀態機222、一晶片上位址解碼器224及一電力控制模組226。狀態機222提供記憶體操作之晶片級控制。晶片上位址解碼器224提供一位址介面以在由主機或一記憶體控制器使用之位址與由解碼器240A、240B、242A及242B使用之硬體位址之間轉換。電力控制模組226控制在記憶體操作期間供應至字線及位元線之電力及電壓。在一項實施例中，電力控制模組226包含可形成大於供應電壓之電壓的一或多個電荷泵。
在一項實施例中，控制電路220、電力控制電路226、解碼器電路224、狀態機電路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀取/寫入電路230A、讀取/寫入電路230B及/或控制器244之一種組合或任何組合可稱為一或多個管理電路。
圖4繪示記憶體胞陣列200之一實例性結構。在一項實施例中，將記憶體胞陣列劃分成M個記憶體胞區塊。如對於快閃EEPROM系統所常見，區塊係抹除單元。亦即，每一 區塊含有一起抹除之最小數目個記憶體胞。每一區塊通常被劃分成若干個頁。一頁係一程式化單元。一或多個資料頁通常存儲於一列記憶體胞中。一頁可儲存一或多個扇區。一扇區包含使用者資料及附加項資料。附加項資料通常包含已自該扇區之使用者資料計算出之一錯誤校正碼(ECC)。控制器之一部分(下文所闡述)在正將資料程式化至陣列中時計算ECC，且亦在正自該陣列讀取資料時檢查ECC。在一項實施例中，控制器244能夠基於ECC來校正一定數目個錯誤讀取。
另一選擇係，將ECC及/或其他附加項資料儲存在與其所從屬之使用者資料不同之頁或甚至不同之區塊中。一使用者資料扇區通常為512個位元組，對應於磁碟機中之一扇區之大小。大量頁形成一區塊，例如自8個頁(舉例而言)至多達32個、64個、128個或更多個頁不等。亦可使用不同大小之區塊及配置。
在另一實施例中，將位元線劃分成奇數位元線及偶數位元線。在一奇數/偶數位元線架構中，在一個時間程式化沿一共同字線且連接至奇數位元線之記憶體單元，而在另一時間程式化沿一共同字線且連接至偶數位元線之記憶體單元。
圖4展示記憶體陣列200之區塊i之更多細節。區塊i包含X+1個位元線及X+1個NAND串。區塊i亦包含64個資料字線(WL0至WL63)、2個虛擬字線(WL_d0及WL_d1)、一汲極側選擇線(SGD)及一源極側選擇線(SGS)。每一NAND串之 一個端子經由一汲極選擇閘極(連接至選擇線SGD)連接至一對應位元線，而另一端子經由一源極選擇閘極(連接至選擇線SGS)連接至源極線。由於存在64個資料字線及兩個虛設字線，因此每一NAND串皆包含六十四個資料記憶體胞及兩個虛設記憶體胞。在其他實施例中，NAND串可具有多於或少於64個資料記憶體胞及兩個虛擬記憶體胞。資料記憶體胞可儲存使用者或系統資料。虛設記憶體胞通常不用於儲存使用者或系統資料。某些實施例不包含虛擬記憶體胞。
圖5係分割成一核心部分(稱作一感測模組480)及一共同部分490之一個別感測區塊300之一方塊圖。在一項實施例中，將存在針對每一位元線之一單獨感測模組480及針對一組多個感測模組480之一個共同部分490。在一項實例中，一感測區塊將包含一個共同部分490及八個感測模組480。一群組中之感測模組中之每一者皆將經由一資料匯流排472與相關聯之共同部分通信。對於進一步細節，參照美國專利申請公開案2006/0140007，其以全文引用之方式併入本文中。
感測模組480包括判定一所連接位元線中之一傳導電流是高於還是低於一預定臨限位準之感測電路470。在某些實施例中，感測模組480包含通常稱為一感測放大器之一電路。感測模組480亦包含用於設定所連接位元線上之一電壓條件之一位元線鎖存器482。舉例而言，鎖存於位元線鎖存器482中之一預定狀態將導致把所連接位元線拉至 指定程式化抑制之一狀態(例如，Vdd)。
共同部分490包括一處理器492、一組資料鎖存器494及耦合於該組資料鎖存器494與資料匯流排420之間的一I/O介面496。處理器492執行計算。舉例而言，其功能中之一者係判定儲存於所感測記憶體胞中之資料並將所判定之資料儲存於該組資料鎖存器中。該組資料鎖存器494用於儲存在一讀取操作期間由處理器492判定之資料位元。在某些實施例中，作為動態判定讀取位準之一過程之一部分，使用資料鎖存器494以儲存第一及第二讀取結果。在一程式化操作期間亦使用資料鎖存器494以儲存自資料匯流排420導入之資料位元。所導入之資料位元表示意欲程式化至記憶體中之寫入資料。I/O介面496提供資料鎖存器494與資料匯流排420之間的一介面。
在讀取或感測期間，系統之操作係在一狀態機222之控制下，該狀態機控制不同控制閘極電壓至經定址記憶體胞之供應。當感測模組480步進穿過對應於該記憶體所支援之各種記憶體狀態之各種預定義控制閘極電壓時，感測模組480可在此等電壓中之一者處跳脫且將經由匯流排472將一輸出自感測模組480提供至處理器492。此時，處理器492藉由考量感測模組之跳脫事件及關於經由輸入線493自狀態機施加之控制閘極電壓之資訊來判定所得記憶體狀態。然後，其計算用於該記憶體狀態之一二進制編碼且將所得資料位元儲存至資料鎖存器494中。在該核心部分之另一實施例中，位元線鎖存器482起到兩個作用：既作為 用於鎖存感測模組480之輸出之一鎖存器且亦作為如上文所闡述之一位元線鎖存器。
預期某些實施方案將包含多個處理器492。在一項實施例中，每一處理器492將包含一輸出線(圖5中未繪示)以使得輸出線中之每一者線「或(OR)」連接在一起。在某些實施例中，該等輸出線在連接至線「或」線之前被反轉。此組態使得在程式化驗證過程期間快速判定程式化過程何時完成，此乃因接納線「或」線之狀態機能判定正被程式化之所有位元何時已達到所期望位準。舉例而言，在每一位元已達到其所期望位準時，將彼位元之一邏輯0(或反轉一資料1)發送至經線「或」連接之線。當所有位元輸出一資料0(或反轉一資料1)時，則該狀態機知曉應終止該程式化過程。在其中每一處理器皆與八個感測模組連通之實施例中，狀態機可(在某些實施例中)需要讀取線「或」線八次，或將邏輯值添加至處理器492以累積相關聯位元線之結果以使得狀態機僅需讀取該線「或」線一次。
在程式化或驗證期間，欲程式化之資料儲存在來自資料匯流排420之該組資料鎖存器494中。在狀態機控制下之程式化操作包括施加至經定址記憶體胞之控制閘極之一系列程式化電壓脈衝(具有增大之量值)。每一程式化脈衝皆後跟有一驗證過程以判定該記憶體胞是否已被程式化至所期望狀態。處理器492相對於所期望記憶體狀態來監視經驗證之記憶體狀態。當二者一致時，處理器492設定位元線鎖存器482以使得該位元線被拉至一指定程式化抑制之狀 態。此抑制耦合至位元線之記憶體胞進一步程式化，即使其在其控制閘極上經受程式化脈衝時亦如此。在其他實施例中，在驗證過程期間，處理器最初加載位元線鎖存器482且感測電路將其設定至一抑制值。
資料鎖存器堆疊494含有對應於感測模組之一資料鎖存器堆疊。在一項實施例中，每感測模組480存在3個至5個(或另一數目個)資料鎖存器。在一項實施例中，該等鎖存器各自係一個位元。在某些實施方案中(但並不要求)，將資料鎖存器實施為一移位暫存器，以便將儲存於其中之並行資料轉換成用於資料匯流排420之串行資料，且反之亦然。在一項實施例中，可將對應於m個記憶體胞之讀取/寫入區塊之所有資料鎖存器鏈接在一起以形成一區塊移位暫存器，以便可藉由串列傳送來輸入或輸出一資料區塊。特定而言，調適讀取/寫入模組庫以使得其資料鎖存器組中之每一者將依序把資料移入或移出資料匯流排，仿佛其係用於整個讀取/寫入區塊之一移位暫存器之部分一般。
可在以下專利中找出關於讀取操作及感測放大器之額外資訊：(1)美國專利7,196,931，「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」；(2)美國專利7,023,736，「Non-Volatile Memory And Method with Improved Sensing」；(3)美國專利申請公開案第2005/0169082號；(4)美國專利7,196,928，「Compensating for Coupling During Read Operations of Non-Volatile Memory」；及(5)2006年7月20日公開之美國專利申請公開案第 2006/0158947號「Reference Sense Amplifier For Non-Volatile Memory」。上面剛剛列出之所有五個專利文獻皆以全文引用之方式併入本文中。
在一成功程式化過程(與驗證一起)結束時，視情況地，記憶體胞之臨限電壓應在針對經程式化記憶體胞之臨限電壓之一或多個分佈內或在針對經抹除記憶體胞之臨限電壓之一分佈內。圖6A圖解說明在每一記憶體胞儲存三個資料位元時對應於記憶體胞陣列之資料狀態之實例Vt分佈。然而，其他實施例可使用每記憶體胞多於或少於三個資料位元。圖6A展示對應於一抹除狀態及經程式化狀態A至G之八個Vt分佈。在一項實施例中，在抹除狀態下之臨限電壓為負且在經程式化狀態A至G下之臨限電壓為正。然而，在經程式化狀態A至G中之一或多者下之臨限電壓可為負。在抹除狀態下之臨限電壓中之某些或全部皆可為正。
用於自記憶體胞讀取資料之讀取參考電壓在該等資料狀態(抹除狀態至G狀態)中之每一者之間。舉例而言，圖6A展示在抹除狀態與A狀態之間的讀取參考電壓VrA及在A狀態與B狀態之間的VrB。藉由測試一既定記憶體胞之臨限電壓是高於還是低於各別讀取參考電壓，系統可判定該記憶體胞在何種狀態下。
在每一經程式化狀態之下邊緣處或接近該下邊緣的係驗證參考電壓。舉例而言，圖6A展示針對A狀態之VvA及針對B狀態之VvB。當將記憶體胞程式化至一既定狀態時，該系統將測試彼等記憶體胞是否具有大於或等於驗證參考 電壓之一臨限電壓。
圖6B圖解說明Vt分佈可部分地重疊，此乃因錯誤校正演算法可校正一定百分比之出錯的記憶體胞。應注意，在某些實施例中，在一個時間點處臨限電壓分佈可類似圖6A，且在另一時間處，該臨限電壓分佈可重疊，如在圖6B中。舉例而言，恰在程式化之後，臨限電壓分佈可類似圖6A。然而，可使記憶體胞之臨限電壓隨著時間而移位，以使得可存在重疊。
亦應注意，與所繪示臨限電壓分佈之等同間距/寬度相反，各種分佈可具有不同寬度/間距以便適應對資料保留損失之敏感度之變化量。
圖7展示針對該等資料狀態中之兩者(F狀態及G狀態)之臨限電壓分佈，每一者針對兩個時間點。曲線702及704展示對應於恰在程式化記憶體胞之後的Vt分佈。曲線712及714展示對應於在程式化記憶體胞之後某一時間之Vt分佈。恰在程式化之後，在F狀態與G狀態之間存在一顯著間隙。然而，在某一時間之後，可使臨限電壓出於若干原因而移位。一個可能原因係該記憶體裝置可能已休息一段時間未被使用，導致自記憶體胞損失電荷，此稱為資料保留損失。若記憶體裝置在一熱環境(諸如一汽車)中，則資料保留可係一較大問題。
曲線714展示G狀態之臨限值分佈之一可能移位。在此實例中，已由於自記憶體胞之電荷損失而使臨限電壓大體向下移位。而且，已存在由於臨限值向下移位量之記憶體胞 間變化所致的臨限電壓範圍之某種擴展。曲線712展示F狀態之臨限值分佈之一可能移位。類似於G狀態，已使F狀態之臨限電壓大體向下移位。而且，已存在臨限電壓範圍之某種擴展。應注意，臨限電壓之其他移位亦係可能的。
電壓位準VrG'表示適合在恰在程式化之後使用之一讀取位準。電壓位準VrG"表示適合在已使臨限電壓分佈移位至曲線712及714之後使用之一讀取位準。在此實例中，讀取點VrG"對應於曲線712及714之谷值(曲線首先交叉處)，但亦可使用一不同讀取位準。
應注意，若欲在已使臨限電壓分佈移位至曲線712及714之後使用讀取位準VrG'，則曲線714上之具有低於VrG'之臨限電壓的記憶體胞將被錯誤讀取。大體而言，盒711表示若將使用讀取位準VrG'則具有曲線714上之臨限電壓之將被錯誤讀取之記憶體胞。使用VrG'不會導致具有曲線712上之臨限電壓之記憶體胞之錯誤讀取。然而，如可看出，在曲線714上存在大量記憶體胞。應注意，y軸可係基於一對數標度。
錯誤校正演算法能夠處置某些錯誤讀取。然而，若錯誤讀取之數目過高，則不能成功讀取資料。舉例而言，若錯誤讀取之數目大於控制器244之一項實施例之錯誤校正能力，則不能準確地讀取資料。
然而，藉由將讀取位準動態調整至(舉例而言)VrG"，可成功地讀取資料。應注意，仍可存在少量錯誤讀取；然而，錯誤校正應能夠校正此等錯誤讀取。在此實例中，針 對曲線714上之具有低於VrG"之一臨限電壓之記憶體胞發生一錯誤讀取。針對曲線712上之具有高於VrG"之一臨限電壓之記憶體胞發生一錯誤讀取。應注意，由於對數標度，在曲線712與714之交叉處可存在相對少的記憶體胞。
在一項實施例中，讀取位準經動態調整以最小化錯誤讀取。然而，不要求最小化錯誤讀取。在一項實施例中，讀取位準經動態調整以使得錯誤讀取充分低，從而可使用ECC校正此等錯誤讀取。在某些情形中，一相對強的ECC可係可用的，於此情形中可容忍較高數目個錯誤讀取。
應注意，自一個記憶體晶粒至下一記憶體晶粒可存在變化，此可導致臨限電壓分佈之差異。而且，在一記憶體晶粒內，可存在變化。舉例而言，自一個區塊至下一區塊可存在差異。而且，在一區塊內，可存在逐字線變化。此等差異之一個可能原因係各種干擾效應可取決於晶粒、區塊、字線等等而不同。此可導致臨限值分佈寬度之差異。而且，寫入至不同區塊之資料之歷史可存在不同。舉例而言，在兩個不同時間處程式化(其已休息不同時間週期)之兩個區塊將展示不同臨限值移位量。因此，大體而言，最佳讀取位準可基於晶粒、區塊、字線等等而不同。
可針對任一單元(晶粒、區塊、字線等等)來動態判定讀取位準。應注意，甚至對於經新近程式化之記憶體陣列而言，在晶粒、區塊、字線等等之間亦可存在差異，此可導致臨限值分佈之間的差異。換言之，一組讀取位準可並非適合於所有晶粒、區塊、字線等等。因此，可針對經新近 程式化之記憶體使用動態判定讀取位準。此可允許針對晶粒、區塊、字線等等來最佳化讀取位準。
圖8係動態判定一晶片上讀取位準之一過程800之一項實施例之一流程圖。應注意，過程800闡述一大體流程且該等步驟可以一不同次序執行。而且，應注意，一步驟可包括子步驟。在某些情形中，在執行一個步驟之一或多個子步驟之後，可執行一或多個不同步驟(或其部分)。然後，可執行該第一步驟之一或多個子步驟。
在步驟802中，在一第一組讀取位準處讀取一記憶體晶粒212上之一非揮發性儲存元件群組。在一項實施例中，每一連續讀取可在一較低電壓處。在一項實施例中，每一連續讀取可在一較高電壓處。在一項實施例中，在同一讀取位準處執行兩次讀取；然後，可在另一讀取位準處再執行兩次讀取，且依此類推。該組讀取參考位準可接近用於在兩個資料狀態之間區分之一預期讀取位準。簡要地參照圖9，其繪示一組實例讀取位準及相關聯錯誤比較。應注意，步驟802可包含僅在該組中之某些讀取位準處之讀取。
在步驟804中，將讀取結果儲存在記憶體晶粒212上。在一項實施例中，在每一讀取之後，將結果儲存在一組資料鎖存器中。此等資料鎖存器可係在一感測區塊300中之資料鎖存器494中；然而，資料鎖存器亦可定位於記憶體晶粒212上任一處。
在步驟806中，判定該等非揮發性儲存元件中之多少儲 存元件在該等連續讀取中之兩個最當前讀取之間展現不同結果之一計數。舉例而言，再次參照圖9，在每一對鄰近讀取位準下方繪示一錯誤比較計數。藉由比較初始讀取位準與第二讀取位準之結果來判定前兩個讀取之錯誤比較計數。將展示初始讀取與第二讀取之間的一不同結果之每一記憶體胞視為一錯誤比較。初始讀取位準與第二讀取位準之間的錯誤比較計數可相當高。在此實例中，錯誤比較計數在讀取位準接近一適合讀取位準時降低。錯誤比較計數可約在臨限電壓分佈之間的谷值處最低。若欲超過此點繼續讀取(例如，至更低電壓)，則錯誤比較計數可升高，如圖9中所繪示。然而，不要求執行所有此等讀取。事實上，如下文將更充分闡釋，不要求判定一最小錯誤比較計數。
在步驟808中，基於在錯誤比較計數到達一預定準則時之一讀取位準來判定用於在一對資料狀態之間進行區分之一讀取位準。在一項實施例中，將讀取位準設定至在步驟802中使用之前次讀取位準。於此實例中，讀取位準可用於在F狀態與G狀態之間進行區分。應注意，過程800可用於動態判定用於在其他對資料狀態之間進行區分之一讀取位準。
在一項實施例中，步驟808中之預定準則係基於錯誤校正能力。舉例而言，取決於諸如使用多少記憶體胞來儲存錯誤校正碼之因素，控制器244可能夠校正一定數目個錯誤讀取。所允許之錯誤比較之數目可基於控制器校正讀取 錯誤之能力。在一項實施例中，所允許之錯誤比較之數目使得若使用在步驟802中使用之前次讀取位準則控制器244應能夠校正讀取錯誤。
在一項實施例中，步驟808中之預定準則係錯誤比較數目達到一最小值。參照圖9，在一項實施例中，假設錯誤比較將降低直至達到一最小值，且然後升高。為找出最小值，可比較來自一對讀取之錯誤比較計數與來自下一對讀取之錯誤比較計數。一旦發現高錯誤比較計數高於前一錯誤比較計數，即已找出一最小值。
接下來，應注意，在圖9之實例中，在初始讀取之後，下一讀取位準係在較低電壓處。該初始讀取可能已係一預設位準，諸如圖7中之VrG'。可能已做出針對此等資料狀態而言預期臨限電壓將向下移位之一假設。然而，對於其他資料狀態或其他裝置而言，可預期臨限電壓將向上移位。因此，在步驟802中使用之讀取位準可增加。對於某些裝置或狀態而言，可難以預測臨限電壓可以何種方式移位。於此情形中，步驟802可首先以連續變低之電壓來讀取。若錯誤比較計數升高而非降低，則可增加讀取位準。
圖10A係動態判定一記憶體晶粒212上之一讀取位準之一過程1000之一項實施例之一流程圖。過程1000可用於判定用於在兩個資料狀態之間進行區分之一讀取位準。若期望，則可重複過程1000以判定用於在其他對資料狀態之間進行區分之一讀取位準。然而，如下文將論述，可使用動態判定一個讀取位準之結果來判定用於在其他對資料狀態 之間進行區分之讀取位準。過程1000係過程800之一項實施例。出於論述目的，將使用判定用於在一F狀態與G狀態之間進行區分之一讀取位準之一實例。
在步驟1001中，將所准許之最大數目個讀取之一計數器初始化至零。在步驟1002中，執行在一初始位準處讀取非揮發性儲存。該初始位準可係使用過程1000或另一過程最近判定之位準。其亦可係在工廠設定之一預設位準。步驟1002可係用於圖8之步驟802之一項實施例之一個子步驟。
在步驟1004中，將來自初始讀取之結果傳送至一第一組資料鎖存器。在該第一組中可針對所讀取之每一記憶體胞存在一個資料鎖存器。在一項實施例中，該等資料鎖存器係在記憶體晶粒212上。一個實例係在感測區塊300中之資料鎖存器494。
在步驟1006中，使讀取位準移位。在一項實施例中，使讀取位準沿預期臨限電壓隨著時間而移位之一方向移位。可使讀取位準向下或向上移位。應注意，在過程1000期間，步驟1006可重複數次。在一項實施例中，使讀取位準每次移位同一量。舉例而言，可使讀取位準每次移位50 mV。然而，電壓移位之量值可自步驟1006之一個反覆至下一個反覆不同。而且，移位之方向可改變。舉例而言，最初，移位可係至較低電壓。然而，若看起來並未使進程位於一適合讀取位準處，則可使讀取位準向上移位。
在一項實施例中，移位量隨錯誤比較計數而變。舉例而言，在錯誤比較計數高時移位可係大的，且在錯誤比較計 數減少時，讀取位準移位亦減少。錯誤比較計數建議讀取位準距兩個臨限電壓分佈之間的谷值之距離。在錯誤比較高時，可能讀取位準遠離谷值位置，此意指在下一反覆期間可在不跳過谷值位置之情況下做出一較大移位。
在步驟1008中，在新讀取位準處讀取該等記憶體胞。在步驟1010中，將步驟1008之讀取結果傳送至一第二組資料鎖存器。在一項實施例中，此等鎖存器係在記憶體晶粒212上。作為一項實例，該等資料鎖存器在感測區塊300中之資料鎖存器494中。
在步驟1012中，比較第一組及第二組資料鎖存器中之結果。在一項實施例中，基於一記憶體胞地在第一資料鎖存器與第二資料鎖存器之間執行一「互斥或」邏輯操作。因此，在此實施例中，若一既定記憶體胞之讀取結果對兩個讀取而言相同，則該比較產生一「0」。然而，在此實施例中，若針對一既定記憶體胞之讀取結果針對該兩個讀取不同，則該比較產生一「1」。一比較結果「1」可在本文中稱為一「錯誤比較」。圖10B繪示鎖存器494之一項實施例，鎖存器494具有一鎖存器1、鎖存器2及用於判定該兩個鎖存器中之結果之間的「互斥或」之一「互斥或」電路。該「互斥或」電路可輸出一錯誤比較結果。可針對所讀取之每一記憶體胞存在一個此種鎖存器494。
在步驟1014中，所讀取之記憶體胞之錯誤比較數目經合計且與一臨限值數目相比較。在一項實施例中，臨限值數目基於控制器之錯誤校正能力。下文論述進一步細節。在 一項實施例中，由圖10B之「互斥或」輸出之錯誤比較數目可在記憶體晶粒212上求總和。在一項實施例中，一旦總數達到某一限值(例如，32、64等等)計數即停止。
若該等錯誤比較大於臨限值，則此可指示尚未找出一適合讀取位準。若是，則在步驟1015中最大讀取(MaxRead)之計數遞增一。然後，在步驟1016中比較最大讀取與一限值。應注意，在某些情形中，錯誤比較之數目可並未達到低於所允許之最大數目個反覆內之臨限值(步驟1014)之一位準。此可指示該資料係不可讀取的。然而，亦可使用其他技術來讀取該資料。若儘管嘗試在不同讀取位準處讀取但錯誤比較之數目仍不能變得低於臨限值，則過程1000可結束。在一項實施例中，藉由即使最低數目個錯誤比較仍不低於臨限值亦使用對應於彼數目之讀取位準之結果來結束過程1000。任何讀取錯誤皆可被良好地校正，尤其是在臨限值良好地在可校正錯誤之邊界內之情況下。
只要尚未執行最大數目個讀取，過程1000即可返回至步驟1006以使該讀取位準移位。而且，在步驟1017中，儲存於第二組資料鎖存器中之結果可被傳送至第一組資料鎖存器中。因此，在執行下一讀取時，第二組資料鎖存器自由地儲存最近的讀取結果。在一項實施例中，反轉資料鎖存器之角色，而非在步驟1016中將結果自第二組資料鎖存器實際傳送至第一組資料鎖存器。舉例而言，可將接下來的讀取結果儲存在第一組資料鎖存器(而非如步驟1010中所指示之第二組)中。
最後，錯誤比較之數目應變得低於臨限值(步驟1014=是)。此可指示最當前讀取位準適合於讀取該等記憶體胞。在一項實施例中，此指示所使用之錯誤校正將能夠校正任何錯誤讀取。應注意，可在比用於校正錯誤之一邊界情形顯著較低之位準處設定步驟1014中之臨限值數目。舉例而言，錯誤校正可能可校正100個錯誤讀取。然而，臨限值可經設定以使得可能存在少於40個錯誤讀取。應注意，大體而言，錯誤比較之數目並不與錯誤讀取之數目相同。然而，在某些實施例中，在錯誤比較數目與錯誤讀取數目之間存在一關係或相關性。
在步驟1018中，可將第二組鎖存器中之結果用作實際讀取結果。在一項實施例中，將此等結果移位出資料鎖存器494用於進一步處理。應注意，此等結果指示每一記憶體胞是具有高於還是低於一既定讀取位準之一臨限電壓。換言之，該等結果可在兩個資料狀態之間進行區分。舉例而言，該等結果可在F狀態與G狀態之間進行區分。可執行在其他讀取位準(例如，VrA、VrB等等)處讀取以便判定每一記憶體胞之資料狀態。
應注意，可儲存最終讀取位準用於稍後使用。舉例而言，下一次將讀取此記憶體胞群組時，可將該初始讀取位準用作步驟1002中之初始讀取位準。最終讀取位準可儲存於記憶體上之暫時暫存器中之一者中，或者其可外部地儲存於控制器之非揮發性記憶體中。然而，應注意，不要求在每次讀取記憶體胞時皆使用過程1000。在一項實施例 中，僅使用最終讀取位準來讀取該等記憶體胞。因此，在一項實施例中，在步驟1020中儲存最終讀取位準。應注意，可在不發送讀取結果離開記憶體晶粒212之情況下判定讀取位準。舉例而言，無需將讀取結果發送至一外部控制器以執行複雜計算。此外，可在不將ECC校正應用於該等結果之情況下找出讀取位準。然而，應注意，可在動態找出讀取位準之後應用ECC校正。
圖11A繪示針對一項實施例在錯誤比較與錯誤讀取之間的一可能關係(亦稱為失敗位元計數)之一圖表。與讀取電壓位準相對地繪製錯誤比較及錯誤讀取。作為實例，錯誤比較可係根據過程800或過程1000之錯誤比較。一錯誤比較點之讀取位準可係在用於判定錯誤比較計數之該對讀取位準當中所使用之最當前讀取位準。錯誤比較之標度係為任意單位。同樣，錯誤讀取之標度係為任意單位。
大體而言，錯誤比較可與圖11A之圖表中之錯誤讀取相關。圖11B繪示針對一項實施例在錯誤讀取與錯誤比較之間的一相關性1150之一圖表。應注意，若將該臨限值設定至某一特定數目(例如，20)，則此可與一定數目個錯誤讀取相關。因此，該臨限值可經設定以與某一可容許數目個錯誤讀取相關。應注意，錯誤讀取數目可遠低於記憶體裝置上之控制器244之ECC能力。
圖12係闡述用於執行一讀取操作之一過程1200之一項實施例之一流程圖。圖12在不闡述如何確立動態讀取位準之情況下闡述一大體讀取過程。在過程1200中，使用具有讀 取位準VrA、VrB及VrC之讀取。因此，過程1200闡述讀取儲存每記憶體胞兩個位元之記憶體胞。應注意，可使用動態讀取以判定VrA、VrB及VrC中之一或多者之電壓位準。
圖12之過程可針對囊括一區塊之所有位元線、一區塊之僅奇數位元線、一區塊之僅偶數位元線或一區塊之其他位元線子組的一頁來執行。在步驟1240中，將讀取參考電壓Vra施加至與目標頁相關聯之適當字線。在步驟1242中，感測與該頁相關聯之位元線以基於Vra至所定址記憶體單元之控制閘之施加來判定該等記憶體單元接通還是並未接通。導電之位元線指示該等記憶體胞已接通；因此，彼等記憶體胞之臨限電壓低於Vra(例如，在抹除狀態下)。在步驟1244中，將位元線之感測結果儲存於彼等位元線之適當鎖存器中。
在步驟1246中，將讀取參考電壓Vrb施加至與所讀取之頁相關聯之字線。在步驟1248中，如上文所述感測該等位元線。在步驟1250中，將結果儲存於該等位元線之適當鎖存器中。
在步驟1252中，將讀取參考電壓Vrc施加至與該頁相關聯之字線。在步驟1254中，感測該等位元線以判定哪些記憶體胞接通，如上文所闡述。在步驟1256中，將來自感測步驟之結果儲存於該等位元線之適當鎖存器中。
在步驟1258中，判定每一位元線之資料值。舉例而言，若一記憶體胞在Vra處導電，則該記憶體胞在抹除狀態下。若一記憶體胞在Vrb及Vrc處導電但在Vra處不導電， 則該記憶體胞在狀態A下。若該記憶體胞在Vrc處導電但在Vra及Vrb處不導電，則該記憶體胞在狀態B下。若該記憶體胞在Vra、Vrb或Vrc處皆不導電，則該記憶體胞在狀態C下。在其他實施例中，感測各種位準(Vra、Vrb及Vrc)可以不同次序發生。
圖13A闡述動態判定讀取位準之一過程1300之一項實施例之一流程圖。過程1300闡述動態判定讀取位準供用於圖12之讀取操作中之一項實施例。過程1300可針對儲存每記憶體胞兩個以上位元之記憶體胞來修改。
在過程1300中，可使用諸如過程800或過程1000之一過程來動態判定用於在兩個狀態之間進行區分之一讀取位準(例如，VrA)。然後，可基於第一讀取位準來判定後續讀取位準(例如，VrB、VrC)之初始值。舉例而言，可判定VrB及VrC之初始值供用於諸如過程800或過程1000之一過程中。用於闡述圖13A之標記將如下。將使用一單撇號指代用於前次讀取之讀取位準。一雙撇號將係指此次動態判定之讀取位準。舉例而言，VrA'係指前次讀取操作之讀取位準，而VrA"係指將動態判定之新讀取位準。若不使用撇號，則此指示對讀取位準之一大體參考。
在步驟1302中，動態判定VrA"之一讀取位準。在一項實施例中，使用過程800。在一項實施例中，使用過程1000。應注意，判定VrA"之過程可達成圖12之步驟1240至1244。舉例而言，應用在過程1000期間使用之前次讀取位準可被視為將VrA施加至一字線(步驟1240)。使用前次組 結果之步驟1018可被視為步驟1244之一項實施例(儲存結果)。
在步驟1304中，記錄VrA"與VrA'之間的差異。舉例而言，VrA"可比VrA'小150 mV。作為一項實例，VrA'可係在工廠設定之預設讀取位準。因此，此指示此讀取位準已自預設位準移位150 mV。
在步驟1306中，基於VrB'及VrA"與VrA'之間的差來判定VrB之一初始值。在最簡單實例中，可藉由VrA"與VrA'之間的差來調整VrB之初始值。然而，可預期不同狀態之臨限電壓移位不同量。因此，VrB之初始值可不同於VrB'達某一其他量。
在步驟1308中，在一過程中使用VrB之初始值以動態判定一新讀取位準VrB"。舉例而言，可在圖10之步驟1002中使用VrB之初始值。然後，過程1000可繼續直至其結束為止。在過程1000中使用之前次讀取位準可用作新讀取位準VrB"。
應注意，用以判定VrB"之過程1000之某些步驟可係步驟1246至步驟1250之一項實施例。舉例而言，在過程1000中應用前次讀取位準可係步驟1246(將VrB施加至字線)之一項實施例。而且，使用來自第二組鎖存器之資料(步驟1018)可被視為步驟1250(儲存在VrB處讀取之結果)之一項實施例。
在步驟1310中，判定VrC之一初始值。在步驟1310A中，選項A係基於VrC'及VrA"與VrA'之間的差來判定 VrC。在步驟1310B中，選項B係基於VrC'及VrB"與VrB'之間的差來判定VrC。在一項實施例中，基於(VrB"-VrB')與(VrA"-VrA')之一組合來判定VrC。應注意，若預期其Vt移位將較接近於其最接近狀態，則基於最接近於VrC之一狀態來判定VrC可係更好的。類似於針對VrB之初始值之情形，可藉由藉助VrB"與VrB'之間的差來調整VrC'而判定VrC之初始值。然而，VrC之初始值可不同於VrC'達某一其他量。
在步驟1312中，使用VrC之初始值來動態判定VrC"。舉例而言，在圖10之步驟1002中使用VrC之初始值。然後，過程1000繼續直至判定VrC"為止。應注意，可藉由執行過程1000以判定VrC"來達成圖12之步驟1252至1256。
應注意，過程1300可藉由減少在過程1000中需要之讀取次數來節省時間。具體而言，在判定VrB"及VrC"時可節省時間。應注意，在需要找出七個(對於每記憶體胞3個位元之記憶體而言)或15個讀取位準(對於每記憶體胞4個位元之記憶體而言)時，可節省甚至更多時間。
藉由針對某些讀取位準跳過過程1000(或一類似過程)，可節省甚至更多時間。舉例而言，在使用過程1000判定VrA"之後，可在不執行過程1000之情況下判定一適合VrB"及VrC"。圖13B闡述根據一項實施例動態判定讀取位準之一過程1350之一項實施例之一流程圖。在過程1350中，可使用諸如過程800或過程1000之一過程來動態判定用於在兩個狀態之間進行區分之一讀取位準(例如， VrA)。然後，可基於第一讀取位準來判定其他讀取位準。
在步驟1352中，動態判定VrA"之一讀取位準。在一項實施例中，使用過程800。在一項實施例中，使用過程1000。在步驟1354中，記錄VrA"與VrA'之間的差異。舉例而言，VrA"可比VrA'小150 mV。
在步驟1356中，基於VrB'及VrA"與VrA'之間的差來判定VrB"。在最簡單實例中，可藉由VrA"與VrA'之間的差來調整VrB"。然而，可預期不同狀態之臨限電壓移位不同量。因此，VrB"可不同於VrB'達某一其他量，此可係基於VrA"與VrA'之間的差。舉例而言，VrB"可不同於VrB'達VrA"與VrA'之間的差加上某一額外固定量。亦可使用針對VrB"與VrB'之間的差及VrA"與VrA'之間的差之其他關係。應注意，在此實施例中不執行過程1000以判定VrB"。因此，可在不執行過程1000之情況下在步驟1246(見圖12)中使用VrB"之值。因此，節省甚至更多時間。
在步驟1358中，判定VrC"。在選項A中，在步驟1358A中，基於VrC'及VrA"與VrA'之間的差來判定VrC"。在選項B中，在步驟1358B中，基於VrC'及VrB"與VrB'之間的差來判定VrC"。在最簡單實例中，可藉由VrA"與VrA'之間的差來調整VrC"。然而，如上文關於VrB"所提及，VrC"可不同於VrC'達某一其他量，該量可基於VrA"與VrA'之間的差或VrB"與VrB'之間的差，或基於兩個差之一組合。同樣應注意，在此實施例中不執行過程1000以判定VrC"。因此，可在不執行過程1000之情況下在步驟1252(見圖12)中使用 VrC"之值。
同一區塊內之不同字線之適合讀取位準可彼此非常接近。因此，替代動態判定每一字線之讀取位準(使用諸如過程800或過程1000之一過程)，來自一個字線之經動態判定位準可保存在記憶體中之一暫時暫存器中，其中可自該記憶體讀取該位準並用於在另一字線上進行讀取。在一項實施例中，在所有字線上使用相同讀取位準。然而，可存在某一逐字線變化。因此，可計及此等變化。
圖14A係使用來自一個字線之經動態判定讀取位準用於另一字線之一過程1400之一項實施例之一流程圖。在步驟1402中，針對WLn動態判定讀取位準。在一項實施例中，使用過程800。在一項實施例中，使用過程1000。
在步驟1404中，將經動態判定之讀取位準儲存於一暫時暫存器中。此暫存器可係在記憶體晶粒212上或離開記憶體晶粒212。舉例而言，可將讀取位準儲存於控制器244中。該等讀取位準可儲存於記憶體晶粒212上之控制電路220中。該等讀取位準可儲存於讀取電路230中之某處，或甚至在記憶體陣列200中。
在步驟1406中，基於所儲存讀取位準來讀取WLn+1。在一項實施例中，針對一個以上字線使用完全相同之讀取位準。在一項實施例中，使用一字線相依性以基於所儲存讀取位準來判定讀取位準。舉例而言，接近汲極選擇閘極之字線可比其他字線經受更多或經受更少臨限電壓移位。因此，可計及此因素以判定彼等字線之讀取位準。
在步驟1408中，基於所儲存讀取位準來讀取WLn+2。在步驟1410中，基於所儲存讀取位準來讀取WLn+m。步驟1418至1410可類似於步驟1406。然而，如所提及，可計及字線相依性因素。步驟1408與步驟1410之間的虛線箭頭指示可讀取其他字線。應注意，可以與圖14A中所繪示之次序不同的一次序來讀取字線。
在動態判定讀取位準時可節省時間之另一方式係使用施加至一選定字線之同一電壓來感測一個以上臨限電壓。舉例而言，可在步驟802中使用此方式以讀取該等讀取位準中之兩者。參照圖10，可使用同一字線電壓來執行步驟1002之初始讀取及在步驟1008處之第二讀取兩者。若在過程1000中更多讀取被視為必需，則可使用同一字線電壓執行第三讀取及第四讀取。
在一項實施例中，在讀取一個區塊時可使用來自另一區塊之經動態判定讀取位準。舉例而言，可在約同一時間點處將大量記憶體一起寫入且儲存於多組區塊上。此等區塊可保持基本上不被觸碰，且因此其可經歷相同資料保留/熱應力等等。然後可預期此等區塊中之WL將展示類似Vt移位。因此，來自一個區塊之經動態判定讀取位準可用於另一區塊。
圖14B係將來自一個區塊之經動態判定讀取位準用於另一區塊之一過程1450之一項實施例之一流程圖。在步驟1452中，程式化多個區塊中之字線。此可發生在約同一時間點處。在步驟1454中，追蹤在約同一時間點處寫入之區 塊。在一項實施例中，控制器244追蹤此等區塊。控制器244可記錄在約同一時間點處寫入哪些區塊，且然後追蹤在此狀態下留下哪些區塊。若再次程式化一區塊(或其中之某些字線)，則控制器244可排除經程式化之彼區塊(或某些字線)。
在步驟1456中，針對所追蹤區塊中之一者中之至少一個字線來動態判定讀取位準。在步驟1458中，經動態判定之讀取位準可儲存於記憶體晶粒212上或控制器244中。在任一情形中，該儲存可係在一暫時暫存器中或永久儲存器中。
在步驟1460中，基於該等經動態判定之讀取位準來讀取所追蹤區塊中之另一者中之字線。此可涉及直接使用經動態判定之讀取位準，或在另一區塊中使用該等經動態判定讀取位準之前對其做出某一調整。應注意，不要求在步驟1458之後立即執行步驟1460。
圖15係使用一單個字線電壓來感測兩個不同臨限電壓之一過程1500之一項實施例之一流程圖。在步驟1502中，將一讀取通過電壓Vread施加至未選定字線。該讀取通過電壓可充分高以致使一記憶體胞導電，而無論該記憶體胞之資料狀態如何。
在步驟1504中，將一讀取比較電壓Vcgrv施加至一選定字線。該讀取比較電壓通常接近於在過程1500中所測試之臨限電壓。應注意，施加該讀取比較電壓可導致一既定NAND串上之一選定記憶體胞導電。此外，傳導電流之量 值可隨記憶體胞之臨限電壓而變。若記憶體胞之臨限電壓低於該讀取比較電壓，則該記憶體胞可具有一傳導電流。
在步驟1506中，感測位元線達一第一時間長度。在一項實施例中，在步驟1506之前將耦合至一既定位元線之一電容器充電。然後，在步驟1506中，藉由傳導電流(若存在)將電容器放電。若傳導電流足夠強，則電容器電壓將降至指示該記憶體胞接通(例如，傳導一電流)之一位準。
應注意，電容器放電之時間(「感測時間」)越長，對於同一傳導電流而言該電容器電壓預期降低得越多。因此，感測時間可經選擇以調整正感測哪一臨限電壓。在一項實施例中，以較短感測時間進行感測意指記憶體胞必須將較高傳導電流穿過NAND串以便被偵測為「接通」，此意指其Vt需要低於若藉助一較長感測時間來完成感測則需要之Vt。
在步驟1508中，感測位元線達一第二時間長度。舉例而言，在步驟1508中感測位元線達一較長時間，此可測試比步驟1508高之一Vt。步驟1508可涉及感測到與步驟1506相同之感測電容器。另一選擇係，可使用兩個不同感測電容器。於此情形中，可將位元線電流之一複製品提供至第二電容器。
在步驟1510中，儲存來自第一感測時間之結果。在步驟1512中，儲存來自第二感測時間之結果。由於第一感測時間較短，因此其測試到一較低臨限電壓。因此，步驟1510之結果係針對VrA，而步驟1512之結果係針對VrA+x mV。 然而，在另一實施例中，第一感測時間可長於第二感測時間。於此情形中，步驟1510之結果係針對VrA，而步驟1512之結果係針對VrA-x mV，其中x>0。
應注意，圖15係用於使用同一字線電壓感測兩個不同Vt之一項實施例。在一項實施例中，替代地使用源極隨耦器感測。圖16係使用源極隨耦器感測來讀取之一過程1600之一項實施例之一流程圖。過程1600可用於步驟802期間以使用相同字線電壓在兩個不同位準處讀取。過程1600可用於過程1000期間以使用相同字線電壓在兩個不同位準處讀取。
在步驟1602中，將共同源極線充電至高達Vdd~2.5 V。在步驟1604中，使選定位元線浮動以藉由自共同源極線流動至位元線之電流來充電。
在步驟1606中，將Vread施加至未選定字線。在步驟1608中，將Vcgrv施加至選定字線。基於每一NAND串上之選定記憶體胞之臨限電壓，該記憶體胞可傳導一電流。此電流可自源極線流動至位元線，因此為位元線充電。對於一高導電記憶體胞而言，在某一感測時間內，可流動一較高電流，因此將相關聯位元線充電至一較高電壓位準。另一方面，一非導電記憶體胞將不使得任何電流流動，從而導致位元線保持在初始位準處。因此，藉由感測位元線處之電壓位準，可評判記憶體胞之狀態。
在步驟1610中，針對一第一電壓位準感測該等位元線。在步驟1612中，針對一第二電壓位準來感測該等位元線。 此兩個電壓位準意欲測試稍微不同之臨限電壓。因此，可使用一單個字線電壓來測試相差達(舉例而言)50 mV之兩個臨限電壓。應注意，對於過程1600及1500兩者而言，與使字線電壓位準移位以在兩個不同臨限值處進行感測(如在過程1000之步驟1006中所做)相反，使用一單個字線電壓來感測多個臨限值。因此，減少使字線在兩個不同Vcgrv位準處之兩個不同讀取之間穩定所需之任何額外時間。
在一項實施例中，在動態判定讀取位準時所使用之讀取位準彼此不同達某一設定量。舉例而言，在過程1000中，第二讀取(步驟1008)可與第一讀取(步驟1002)相差50 mV。然後，對於步驟1008之下一反覆而言，可將讀取調整另一50 mV。應注意，此係圖8中之步驟802之一項實施例。
在一項實施例中，可為兩個最當前讀取使用同一讀取位準，而非在每一連續讀取處使用不同讀取位準。因此，在步驟802之一項實施例中，為兩個最當前讀取使用相同讀取位準。應注意，此仍允許計數錯誤比較。由於讀取位準並未改變，因此錯誤比較可係由讀取雜訊導致，讀取雜訊致使一記憶體胞之臨限電壓在一個讀取至另一讀取地波動。若該讀取位準接近於兩個臨限電壓分佈之間的谷值，則存在較少記憶體胞接近於該讀取位準，此意指僅少量記憶體胞之臨限電壓可由於讀取雜訊而來回跳動。此意指錯誤比較計數應為低的。另一方面，若讀取位準遠離谷值，則在臨限電壓分佈之彼點處將存在較多個記憶體胞，則將 存在大得多的數目個記憶體胞可在臨限電壓周圍跳動且計數為錯誤比較。因此，錯誤比較計數可仍用作與錯誤讀取(或失敗位元計數)相關之一量度。應注意，針對兩個讀取使用同一讀取位準可節省時間，此乃因在兩個連續讀取之間無需使字線斜變至一不同電壓。
圖17繪示用於動態判定讀取位準之一過程1700之一項實施例之一流程圖。過程1700為兩個最當前讀取使用相同讀取位準。過程1700係過程800之一項實施例。由於過程1700類似於過程1000，因此將不詳細闡述過程1700。
在步驟1701中，將最大讀取初始化至零。在步驟1702中，執行一第一讀取。此讀取係在一初始讀取位準處，該初始讀取位準可係一預設讀取位準，即擁有此記憶體晶粒212、區塊、字線等等之前次讀取位準。該讀取位準可係該區塊中之某一其他字線、該晶粒中之一不同區塊等等之前次讀取位準。在步驟1704中，將第一讀取之結果傳送至一第一組資料鎖存器中。
在步驟1706中，在與步驟1702相同之位準處執行一第二讀取。應注意，不對選定字線上之電壓做出任何移位，因此節省時間。在步驟1710中，將第二讀取之結果傳送至一第二組資料鎖存器中。
在步驟1712中，比較第一組鎖存器與第二組鎖存器中之資料。在步驟1714中，做出錯誤比較是否小於某一臨限值數目之一判定。該臨限值數目可經確立以使得其與一錯誤讀取計數相關。舉例而言，錯誤讀取計數可係可藉由一 ECC演算法來校正之一計數。在一項實施例中，預期在讀取位準接近於最佳讀取位準時錯誤比較計數較小。如上文提及，一較低錯誤比較計數之一個可能原因係錯誤比較計數可隨雜訊而變。在最佳讀取位準附近，存在較少記憶體胞。因此，在一項實施例中，應存在較少記憶體胞受雜訊影響。
若錯誤比較計數並不小於臨限值，則在步驟1715中最大讀取遞增。若最大讀取超過限值(步驟1716)，則該過程結束。假設尚未執行最大數目個反覆，則在步驟1717中將來自第二組鎖存器之資料傳送至第一組鎖存器。在步驟1718中，使讀取位準移位。在一項實施例中，使讀取位準沿臨限電壓分佈預期移動之方向移位。舉例而言，可使讀取位準向下移位。可使讀取位準移位任一量。在一項實施例中，移位量隨錯誤比較計數而變。舉例而言，在某些情形中，錯誤比較計數可建議讀取位準距兩個臨限電壓分佈之間的谷值多遠。因此，若錯誤比較計數高，則可使下一反覆之讀取位準移位一較大量，而無跳過最佳讀取位置(其大體出現於毗鄰狀態之間的谷值位置處)之過多風險。類似地，若錯誤比較計數較低，則可使用小移位量。
然後，以新讀取位準重複步驟1702至1714。最後，錯誤比較計數應小於臨限值。在情形如此時，在步驟1719中可使用來自第二組鎖存器之資料。應注意，在一項實施例中，可替代地使用來自第一組鎖存器之資料。
在步驟1720中，基於前次讀取位準來確立動態讀取位 準。應注意，於此情形中，在前兩次讀取中之每一者中皆使用前次讀取位準。此動態讀取位準可儲存用於稍後使用。其可在稍後讀取同一單元(例如，字線、區塊、記憶體晶粒)時使用。其亦可在讀取某一其他單元時使用。舉例而言，其可在讀取同一區塊中之一不同字線時使用。其亦可用於幫助判定用於在其他狀態之間進行區分之讀取位準。
在某些實施例中，在現場判定動態讀取位準。在一項實施例中，在晶圓分類期間或在裝運記憶體裝置之前的某一其他時間期間動態判定讀取位準。應注意，此可用於確立預設讀取位準。此外，此等預設讀取位準可調諧用於不同單元(例如，記憶體晶粒、區塊、字線等等)。因此，在一項實施例中，將不同單元之單獨預設讀取位準儲存於記憶體裝置上。
一項實施例包含一種操作非揮發性儲存之方法。該方法包括在一第一組讀取位準處讀取一記憶體晶粒上之一非揮發性儲存元件群組。該非揮發性儲存元件群組儲存複數個資料狀態。將該等讀取位準中之兩個最當前讀取位準之結果儲存於記憶體晶粒上。判定該群組中之非揮發性儲存元件中之多少非揮發性儲存元件展示針對該兩個最當前讀取位準之讀取之間的一不同結果之一計數。使用儲存於記憶體晶粒上之結果來在記憶體晶粒上執行該判定。在該計數達到一預定準則時基於該讀取位準來判定用於在該複數個資料狀態中之一第一對毗鄰資料狀態之間進行區分之一動 態讀取位準。
一項實施例包含一非揮發性儲存裝置，其包括：一記憶體晶粒，該記憶體晶粒上之一非揮發性儲存元件群組，及與該非揮發性儲存元件群組連通之一或多個管理電路。該非揮發性儲存元件群組儲存複數個資料狀態。該一或多個管理電路在一第一組讀取位準處讀取該非揮發性儲存元件群組。該一或多個管理電路將該等讀取位準中之兩個最當前讀取位準之結果儲存於該記憶體晶粒上。該一或多個管理電路判定該群組中之非揮發性儲存元件中之多少非揮發性儲存元件展示在該兩個最當前讀取位準處之讀取之間的一不同結果之一計數。該一或多個管理電路使用儲存於記憶體晶粒上之結果來在記憶體晶粒上判定計數。在該計數達到一預定準則時，該一或多個管理電路基於該讀取位準來確立用於在該複數個資料狀態中之一第一對毗鄰資料狀態之間進行區分之一經調整讀取位準。
一項實施例包含一種操作非揮發性儲存之方法，該方法包括以下各項。做出一記憶體晶粒上之一非揮發性儲存元件群組中之每一非揮發性儲存元件是否具有高於一第一位準之一臨限電壓之一判定。該非揮發性儲存元件群組儲存複數個資料狀態，該群組中之該等非揮發性儲存元件中之某些非揮發性儲存元件儲存錯誤碼。將該群組中之該等非揮發性儲存元件中之每一者是否具有高於該第一位準之一臨限電壓之指示儲存於該記憶體晶粒上。做出該群組中之每一非揮發性儲存元件是否具有高於一第二位準之一臨限 電壓之一判定。將該群組中之該等非揮發性儲存元件中之每一者是否具有高於該第二位準之一臨限電壓之指示儲存於該記憶體晶粒上。判定該等非揮發性儲存元件中之多少非揮發性儲存元件具有在該第一位準與該第二位準之間的一臨限電壓之一計數。基於所儲存指示在該記憶體晶粒上執行該判定。做出該計數是否小於一臨限量之一判定。該臨限量對應於可使用該等錯誤碼校正之錯誤之一位準。若該計數小於該臨限量則將該第一位準或第二位準中之一者確立為用於在一對資料狀態之間進行區分之一位準。
一項實施例包含一種操作非揮發性儲存之方法，該方法包括：在一第一讀取位準處讀取一記憶體晶粒上之一非揮發性儲存元件群組，該等非揮發性儲存元件儲存複數個資料狀態，該第一讀取位準接近用於在該複數個資料狀態中之兩個資料狀態之間進行區分之一讀取位準；將針對該群組中之該等非揮發性儲存元件中之每一者之在第一位準處之讀取之第一結果儲存於該記憶體晶粒上之一第一資料鎖存器中；在一第二讀取位準處讀取該非揮發性儲存元件群組，該第二讀取位準接近用於在兩個資料狀態之間進行區分之讀取位準，該第一讀取位準及第二讀取位準測試不同臨限電壓；將針對該群組中之該等非揮發性儲存元件中之每一者之在第二位準處之讀取之第二結果儲存於該記憶體晶粒上之一第二資料鎖存器中；在該第一資料鎖存器中之第一結果與該第二資料鎖存器中之第二結果之間執行一「互斥或」以產生一錯誤比較計數；及若該錯誤比較計數 小於一臨限量則使用該等第一結果或第二結果中之一者作為用於在該兩個資料狀態之間進行區分之結果。
一項實施例包含一非揮發性儲存裝置，其包括：一記憶體晶粒；該記憶體晶粒上之一非揮發性儲存元件群組，該非揮發性儲存元件群組儲存複數個資料狀態；該記憶體晶粒上之一第一資料鎖存器；該記憶體晶粒上之一第二資料鎖存器；及與該非揮發性儲存元件群組連通之一或多個管理電路。該一或多個管理電路在一第一讀取位準處讀取該非揮發性儲存元件群組，該第一讀取位準接近用於在該複數個資料狀態中之兩個資料狀態之間進行區分之一讀取位準。該一或多個管理電路將針對該群組中之該等非揮發性儲存元件中之每一者在該第一位準處之讀取之第一結果儲存於該第一資料鎖存器中。該一或多個管理電路在一第二讀取位準處讀取該非揮發性儲存元件群組。該第二讀取位準接近用於在該兩個資料狀態之間進行區分之讀取位準。該第一讀取位準及第二讀取位準測試不同臨限電壓。該一或多個管理電路將針對該群組中之該等非揮發性儲存元件中之每一者在該第二位準處之讀取之第二結果儲存於該第二資料鎖存器中。該一或多個管理電路在該第一資料鎖存器中之第一結果與該第二資料鎖存器中之第二結果之間執行一「互斥或」以產生一錯誤比較計數。若該錯誤比較計數小於一臨限量，則該一或多個管理電路使用該等第一結果或第二結果中之一者作為用於在該兩個資料狀態之間進行區分之結果。
已出於圖解說明及闡述之目的提供前述詳細闡述。其並非意欲窮盡或將實施例限定至所揭示之精確形式。根據以上教示，諸多修改及變化形式皆係可能的。所闡述實施例經選擇以便最好地闡釋原理及實踐應用，藉此使得其他熟習此項技術者能夠最好地利用各種實施例且做出適合於所預期之特定用途之各種修改。實施例之範疇意欲由隨附申請專利範圍定義。
100‧‧‧電晶體
100CG‧‧‧控制閘極
100FG‧‧‧浮動閘極
102‧‧‧電晶體
102CG‧‧‧控制閘極
102FG‧‧‧浮動閘極
104‧‧‧電晶體
104CG‧‧‧控制閘極
104FG‧‧‧浮動閘極
106‧‧‧電晶體
106CG‧‧‧控制閘極
106FG‧‧‧浮動閘極
1150‧‧‧錯誤讀取與錯誤比較之間的相關性
120‧‧‧第一(或汲極側)選擇閘極/選擇閘極
120CG‧‧‧控制閘極
122‧‧‧第二(或源極側)選擇閘極/選擇閘極
122CG‧‧‧控制閘極
126‧‧‧位元線觸點
128‧‧‧源極線
200‧‧‧記憶體胞陣列/記憶體陣列
210‧‧‧記憶體裝置
212‧‧‧記憶體晶粒或晶片
220‧‧‧控制電路
222‧‧‧狀態機/狀態機電路
224‧‧‧晶片上位址解碼器/解碼器電路
226‧‧‧電力控制模組/電力控制電路
230A‧‧‧讀取/寫入電路
230B‧‧‧讀取/寫入電路
232‧‧‧線
234‧‧‧線
240A‧‧‧列解碼器/解碼器/解碼器電路
240B‧‧‧列解碼器/解碼器/解碼器電路
242A‧‧‧行解碼器/解碼器/解碼器電路
242B‧‧‧行解碼器/解碼器/解碼器電路
244‧‧‧控制器
300‧‧‧感測區塊
420‧‧‧資料匯流排
470‧‧‧感測電路
472‧‧‧資料匯流排/匯流排
480‧‧‧感測模組
482‧‧‧位元線鎖存器
490‧‧‧共同部分
492‧‧‧處理器
493‧‧‧輸入線
494‧‧‧資料鎖存器/資料鎖存器堆疊/鎖存器
496‧‧‧輸入/輸出介面
702‧‧‧Vt分佈曲線
704‧‧‧Vt分佈曲線
711‧‧‧將被錯誤讀取之記憶體胞
712‧‧‧Vt分佈曲線
714‧‧‧Vt分佈曲線
SGD‧‧‧選擇線/汲極側選擇線
SGS‧‧‧選擇線/源極側選擇線
VrA‧‧‧抹除狀態與A狀態之間的讀取參考電壓/讀取位準
VrB‧‧‧在A狀態與B狀態之間的讀取參考電壓/讀取位準
WL_d0‧‧‧虛擬字線
WL_d1‧‧‧虛擬字線
WL0‧‧‧字線/資料字線
WL1‧‧‧字線/資料字線
WL2‧‧‧字線/資料字線
WL3‧‧‧字線/資料字線
WL63‧‧‧資料字線
圖1係一NAND串之一俯視圖。
圖2係該NAND串之一等效電路圖。
圖3係一非揮發性記憶體系統之一方塊圖。
圖4係繪示一記憶體陣列之一項實施例之一方塊圖。
圖5係繪示一感測區塊之一項實施例之一方塊圖。
圖6A繪示一組實例Vt分佈。
圖6B繪示一組實例Vt分佈。
圖7繪示針對兩個資料狀態之臨限電壓分佈。
圖8係動態判定一晶片上讀取位準之一過程之一項實施例之一流程圖。
圖9繪示讀取位準及相關聯錯誤比較之一項實施例。
圖10A係動態判定一記憶體晶粒上之一讀取位準之一過程之一項實施例之一流程圖。
圖10B繪示資料鎖存器之一項實施例。
圖11A繪示針對一項實施例在錯誤比較與錯誤讀取之間的一可能關係之一圖表。
圖11B繪示針對一項實施例在錯誤讀取與錯誤比較之間的一相關性之一圖表。
圖12係闡述用於執行一讀取操作之一過程之一項實施例之一流程圖。
圖13A闡述動態判定讀取位準之一過程之一項實施例之一流程圖。
圖13B闡述動態判定讀取位準之一過程之一項實施例之一流程圖。
圖14A係將來自一個字線之經動態判定讀取位準用於另一字線之一過程之一項實施例之一流程圖。
圖14B係將來自一個區塊之經動態判定讀取位準用於另一區塊之一過程之一項實施例之一流程圖。
圖15係使用一單個字線電壓來感測兩個不同臨限電壓之一過程之一項實施例之一流程圖。
圖16係使用源極隨耦器感測進行讀取之一過程之一項實施例之一流程圖。
圖17繪示用於動態判定讀取位準之一過程之一項實施例之一流程圖。

Claims (25)

  1. 一種操作非揮發性儲存器之方法，其包括：在一第一組讀取位準處讀取一記憶體晶粒上之一非揮發性儲存元件群組，該非揮發性儲存元件群組儲存複數個資料狀態；將該等讀取位準中之兩個最當前讀取位準之結果儲存於該記憶體晶粒上；判定該群組中之該等非揮發性儲存元件中之多少非揮發性儲存元件展示針對該兩個最當前讀取位準之該等讀取之間的一不同結果之一計數，使用儲存於該記憶體晶粒上之該等結果在該記憶體晶粒上執行該判定；及當該計數達到一預定準則時基於該讀取位準來確立用於在該複數個資料狀態中之一第一對毗鄰資料狀態之間進行區分之一動態讀取位準。
  2. 如請求項1之方法，其中該非揮發性儲存元件群組中之一部分儲存錯誤校正碼，該計數達到該預定準則包含該計數低於對應於可藉由使用該等錯誤校正碼應用錯誤校正而校正之一位準的一臨限量。
  3. 如請求項1之方法，其中該計數達到該預定準則包含該計數達到一最小值。
  4. 如請求項1之方法，其中該等讀取位準彼此不同達一均勻步階大小。
  5. 如請求項4之方法，其中該動態讀取位準係一第一動態讀取位準，且該方法進一步包括： 在彼此不同達該均勻步階大小之一第二組讀取位準處讀取該非揮發性儲存元件群組；將該第二組讀取位準中之兩個最當前讀取位準之結果儲存於該記憶體晶粒上；及判定該群組中之該等非揮發性儲存元件中之多少非揮發性儲存元件展示針對該第二組中之該兩個最當前讀取位準之該等讀取之間的一不同結果之一計數，使用儲存於該記憶體晶粒上之該等結果在該記憶體晶粒上執行該判定；及當該計數達到一預定準則時基於該讀取位準來確立用於在該複數個資料狀態中之一第二對毗鄰資料狀態之間進行區分之一第二動態讀取位準。
  6. 如請求項5之方法，其進一步包括：基於用於在該第一對毗鄰資料狀態之間進行區分之該第一動態讀取位準來判定該第二組讀取位準之一初始讀取位準。
  7. 如請求項1之方法，其中該第一組讀取位準中之一第一讀取位準係一預設讀取位準，且該第一組讀取位準中之一第二讀取位準係沿其中預期該非揮發性儲存元件群組之臨限值分佈隨時間移動之一方向。
  8. 如請求項1之方法，其中該非揮發性儲存元件群組與一第一字線相關聯，且該方法進一步包括使用該第一動態讀取位準作為用於針對與其他字線相關聯之非揮發性儲存元件在該第一對毗鄰資料狀態之間進行區分之一初始 讀取位準。
  9. 如請求項1之方法，其中該第一組讀取位準中之至少兩個讀取位準具有相同量值。
  10. 如請求項1之方法，其中該儲存在該等讀取位準中之每一者處之該讀取之結果包含將來自在該等讀取位準中之一第一讀取位準處讀取之結果儲存於一第一資料鎖存器中及將來自在該等讀取位準中之一第二讀取位準處讀取之結果儲存於一第二資料鎖存器中，該判定該群組中之該等非揮發性儲存元件中之多少非揮發性儲存元件展示在該兩個最當前讀取位準處之該等讀取之間的一不同結果之一計數包含執行該第一資料鎖存器中之該等結果與該第二資料鎖存器中之該等結果之一「互斥或(XOR)」。
  11. 一種非揮發性儲存裝置，其包括：一記憶體晶粒；一非揮發性儲存元件群組，其在該記憶體晶粒上，該非揮發性儲存元件群組儲存複數個資料狀態；一或多個管理電路，其與該非揮發性儲存元件群組連通，該一或多個管理電路在一第一組讀取位準處讀取該非揮發性儲存元件群組，該一或多個管理電路將該等讀取位準中之兩個最當前讀取位準之結果儲存於該記憶體晶粒上，該一或多個管理電路判定該群組中之該等非揮發性儲存元件中之多少非揮發性儲存元件展示在該兩個最當前讀取位準處之該等讀取之間的一不同結果之一計數，該一或多個管理電路使用儲存於該記憶體晶粒上之 該等結果在該記憶體晶粒上判定該計數，當該計數達到一預定準則時該一或多個管理電路基於該讀取位準來確立用於在該複數個資料狀態中之一第一對毗鄰資料狀態之間進行區分之一經調整讀取位準。
  12. 如請求項11之非揮發性儲存裝置，其中該非揮發性儲存元件群組中之某些非揮發性儲存元件儲存錯誤校正碼，該一或多個管理電路判定該計數是否達到對應於可藉由使用該等錯誤校正碼應用錯誤校正而校正之一位準的一臨限量以判定該計數是否達到該預定準則。
  13. 如請求項11之非揮發性儲存裝置，其中該一或多個管理電路判定該計數是否達到一最小值以判定該計數是否達到該預定準則。
  14. 如請求項11之非揮發性儲存裝置，其中該第一組中之該等讀取位準彼此不同達一均勻步階大小。
  15. 如請求項14之非揮發性儲存裝置，其中：該一或多個管理電路在彼此不同達一步階大小之一第二組讀取位準處讀取該非揮發性儲存元件群組，該一或多個管理電路將該第二組讀取位準中之兩個最當前讀取位準之結果儲存於該記憶體晶粒上，該一或多個管理電路判定該群組中之該等非揮發性儲存元件中之多少非揮發性儲存元件展示針對該第二組中之該兩個最當前讀取位準之該等讀取之間的一不同結果之一計數，該判定係使用儲存於該記憶體晶粒上之該等結果在該記憶體晶粒上執行，當該計數達到一預定準則時該一或多個管理電 路基於該讀取位準來確立用於在該複數個資料狀態中之一第二對毗鄰資料狀態之間進行區分之一經調整讀取位準。
  16. 如請求項15之非揮發性儲存裝置，其中：該一或多個管理電路基於用於在該第一對毗鄰資料狀態之間進行區分之該經調整讀取位準來判定該第二組讀取位準之一初始讀取位準。
  17. 如請求項11之非揮發性儲存系統，其進一步包括：複數個字線，該非揮發性儲存元件群組係與該複數個字線中之一第一字線相關聯之一第一非揮發性儲存元件群組，一第二非揮發性儲存元件群組與該複數個字線中之一第二字線相關聯，該一或多個管理電路使用該經調整讀取位準作為用以針對該第二非揮發性儲存元件群組在該第一對毗鄰資料狀態之間進行區分之一初始讀取位準。
  18. 如請求項11之非揮發性儲存裝置，其中該第一組讀取位準中之至少兩個連續讀取位準具有相同量值。
  19. 如請求項11之非揮發性儲存裝置，其進一步包括：該記憶體晶粒上之一第一資料鎖存器及該記憶體晶粒上之一第二資料鎖存器，用於在該第一資料鎖存器與該第二資料鎖存器之間執行一「互斥或」之邏輯，該一或多個管理電路將來自在該等讀取位準中之一第 一讀取位準處讀取之結果儲存於該第一資料鎖存器中，該一或多個管理電路將來自在該等讀取位準中之一第二讀取位準處讀取之結果儲存於該第二資料鎖存器中，該一或多個管理電路藉由執行該第一資料鎖存器中之該等結果與該第二資料鎖存器中之該等結果之一「互斥或」來判定該計數。
  20. 一種操作非揮發性儲存器之方法，其包括：a)判定一記憶體晶粒上之一非揮發性儲存元件群組中之每一非揮發性儲存元件是否具有高於一第一位準之一臨限電壓，該非揮發性儲存元件群組儲存複數個資料狀態，該群組中之該等非揮發性儲存元件中之某些非揮發性儲存元件儲存錯誤碼；b)將該群組中之該等非揮發性儲存元件中之每一者是否具有高於該第一位準之一臨限電壓之指示儲存於該記憶體晶粒上；c)判定該群組中之每一非揮發性儲存元件是否具有高於一第二位準之一臨限電壓；d)將該群組中之該等非揮發性儲存元件中之每一者是否具有高於該第二位準之一臨限電壓之指示儲存於該記憶體晶粒上；e)判定該等非揮發性儲存元件中之多少非揮發性儲存元件具有在該第一位準與該第二位準之間的一臨限電壓之一計數，基於該等所儲存指示而在該記憶體晶粒上執行該判定； f)判定該計數是否小於一臨限量，該臨限量對應於可使用該等錯誤碼校正之錯誤之一位準；g)若該計數小於該臨限量，則將該第一位準或該第二位準中之一者確立為用於在該等資料狀態中之一對資料狀態之間進行區分之一位準。
  21. 如請求項20之方法，其進一步包括：重複該a)至該g)直至該計數小於該臨限量為止，該等非揮發性儲存元件在每一重複處測試一不同的第一臨限電壓位準及第二臨限電壓位準。
  22. 一種操作非揮發性儲存器之方法，其包括：在一第一讀取位準處讀取一記憶體晶粒上之一非揮發性儲存元件群組，該等非揮發性儲存元件儲存複數個資料狀態，該第一讀取位準接近用於在該複數個資料狀態中之兩個資料狀態之間進行區分之一讀取位準；將針對該群組中之該等非揮發性儲存元件中之每一者在該第一位準處之該讀取之第一結果儲存於該記憶體晶粒上之一第一資料鎖存器中；在一第二讀取位準處讀取該非揮發性儲存元件群組，該第二讀取位準接近用於在該兩個資料狀態之間進行區分之該讀取位準，該第一讀取位準及該第二讀取位準測試不同臨限電壓；將針對該群組中之該等非揮發性儲存元件中之每一者在該第二位準處之該讀取之第二結果儲存於該記憶體晶粒上之一第二資料鎖存器中； 在該第一資料鎖存器中之該等第一結果與該第二資料鎖存器中之該等第二結果之間執行一「互斥或」以產生一錯誤比較計數；及若該錯誤比較計數小於一臨限量，則使用該等第一結果或該等第二結果中之一者作為用於在該兩個資料狀態之間進行區分之結果。
  23. 如請求項22之方法，其中該群組中之該等非揮發性儲存元件中之某些非揮發性儲存元件儲存錯誤碼，該臨限量係基於可使用該等所儲存錯誤碼校正之錯誤之一數目。
  24. 一種非揮發性儲存裝置，其包括：一記憶體晶粒；一非揮發性儲存元件群組，其在該記憶體晶粒上，該非揮發性儲存元件群組儲存複數個資料狀態；一第一資料鎖存器，其在該記憶體晶粒上；一第二資料鎖存器，其在該記憶體晶粒上；及一或多個管理電路，其與該非揮發性儲存元件群組連通，該一或多個管理電路在一第一讀取位準處讀取該非揮發性儲存元件群組，該第一讀取位準接近用於在該複數個資料狀態中之兩個資料狀態之間進行區分之一讀取位準，該一或多個管理電路將針對該群組中之該等非揮發性儲存元件中之每一者在該第一位準處之該讀取之第一結果儲存於該第一資料鎖存器中，該一或多個管理電路在一第二讀取位準處讀取該非揮發性儲存元件群組，該第 二讀取位準接近用於在該兩個資料狀態之間進行區分之該讀取位準，該第一讀取位準及該第二讀取位準測試不同臨限電壓，該一或多個管理電路將針對該群組中之該等非揮發性儲存元件中之每一者在該第二位準處之該讀取之第二結果儲存於該第二資料鎖存器中，該一或多個管理電路在該第一資料鎖存器中之該等第一結果與該第二資料鎖存器中之該等第二結果之間執行一「互斥或」以產生一錯誤比較計數，若該錯誤比較計數小於一臨限量則該一或多個管理電路使用該等第一結果或該等第二結果中之一者作為用於在該兩個資料狀態之間進行區分之結果。
  25. 如請求項24之非揮發性儲存裝置，其中該臨限量係基於一錯誤校正碼(ECC)限值。
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