TW201318067A - 單側埋入帶之製造方法 - Google Patents

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Abstract

一種單側埋入帶之製造方法，包括：形成一溝槽電容結構於一半導體基板內，其中該溝槽電容結構具有一摻雜多晶矽層與為該摻雜多晶矽層所包覆一隔離環，而該摻雜多晶矽層之一頂面係低於該半導體基板一頂面，因而形成有一第一凹口；依序形成一第一阻劑層、一第二阻劑層與一第三阻劑層於該半導體基板之上；依序圖案化該第三阻劑層、該第二阻劑層與該第一阻劑層，形成三層圖案化阻劑層於該半導體基板上；部分移除為該三層圖案化阻劑層所露出之該摻雜多晶矽層之該部以形成一第二凹口；移除該三層圖案化阻劑層；以及形成一絕緣層於該第二凹口內及該第一凹口之一部內。

Description

單側埋入帶之製造方法
本發明係關於半導體裝置之製造方法，且特別是關於一種半導體裝置內單側埋入帶(single-sided buried strap)之製造方法。
動態隨機存取記憶胞(dynamic random-access memory cells，DRAM cells)係由兩主要構件所組成，其一為用於儲存電荷之儲存電容(storage capacitor)，而另一為用於轉移電荷進出儲存電容之一存取電晶體(access transistor)。儲存電容可為位於半導體基板之表面一平坦結構，或為形成於半蝕刻形成於半導體基板內之溝槽內。於半導體工業中，需於更縮減晶片尺寸時更增加記憶儲存密度，由於其設置情形有助於大幅降低電晶體所需空間但不會犧牲電容值，故溝槽型儲存電容(trench storage capacitor)為優於平面型儲存電容(planar storage capacitor)之一較佳選擇。
於動態隨機存取記憶胞內之極重要元件之一為介於儲存電容器與存取電晶體間之一電性連結物。於習知技術中，如此之接觸物通常係稱為一埋入帶(buried strap)，其係形成於儲存溝槽電容(storage trench capacitor)之一電極與存取電晶體之源極/汲極的交接處。
請參照第1A-1C圖，繪示了於溝槽儲存電容與存取電晶體間之交接處之一種習知埋入帶之製造方法。於一圖案化墊層102之遮蔽下，可藉由習知蝕刻技術而於半導體基板100內形成一溝槽104。於如第1A圖內所示之溝槽104的下部側壁處形成一隔離環(isolation collar)106。接著於溝槽104的下部填入一摻雜多晶矽層108，並接著順應地形成一氮化矽層110與一非晶矽層112。藉由一斜角度(tilt angle)下以佈植摻質114至非晶矽層112之一部之內。
依據非晶矽層112內含摻質與不含摻質等不同部分之蝕刻選擇率，可於施行一濕蝕刻程序(未顯示)後留下了非晶矽層112之含摻質部分並去除了非晶矽層112之不含摻質部分，如第1B圖所示。接著，使用非晶矽層112之含摻質部分作為一罩幕層，並藉由一濕蝕刻製程(未顯示)而圖案化了氮化矽層110，其中為非晶矽層112之含摻質部分所覆蓋之氮化矽層110之部分於上述濕蝕刻後仍殘留於摻雜多晶矽層110之上。接著使用非晶矽層112之含摻質部分與圖案化之氮化矽層110作為罩幕層，圖案化經摻雜多晶矽層108，進而於經摻雜多晶矽層108內形成一凹口(recess)116，而凹口116露出了隔離環106之一部。
於第1C圖中，採用習知之沈積與蝕刻製程於溝槽104的上部側壁之一部上形成一絕緣層118，其填滿了凹口116。接著移除剩餘之非晶矽層112與氮化矽層110，進而形成了一埋入帶(buried strap)120。
然而，如第1A-1C圖所示之於溝槽型儲存電容器與存取電晶體的交界處之上述埋入帶之製造方法較為複雜且耗時，因此需要一種較簡單且較省時之半導體裝置內埋入帶之製造方法。
依據一實施例，本發明提供了一種單側埋入帶之製造方法，包括：形成一溝槽電容結構於一半導體基板內，其中該溝槽電容結構具有一摻雜多晶矽層與為該摻雜多晶矽層所包覆一隔離環，而該摻雜多晶矽層之一頂面係低於該半導體基板一頂面，因而形成有一第一凹口；依序形成一第一阻劑層、一第二阻劑層與一第三阻劑層於該半導體基板之上，其中該第一阻劑層填滿了該溝槽電容結構之該凹口，而該第一阻劑層、該第二阻劑層與該第三阻劑層具有平坦表面；依序圖案化該第三阻劑層、該第二阻劑層與該第一阻劑層，形成三層圖案化阻劑層於該半導體基板上，其中該三層圖案化阻劑層露出了該摻雜多晶矽層之該頂面之一部；部分移除為該三層圖案化阻劑層所露出之該摻雜多晶矽層之該部以形成一第二凹口，其中該第二凹口露出了該隔離環之一部；移除該三層圖案化阻劑層；以及形成一絕緣層於該第二凹口內及該第一凹口之一部內，覆蓋為該第二凹口所露出之該隔離環之該部。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下：
請參照第2A-2F圖，顯示了依據本發明一實施例之單側埋入帶之製造方法之製程步驟。請參照第2A圖，於如一矽基板之一半導體基板200內形成一溝槽電容結構250。基於簡化圖式之目的，部分之溝槽電容結構250並未詳細顯示。在此，溝槽電容結構250包括形成於半導體基板200內之一溝槽204、形成於此溝槽204之下部側壁之上的一隔離環(isolation collar)206、以及填入於溝槽204之一部內以覆蓋隔離環206之一摻雜多晶矽層208。溝槽204係採用一圖案化墊層202作為硬罩幕並藉由乾蝕刻方式所形成。因此，溝槽電容結構250具有低於半導體基板200之頂面212之一頂面210，因而於溝槽204內存在有一凹口(recess)214，如第2A圖所示。
請參照第2B圖，坦覆地形成一第一阻劑層216於半導體基板200之上，覆蓋了圖案化墊層202並填滿了溝槽204內之凹口214。第一阻劑層包括如I-線阻劑(I-line resist)之材料且可藉由一旋轉塗佈方法所形成，因此可具有一平坦表面。接著，坦覆地形成一第二阻劑層218於第一阻劑層216之上。第二阻劑層218包括不同於第一阻劑層216之材料，例如為含矽阻劑(silicon-containing resist)之材料，且可藉由一旋轉塗佈方法所形成，因此具有一平坦表面。接著坦覆地形成一第三阻劑層220於第二阻劑層218之上。第三阻劑層220包括不同於第二阻劑層218與第一阻劑層216之一材料，例如為ArF阻劑(ArF resist)之材料且可藉由如旋轉塗佈之方法所形成，因此具有一平坦化頂面。第一阻劑層216、第二阻劑層218與第三阻劑層220組成了用於形成一半導體裝置內之一埋入帶之三層阻劑(tri-layered resist)240。
請參照第2C圖，接著針對第三阻劑層220施行一微影製程與一後續顯影製程(皆未顯示)，進而留下一圖案化第三阻劑層220'於第二阻劑層218之上。接著施行一蝕刻製程222以蝕刻第二阻劑層218，並採用圖案化第三阻劑層220'作為一蝕刻罩幕，因而留下圖案化第二阻劑層218'於第一阻劑層216之上。蝕刻製程222例如為採用適當之氣態蝕刻化學品之一乾蝕刻製程。依據第二阻劑層218與第一阻劑層216間之不同材料的蝕刻選擇率，可於蝕刻程序222內形成圖案化第二阻劑層218，但同時於蝕刻製程222中並不會蝕刻第一阻劑層216。所形成之圖案化第二阻劑層218'具有相同於圖案化第三阻劑層220'之一形態。如第2C圖所示，圖案化第三阻劑層220'與圖案化第二阻劑層218'部分覆蓋了溝槽電容結構250之一頂面且露出了高於溝槽電容結構250之第一阻劑層216之一部。
請參照第2D圖，採用圖案化第二阻劑層218'與圖案化第三阻劑層220'作為蝕刻罩幕，施行一蝕刻程序224以蝕刻為圖案化第三阻劑層220'與圖案化第二阻劑層218'所露出之第一阻劑層216之部分，因而於半導體基板200之上形成圖案化第一阻劑層216'，其部分填入於溝槽204內且覆蓋了鄰近於凹口214之一側之圖案化墊層202。在此，圖案化第三阻劑層220'、圖案化第二阻劑層218'及圖案化第一阻劑層216'形成了用於形成一半導體裝置內之埋入帶之三層圖案化阻劑層240'。蝕刻製程224例如為使用適當氣態蝕刻化學品之乾蝕刻製程。依據第一阻劑層216與間之材料的蝕刻選擇比，可於蝕刻製程224內圖案化第一阻劑層216，但同時於蝕刻製程224中並不會蝕刻摻雜多晶矽層208。所形成之圖案化第一阻劑層216'具有相同於圖案化第二阻劑層218'與圖案化第三阻劑層220’之一形態。於蝕刻製程224之後，圖案化第三阻劑層220'、圖案化第二阻劑層218'與圖案化第一阻劑層216'露出了摻雜多晶矽層208之頂面之一部。
請參照第2E圖，接著施行一蝕刻製程226以蝕刻為三層圖案化阻劑層240'所露出摻雜多晶矽層208之部分，進而於摻雜多晶矽層208內形成一凹口228。此凹口228露出了位於溝槽204之一側之隔離環206之一部。此蝕刻製程226例如為採用適當氣態化學品之一乾蝕刻製程。
請參照第2F圖，接著施行如電漿灰化製程之一灰化製程230，以自半導體基板200處全部地移除三層圖案化阻劑層240'，進而留下具有凹口228形成於其內之摻雜多晶矽208。接著，使用已知的沈積與蝕刻步驟，於溝槽204之上部側壁處之一部內形成一絕緣層232以填滿凹口228，如此便於溝槽204內形成一埋入帶234。
於一實施例中，如第2B圖所示之第一阻劑層216、第二阻劑層218以及第三阻劑層220的形成可藉由具有分別包括一其形成之材料之多重阻劑儲存槽之同一塗佈機(coater，未顯示)而依序形成，而上述蝕刻製程222、224與226以及上述灰化程序230可於適用於施行上述之各蝕刻與灰化程序之具有多重蝕刻腔體之一集積型蝕刻機台(compact etching apparatus，未顯示)內依序施行。因此，由於省去了許多薄膜沈積製程、濕蝕刻製程以及離子佈植等耗時之製程，因此如第2A-2F圖所示之半導體裝置內之單側埋入帶之製造方法可較於如第1A-1C圖所示之半導體裝置內單側埋入帶之製造方法具有較簡單與較為省時之優點。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體基板
102．．．圖案化墊層
104．．．溝槽
106．．．隔離環
108．．．摻雜多晶矽層
110．．．氮化矽層
112．．．非晶矽層
114．．．摻質
116．．．凹口
118．．．絕緣層
120．．．埋入帶
200．．．半導體基板
202．．．圖案化墊層
204．．．溝槽
206．．．隔離環
208．．．摻雜多晶矽層
210．．．溝槽電容結構之頂面
212．．．半導體基板之頂面
214．．．凹口
216．．．第一阻劑層
216'．．．圖案化第一阻劑層
218．．．第二阻劑層
218'．．．圖案化第二阻劑層
220．．．第三阻劑層
220'．．．圖案化第三阻劑層
222、224、226．．．蝕刻製程
228．．．凹口
230．．．灰化製程
234．．．埋入帶
240．．．三層阻劑層
240'．．．三層圖案化阻劑層
250．．．溝槽電容結構
第1A-1C圖為一系列剖面圖，顯示了一種習知的單側埋入帶之製造方法；以及
第2A-2F圖為一系列剖面圖，顯示了依據本發明之一實施例之一種單側埋入帶之製造方法。
200．．．半導體基板
202．．．圖案化墊層
204．．．溝槽
206．．．隔離環
208．．．摻雜多晶矽層
210．．．溝槽電容結構之頂面
212．．．半導體基板之頂面
216'．．．圖案化第一阻劑層
218'．．．圖案化第二阻劑層
220'．．．圖案化第三阻劑層
224．．．蝕刻製程
240'．．．三層圖案化阻劑層
250．．．溝槽電容結構

Claims (11)

  1. 一種單側埋入帶之製造方法，包括：形成一溝槽電容結構於一半導體基板內，其中該溝槽電容結構具有一摻雜多晶矽層與為該摻雜多晶矽層所包覆一隔離環，而該摻雜多晶矽層之一頂面係低於該半導體基板一頂面，因而形成有一第一凹口；依序形成一第一阻劑層、一第二阻劑層與一第三阻劑層於該半導體基板之上，其中該第一阻劑層填滿了該溝槽電容結構之該凹口，而該第一阻劑層、該第二阻劑層與該第三阻劑層具有平坦表面；依序圖案化該第三阻劑層、該第二阻劑層與該第一阻劑層，形成三層圖案化阻劑層於該半導體基板上，其中該三層圖案化阻劑層露出了該摻雜多晶矽層之該頂面之一部；部分移除為該三層圖案化阻劑層所露出之該摻雜多晶矽層之該部以形成一第二凹口，其中該第二凹口露出了該隔離環之一部；移除該三層圖案化阻劑層；以及形成一絕緣層於該第二凹口內及該第一凹口之一部內，覆蓋為該第二凹口所露出之該隔離環之該部。
  2. 如申請專利範圍第1項所述之單側埋入帶之製造方法，其中該第一阻劑層包括I-線阻劑材料。
  3. 如申請專利範圍第1項所述之單側埋入帶之製造方法，其中該第二阻劑層包括含矽阻劑材料。
  4. 如申請專利範圍第1項所述之單側埋入帶之製造方法，其中該第三阻劑層包括ArF阻劑材料。
  5. 如申請專利範圍第1項所述之單側埋入帶之製造方法，其中該第一阻劑層、該第二阻劑層與該第三阻劑層係由一旋轉塗佈方法所形成。
  6. 如申請專利範圍第1項所述之單側埋入帶之製造方法，其中該第一阻劑層、該第二阻劑層與該第三阻劑層係僅由一塗佈機所形成。
  7. 如申請專利範圍第1項所述之單側埋入帶之製造方法，其中圖案化該第三阻劑層、該第二阻劑層與該第一阻劑層包括：圖案化該第三阻劑層，形成一圖案化第三阻劑層，其中該圖案化第三阻劑層部分覆蓋了該摻雜多晶矽層，並部分露出該第二阻劑層；針對為該圖案化第三阻劑層所露出之該第二阻劑層之部分施行一第一蝕刻製程，形成一圖案化第二阻劑層，並部分露出了該第一阻劑層；以及針對為該圖案化第二阻劑層所露出該第一阻劑層施行一第二蝕刻製程，形成一圖案化第一阻劑層，並部分露出該摻雜多晶矽層及該第一凹口，其中該圖案化第一阻劑層、該圖案化第二阻劑層與該圖案化第三阻劑層形成了該三層圖案化該阻劑層。
  8. 如申請專利範圍第7項所述之單側埋入帶之製造方法，其中該第一阻劑層係藉由一微影製程與一顯影製程而圖案化。
  9. 如申請專利範圍第7項所述之單側埋入帶之製造方法，其中該第一蝕刻製程與該第二蝕刻製程為乾蝕刻製程。
  10. 如申請專利範圍第7項所述之單側埋入帶之製造方法，其中該第一蝕刻製程與該第二蝕刻製程係由同一蝕刻設備所施行。
  11. 如申請專利範圍第7項所述之單側埋入帶之製造方法，其中鄰近該絕緣層且高於該隔離環之該摻雜多晶矽層之該部係作為一埋入帶之用。
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