CN103066022A - 单侧埋入带的制造方法 - Google Patents
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Abstract
一种单侧埋入带的制造方法，包括：在半导体基板内形成沟槽电容结构，其中该沟槽电容结构具有掺杂多晶硅层与由该掺杂多晶硅层所包覆的隔离环，而该掺杂多晶硅层的顶面低于该半导体基板的顶面，因而形成有第一凹口；在该半导体基板上依序形成第一阻剂层、第二阻剂层与第三阻剂层；依序图案化该第三阻剂层、该第二阻剂层与该第一阻剂层，在该半导体基板上形成三层图案化的阻剂层；部分移除由该三层图案化的阻剂层所露出的该掺杂多晶硅层的该部份以形成第二凹口；移除该三层图案化的阻剂层；以及在该第二凹口内及该第一凹口的一部分内形成绝缘层。
Description
技术领域
本发明涉及半导体装置的制造方法，且特别涉及一种半导体装置内单侧埋入带(single-sided buried strap)的制造方法。
背景技术
动态随机存取记忆胞(dynamic random-access memory cells，DRAM cells)由两主要构件所组成，其一为用于储存电荷的储存电容(storage capacitor)，而另一为用于转移电荷进出储存电容的存取晶体管(access transistor)。储存电容可为位于半导体基板的表面的平坦结构，或为形成于半蚀刻形成于半导体基板内的沟槽内。在半导体工业中，需于进一步缩减芯片尺寸时则增加记忆储存密度，由于其设置情形有助于大幅降低晶体管所需空间但不会牺牲电容值，故沟槽型储存电容(trench storage capacitor)为优于平面型储存电容(planar storagecapacitor)的较佳选择。
在动态随机存取记忆胞内的极重要组件如介于储存电容器与存取晶体管间的电性连结物。在现有技术中，这种接触物通常称为埋入带(buried strap)，其形成于储存沟槽电容(storage trench capacitor)的电极与存取晶体管的源极/汲极的交接处。
请参照图1A-1C，示出了在沟槽储存电容与存取晶体管间的交接处的一种已知的埋入带的制造方法。在图案化的垫层102的遮蔽下，可通过已知蚀刻技术而在半导体基板100内形成沟槽104。在如图1A内所示的沟槽104的下部侧壁处形成隔离环(isolation collar)106。接着在沟槽104的下部填入掺杂多晶硅层108，并接着顺应地形成氮化硅层110与非晶硅层112。利用斜角度(tilt angle)下以将掺质114布植至非晶硅层112的一部份中。
依据非晶硅层112内含掺质与不含掺质等不同部分的蚀刻选择率，可在施行湿蚀刻程序(未示出)后留下非晶硅层112的含掺质部分并去除了非晶硅层112的不含掺质部分，如图1B所示。接着，使用非晶硅层112的含掺质部分作为罩幕层，并通过湿蚀刻制程(未示出)而图案化氮化硅层110，其中由非晶硅层112的含掺质部分所覆盖的氮化硅层110的部分在上述湿蚀刻后仍残留在掺杂多晶硅层110上。接着使用非晶硅层112的含掺质部分与图案化的氮化硅层110作为罩幕层，图案化经掺杂多晶硅层108，进而在经掺杂多晶硅层108内形成一凹口(recess)116，而凹口116露出了隔离环106的一部分。
在图1C中，采用已知的沉积与蚀刻制程在沟槽104的上部侧壁的一部分上形成绝缘层118，其填满了凹口116。接着移除剩余的非晶硅层112与氮化硅层110，进而形成了埋入带(buried strap)120。
然而，如图1A-1C所示的在沟槽型储存电容器与存取晶体管的交界处的上述埋入带的制造方法较为复杂且耗时，因此需要一种较简单且较省时的半导体装置内埋入带的制造方法。
发明内容
依据一实施例，本发明提供了一种单侧埋入带的制造方法，包括：
在半导体基板内形成沟槽电容结构，其中该沟槽电容结构具有掺杂多晶硅层与由该掺杂多晶硅层所包覆的隔离环，而该掺杂多晶硅层的顶面低于该半导体基板的顶面，因而形成有第一凹口；在该半导体基板上依序形成第一阻剂层、第二阻剂层与第三阻剂层，其中该第一阻剂层填满了该沟槽电容结构的该凹口，而该第一阻剂层、该第二阻剂层与该第三阻剂层具有平坦表面；依序图案化该第三阻剂层、该第二阻剂层与该第一阻剂层，在该半导体基板上形成三层图案化的阻剂层，其中该三层图案化的阻剂层露出了该掺杂多晶硅层的该顶面的一部分；部分移除由该三层图案化的阻剂层所露出的该掺杂多晶硅层的该部份以形成第二凹口，其中该第二凹口露出了该隔离环的一部分；移除该三层图案化的阻剂层；以及在该第二凹口内及该第一凹口的一部分内形成绝缘层，覆盖由该第二凹口所露出的该隔离环的该部份。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举较佳实施例，并配合所附的图式，作详细说明。
附图说明
图1A-1C为一系列剖面图，示出了一种已知的单侧埋入带的制造方法；以及
图2A-2F为一系列剖面图，示出了依据本发明的一实施例的一种单侧埋入带的制造方法。
主要组件符号说明
100～半导体基板；
102～图案化的垫层；
104～沟槽；
106～隔离环；
108～掺杂多晶硅层；
110～氮化硅层；
112～非晶硅层；
114～掺质；
116～凹口；
118～绝缘层；
120～埋入带；
200～半导体基板；
202～图案化的垫层；
204～沟槽；
206～隔离环；
208～掺杂多晶硅层；
210～沟槽电容结构的顶面；
212～半导体基板的顶面；
214～凹口；
216～第一阻剂层；
216′～图案化的第一阻剂层；
218～第二阻剂层；
218′～图案化的第二阻剂层；
220～第三阻剂层；
220′～图案化的第三阻剂层；
222、224、226～蚀刻制程；
228～凹口；
230～灰化制程；
234～埋入带；
240～三层阻剂层；
240′～三层图案化的阻剂层；
250～沟槽电容结构。
具体实施方式
请参照图2A-2F，示出了依据本发明一实施例的单侧埋入带的制造方法的制程步骤。请参照图2A，在如硅基板的半导体基板200内形成沟槽电容结构250。基于简化图式的目的，部分沟槽电容结构250并未详细示出。在此，沟槽电容结构250包括形成于半导体基板200内的沟槽204、形成于此沟槽204的下部侧壁上的隔离环(isolationcollar)206、以及填入沟槽204的一部分内以覆盖隔离环206的掺杂多晶硅层208。沟槽204采用图案化的垫层202作为硬罩幕并利用干蚀刻方式所形成。因此，沟槽电容结构250具有低于半导体基板200的顶面212的顶面210，因而在沟槽204内存在有凹口(recess)214，如图2A所示。
请参照图2B，在半导体基板200上坦覆地形成第一阻剂层216，覆盖了图案化的垫层202并填满了沟槽204内的凹口214。第一阻剂层包括如I-线阻剂(I-line resist)的材料且可通过旋转涂布方法所形成，因此可具有平坦表面。接着，在第一阻剂层216上坦覆地形成第二阻剂层218。第二阻剂层218包括不同于第一阻剂层216的材料，例如为含硅阻剂(silicon-containing resist)的材料，且通过由旋转涂布方法所形成，因此具有平坦表面。接着在第二阻剂层218上坦覆地形成第三阻剂层220。第三阻剂层220包括不同于第二阻剂层218与第一阻剂层216的材料，例如为ArF阻剂(ArF resist)的材料且可通过如旋转涂布的方法所形成，因此具有平坦化顶面。第一阻剂层216、第二阻剂层218与第三阻剂层220组成了用于形成半导体装置内的埋入带的三层阻剂(tri-layered resist)240。
请参照图2C，接着针对第三阻剂层220施行微影制程(未示出)与后续显影制程(未示出)，进而在第二阻剂层218上留下图案化的第三阻剂层220′。接着施行蚀刻制程222以蚀刻第二阻剂层218，并采用图案化的第三阻剂层220′作为蚀刻罩幕，因而在第一阻剂层216上留下图案化的第二阻剂层218′。蚀刻制程222例如为采用适当的气态蚀刻化学品的干蚀刻制程。依据第二阻剂层218与第一阻剂层216间的不同材料的蚀刻选择率，可在蚀刻程序222内形成图案化的第二阻剂层218，但同时在蚀刻制程222中并不会蚀刻第一阻剂层216。所形成的图案化的第二阻剂层218′具有相同于图案化的第三阻剂层220′的形态。如图2C所示，图案化的第三阻剂层220′与图案化的第二阻剂层218′部分覆盖了沟槽电容结构250的顶面且露出了高于沟槽电容结构250的第一阻剂层216的一部分。
请参照图2D，采用图案化的第二阻剂层218′与图案化的第三阻剂层220′作为蚀刻罩幕，施行蚀刻程序224以蚀刻为图案化的第三阻剂层220′与图案化的第二阻剂层218′所露出的第一阻剂层216的一部分，因而在半导体基板200上形成图案化的第一阻剂层216′，其部分填入于沟槽204内且覆盖了邻近凹口214的一侧的图案化的垫层202。在此，图案化的第三阻剂层220′、图案化的第二阻剂层218′及图案化的第一阻剂层216′形成了用于形成半导体装置内的埋入带的三层图案化的阻剂层240′。蚀刻制程224例如为使用适当气态蚀刻化学品的干蚀刻制程。依据材料间的蚀刻选择比，可在蚀刻制程224内图案化第一阻剂层216，但同时在蚀刻制程224中并不会蚀刻掺杂多晶硅层208。所形成的图案化的第一阻剂层216′具有相同于图案化的第二阻剂层218′与图案化的第三阻剂层220’的形态。在蚀刻制程224后，图案化的第三阻剂层220′、图案化的第二阻剂层218′与图案化的第一阻剂层216′露出了掺杂多晶硅层208的顶面的一部分。
请参照图2E，接着施行蚀刻制程226以蚀刻由三层图案化的阻剂层240′所露出掺杂多晶硅层208的部分，进而在掺杂多晶硅层208内形成凹口228。此凹口228露出了位于沟槽204的一侧的隔离环206的一部分。此蚀刻制程226例如为采用适当气态化学品的干蚀刻制程。
请参照图2F，接着施行如电浆灰化制程的灰化制程230，以自半导体基板200处全部地移除三层图案化的阻剂层240′，进而留下具有凹口228形成于其内的掺杂多晶硅208。接着，使用已知的沉积与蚀刻步骤，在沟槽204上部侧壁处的一部份内形成一绝缘层232以填满凹口228，如此便在沟槽204内形成埋入带234。
在一实施例中，如图2B所示的第一阻剂层216、第二阻剂层218以及第三阻剂层220的形成可通过具有分别包括其形成的材料的多重阻剂储存槽的同一涂布机(coater，未示出)而依序形成，而上述蚀刻制程222、224与226以及上述灰化程序230可在适用于施行上述的各蚀刻与灰化程序的具有多重蚀刻腔体的集积型蚀刻机台(compact etchingapparatus，未示出)内依序施行。因此，由于省去了许多薄膜沉积制程、湿蚀刻制程以及离子布植等耗时的制程，因此如图2A-2F所示的半导体装置内的单侧埋入带的制造方法可较于如图1A-1C所示的半导体装置内单侧埋入带的制造方法具有较简单与较为省时的优点。
虽然本发明已公开了上述较佳实施例，但是本发明并不限于此，本领域技术人员应当理解，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以权利要求书限定的范围为准。
Claims (11)
1.一种单侧埋入带的制造方法，其特征在于，包括：
在半导体基板内形成沟槽电容结构，所述沟槽电容结构具有掺杂多晶硅层与由所述掺杂多晶硅层所包覆的隔离环，而所述掺杂多晶硅层的顶面低于所述半导体基板的顶面，因而形成有第一凹口；
在所述半导体基板上依序形成第一阻剂层、第二阻剂层与第三阻剂层，所述第一阻剂层填满了所述沟槽电容结构的所述凹口，而所述第一阻剂层、所述第二阻剂层与所述第三阻剂层具有平坦表面；
依序图案化所述第三阻剂层、所述第二阻剂层与所述第一阻剂层，在所述半导体基板上形成三层图案化的阻剂层，所述三层图案化的阻剂层露出了所述掺杂多晶硅层的所述顶面的一部分；
部分移除由所述三层图案化的阻剂层所露出的所述掺杂多晶硅层的所述部份以形成第二凹口，所述第二凹口露出了所述隔离环的一部分；
移除所述三层图案化的阻剂层；以及
在所述第二凹口内及所述第一凹口的一部分内形成一绝缘层，覆盖由所述第二凹口所露出的所述隔离环的所述部分。
2.根据权利要求1所述的单侧埋入带的制造方法，其特征在于所述第一阻剂层包括I-线阻剂材料。
3.根据权利要求1所述的单侧埋入带的制造方法，其特征在于所述第二阻剂层包括含硅阻剂材料。
4.根据权利要求1所述的单侧埋入带的制造方法，其特征在于所述第三阻剂层包括ArF阻剂材料。
5.根据权利要求1所述的单侧埋入带的制造方法，其特征在于所述第一阻剂层、所述第二阻剂层与所述第三阻剂层由旋转涂布方法所形成。
6.根据权利要求1所述的单侧埋入带的制造方法，其特征在于所述第一阻剂层、所述第二阻剂层与所述第三阻剂层仅由涂布机所形成。
7.根据权利要求1所述的单侧埋入带的制造方法，其特征在于，图案化所述第三阻剂层、所述第二阻剂层与所述第一阻剂层包括：
图案化所述第三阻剂层，形成图案化的第三阻剂层，所述图案化的第三阻剂层部分覆盖了所述掺杂多晶硅层，并部分露出所述第二阻剂层；
针对由所述图案化的第三阻剂层所露出的所述第二阻剂层的部分施行第一蚀刻制程，形成图案化的第二阻剂层，并部分露出了所述第一阻剂层；以及
针对由所述图案化的第二阻剂层所露出的所述第一阻剂层施行第二蚀刻制程，形成图案化的第一阻剂层，并部分露出所述掺杂多晶硅层及所述第一凹口，所述图案化的第一阻剂层、所述图案化的第二阻剂层与所述图案化的第三阻剂层形成了所述三层图案化的阻剂层。
8.根据权利要求7所述的单侧埋入带的制造方法，其特征在于通过微影制程与显影制程图案化所述第一阻剂层。
9.根据权利要求7所述的单侧埋入带的制造方法，其特征在于所述第一蚀刻制程与所述第二蚀刻制程为干蚀刻制程。
10.根据权利要求7所述的单侧埋入带的制造方法，其特征在于所述第一蚀刻制程与所述第二蚀刻制程由同一蚀刻设备所施行。
11.根据权利要求7所述的单侧埋入带的制造方法，其特征在于邻近所述绝缘层且高于所述隔离环的所述掺杂多晶硅层的所述部分用作埋入带。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/276,960 | 2011-10-19 | ||
| US13/276,960 US20130102123A1 (en) | 2011-10-19 | 2011-10-19 | Method for fabricating single-sided buried strap in a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103066022A true CN103066022A (zh) | 2013-04-24 |
| CN103066022B CN103066022B (zh) | 2015-07-22 |
Family
ID=48108588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110402691.4A Active CN103066022B (zh) | 2011-10-19 | 2011-12-02 | 单侧埋入带的制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20130102123A1 (zh) |
| CN (1) | CN103066022B (zh) |
| TW (1) | TWI471939B (zh) |
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| US20130102123A1 (en) | 2013-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |