TW201312816A - 電阻式記憶體 - Google Patents

Abstract

本發明提供一種電阻式記憶體，包括：一第一電極；一第二電極；以及一電阻轉態層夾於此第一電極及此第二電極之間，其中此電阻轉態層包含一電阻層及一奈米顆粒聚集體於此電阻層中，其中此奈米顆粒聚集體包含鈷、氮化鈦、鈦、釩、鉬、鉻、鉑、鋁、鎳、銅或前述之組合。

Description

電阻式記憶體

本發明係有關於半導體結構，且特別是有關於一種電阻式非揮發性記憶體。

目前，非揮發性記憶體是以快閃式記憶體(Flash)為主流，但隨著元件不斷微縮，快閃式記憶體面臨閘極穿透氧化層過薄導致記憶時間縮短，以及操作電壓過大等缺點。因此，各種不同型態的非揮發性記憶體正積極的被研發以取代快閃式記憶體，其中電阻式非揮發性記憶體(Resistive Random Access Memory,RRAM)藉由電阻值之改變來達到記憶效應，並利用其非揮發之特性作為記憶體元件，具有操作電壓小、記憶時間長、多狀態記憶、結構簡單及面積小等優點，極有潛力取代目前的快閃式記憶體。

美國專利US7208372 B2揭露了一種利用奈米尖端底電極結構來改善電阻式記憶體，此奈米尖端高度大約為5到50奈米，如此利用尖端放電之原理來固定導通路徑於某些特定區域進而使操作特性穩定，惟其奈米尖端之高度控制與蝕刻仍是棘手問題。美國專利US2010/0108972 A1揭露了一種利用金屬性奈米碳管於底電極之上分佈之電阻式記憶體，與US7208372 B2專利比較上，其記憶體可以於垂直尺度上更加微縮，且製作方式更為簡單，乃利用隨機散佈之奈米碳管或者是奈米線與奈米顆粒於底電極之上，如此造成特定之導通路徑區域進而改善電阻式記憶體之操作穩定性，惟其製作方式仍較為複雜麻煩，並非半導體業界輕易接受；美國專利US 2007/0090444 A1則揭露一種將固定位置之奈米點鑲嵌於電阻轉態薄膜內之電阻式記憶體，其係利用定義好之奈米點來固定控制電阻轉態之導通路經區域而穩定其操作特性，其製作方式為利用Focus ion beam(FIB)先於第一層轉態薄膜上定義出特定區域，使其區域帶有特定之極性(正電或者是負電)，之後利用化學氣相沉積方法沉積帶電之特定極性金屬材料，如此可於第一層轉態薄膜上出現特定奈米點，之後再覆蓋第二層轉態薄膜，如此可完成特定區域奈米點之電阻式記憶體，惟其製作方式要使用到FIB儀器使其產品製作速度下降，降低其商業化應用空間。

另一方面，電阻式記憶體的結構有兩種：一個電晶體與一個電阻式記憶體之組合(1T1R)和一個二極體(diode)與一個電阻式記憶體之組合(1D1R)，其中1D1R電阻式記憶體具有可微縮至較小元件之優勢，但需匹配一種單邊電阻轉態(unipolar resistive switching behavior)的電阻體才能達成1D1R電阻式記憶體之功能。中華民國專利201003899揭露了一種利用柱狀晶粒且具有特定優選結晶性且具有電阻轉態之氧化物層，藉由柱狀晶粒之平直晶界(Grain Boundary)來提供電流驅動離子移動時的路徑，此方式可提供穩定之雙邊電阻轉態操作，但其單邊電阻轉態操作特性仍不理想，其需較大的操作電流以及極少的操作次數表現。

因此，業界需要的是一種能夠解決上述問題的電阻式記憶體。本發明發展出一種創新性電阻式記憶體結構，元件製程簡單且具實用性的方法，係利用電阻轉態層包含奈米顆粒聚集體於其中，來達成單邊電阻轉態之電阻記憶體之功能，並同時顯著改善電阻轉態之穩定性。

本發明提供一種電阻式記憶體，包括：一第一電極；一第二電極；以及一電阻轉態層夾於此第一電極及此第二電極之間，其中此電阻轉態層包含一電阻層及一奈米顆粒聚集體於此電阻層中，其中此奈米顆粒聚集體包含鈷、氮化鈦、鈦、釩、鉬、鉻、鉑、鋁、鎳、銅或前述之組合。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

參見第1A及1B圖，其顯示依照本發明一實施例之電阻式記憶體於退火前與退火後之剖面圖。首先，如第1A圖所示，形成半導體結構102於基材101上。此半導體結構102可包含第一電阻層106及第二電阻層110夾設於第一電極104及第二電極112之間，及金屬層108夾設於第一電阻層106及第二電阻層110之間。此半導體結構102中之每一層均具有實質上相同之長度及寬度。

基材101可為任意之半導體基材，包含半導體基材上覆絕緣層，例如矽材上覆氧化矽。半導體結構102之第一電極104可直接形成此基材101上。第一電極104可包含例如白金、金、銀、鎢以及氮化鈦等活性較低之金屬，其可由電阻加熱蒸鍍法、電子束蒸鍍法、濺鍍法等任意沉積方式形成。第一電極104之厚度可介於約10 nm至1000 nm之間。

第一電阻層106可包含擇自下列金屬氧化物組成之族群：氧化鋯、氧化鉿、氧化鈦、氧化鋁、氧化銅、氧化鎢及氧化鎳。在一實施例中，第一電阻層106中之金屬氧化物可為非晶相之金屬氧化物。第一電阻層106可由電阻加熱蒸鍍法、電子束蒸鍍法、濺鍍法等任意沉積方式形成，且其厚度可介於約2 nm至50 nm之間。

金屬層108可包含元素態之金屬，例如鈷、鈦、釩、鉬、鉻、鉑、鋁、鎳、銅或前述之組合。或者，金屬層108可包氮化鈦等導電化合物。金屬層108可由電阻加熱蒸鍍法、電子束蒸鍍法、濺鍍法、原子層氣相沉積法等沉積方法形成。在一實施例中，金屬層108之厚度可介於1 nm至20 nm之間，較佳者介於1 nm至10 nm之間，以利於隨後因高溫製程聚集後仍具有足夠小的尺寸。

第二電阻層110可與第一電阻層106由相同之材料或方法形成。例如，第二電阻層110可由非晶相之氧化鋯、氧化鉿、氧化鈦、氧化鋁、氧化銅、氧化鎢、氧化鎳或前述之組合形成。第二電阻層110之厚度可與第一電阻層106相同，也可較厚於第一電阻層106約2倍厚度以上。例如，第二電阻層110之厚度可介於5至100 nm之間。值得注意的是，第一電阻層106及第二電阻層110之總厚度可大於金屬層108之厚度約1.5倍，且較佳者可大於2倍以上。第二電極112可包含活性金屬，例如鈦、氮化鈦、鋁、與鎳或前述之組合，其可由電阻加熱蒸鍍法、電子束蒸鍍法、濺鍍法等任意沉積方式形成。第二電極112之厚度可介於約10 nm至1000 nm之間。

接著，對第1A圖所示之半導體結構102作退火處理，形成如第1B圖所示之電阻式記憶體。在一實施例中，此退火處理步驟可包含快速熱退火、雷射退火或前述之組合。退火溫度可介於約200℃至900℃。經退火處理之後，半導體結構中之金屬層可因高溫聚集，而趨向形成奈米顆粒聚集體120，如第1B圖所示。此奈米顆粒聚集體120之厚度可較金屬層108厚，例如，其厚度可介於2 nm至20 nm之間。形狀例如可為球體、橢圓球體、圓柱體或其他近似形狀。同時，原將分隔第一電阻層106及第二電阻層110之金屬層108已聚集成奈米顆粒聚集體120，第一電阻層106及第二電阻層110之間已無明顯的分界。因此，第一電阻層106及第二電阻層110可轉變為一體的電阻層且與奈米顆粒聚集體120構成電阻式記憶體之電阻轉態層124。如第1B圖所示，奈米顆粒聚集體120可嵌入在電阻轉態層中。值得注意的是，此奈米顆粒聚集體120須具有良好的電子導電性，因而退火處理步驟係可在無氧環境(例如在氮氣或惰性氣體之環境下)下進行，以避免將奈米顆粒聚集體120氧化。

在一實施例中，經退火處理之後的第二活性電極112在其與電阻轉態層124交界處，會形成一界面層126，其基本上是由第二電極112之氧化物所組成。由於電阻層124中之金屬氧化物之部分的氧與第二電極112形成界面層126。電阻層124與界面層126之交界處會具有少量的氧缺陷(亦即氧的空缺，參見第2A圖)，這些缺陷可在被施予寫入電壓後趨於明顯，會在奈米顆粒聚集體120及第二電極112之間形成低電阻之導電路徑。相同地，在奈米顆粒聚集體120與第一電極104之間亦可在被施予寫入電壓後形成低電阻之導電路徑，其與奈米顆粒聚集體120及第二電極112之間形成串連，可使單邊極性之電阻層124之有效厚度降低而使其介電崩潰電壓降低。值得注意的是，僅有第二電極112與奈米顆粒聚集體120之間的導電路徑可在被施予抹除電壓後消除，而在奈米顆粒聚集體120與第一電極104之間的導電路徑在操作中都是維持導通的。因此，本發明實施例所提供之電阻式記憶體係利用此第二電極112與奈米顆粒聚集體120之可隨施予之電壓變化的導電路徑的形成與消除來達到記憶目的。由於此電阻式記憶體僅由單邊操作，例如僅需對第二電極施予電壓操作。因此，可減少操作過程中所產生的變異，並增加此電阻式記憶體的穩定性，並可作為1D1R電阻式記憶體。此外，此可隨施予之電壓變化的導電路徑固定在靠近第二電極112的位置，因而可大幅降低其寫入記憶態所需之電壓。

參見第2A至2C圖，其顯示為依照本發明實施例之電阻式記憶體之電阻轉態層之轉態機制示意圖。在此轉態機制圖中，與第1A及第1B圖中之相同的元件以相同的元件符號表示。

參見第2A圖，其顯示電阻式記憶體中之電阻轉態層之導電路徑之形成。在施予第1B圖所示之電阻式記憶體形成電壓150後，在電阻層124中，除了因退火所導致之存在於界面層126附近的缺陷(即氧缺陷)，在奈米顆粒聚集體120附近亦具有缺陷，因而在第二電極112與奈米顆粒聚集體120之間由此缺陷所形成的導電路徑132，其可引導電流流向奈米顆粒聚集體120。此時，電阻式記憶體之電阻轉態層124係處於低電阻狀態。在一實施例中，此形成電壓150較大於隨後用於抹除及寫入資料之電壓152、154，且為最大不超過3(or-3)V之直流負向偏壓。接著，參見第2B圖，對此電阻式記憶體施予抹除電壓152，以使電阻轉態層124由低電阻狀態轉態為高電阻狀態。由於電流所導致的高熱，使電阻層124中之金屬氧化物中之缺陷因金屬離子受熱重新進行氧化還原而消失，進而使奈米顆粒聚集體120及第二電極122之間的導電路徑124消失，使電阻轉態層124回到高電阻的狀態。抹除電壓152可為介於-0.6～-0.9V之間之直流負向偏壓。此時，電阻轉態層124中之介於該第二電極112及該奈米顆粒聚集體120之間的區域之電阻值大於電阻轉態層124中之介於該第一電極104及該奈米顆粒聚集體120之間的區域之電阻值，且大於約10倍以上，更佳大於約100倍以上。

接著，參見第2C圖，對此電阻式記憶體施予寫入電壓154，以使電阻轉態層124由高電阻狀態轉態為低電阻狀態。在此寫入電壓154之施予下，缺陷再次形成於奈米顆粒聚集體120之附近，因而在電阻層124中再次形成導電路徑於第二電極112及奈米顆粒聚集體120之間。資料可藉由施予此寫入電壓產生之電流經此低電阻之導電路徑寫入至電阻式記憶體中。寫入電壓154可為介於-1.1～-1.6V之間的直流負向偏壓。此時，該電阻轉態層124中之位於第二電極112及該奈米顆粒聚集體120之間的區域之電阻值實質上與該電阻轉態層124中之介於該第一電極104及奈米顆粒聚集體120之間的區域之電阻值相近。

如此，由上述可知，僅需重複進行第2B及2C圖之步驟，重複施予不同電壓，例如抹除電壓152及寫入電壓154，即可重複操作電阻轉態層之轉態特性。在無外加電源供應下，高低電阻狀態皆能維持其記憶態，可應用於非揮發性記憶體。例如，高電阻狀態相較於低電阻狀態之電阻值可達10倍以上。因此，本發明實施例所提供之電阻式記憶體可具有提供電阻值轉態之低電阻路徑，且此奈米顆粒聚集體120使轉態區段轉變成兩個區段，藉此使得電阻轉態區域集中在電阻轉態層124之奈米顆粒聚集體120與第二電極112之間，因而穩定降低單邊操作之電阻轉態電壓且穩定轉態之轉態限定電流，此方法可大幅提高單邊操作時元件之電阻轉態操作次數及穩定性。例如，此電阻式記憶體在連續操作3500次，甚至5000次以上時，電阻轉態層124之高電阻狀態及低電阻狀態仍可維持10倍以上之鑑別度。

【實施例1】

於由二氧化矽薄膜覆蓋之矽基材上，以電子蒸鍍法形成20 nm之鈦薄膜及80 nm之白金薄膜。在溫度200℃、電漿功率密度2.63 W/cm²、工作壓力10 mTorr、氣體流量18 sccm(氬氣：氧氣)之條件下，以交流磁控濺鍍法形成10 nm第一層之非晶相二氧化鋯層於白金薄膜上。接著，以電子束蒸鍍法於工作壓力2x10^-6Torr、沉積速率0.2~0.3A/sec條件下沉積7 nm之鈷金屬層於二氧化鋯層上，再以如第一層之條件沉積10 nm第二層之非晶相二氧化鋯層於鈷金屬層上。最後，以電子蒸鍍法，成長150 nm之鈦金屬薄膜於第二層之非晶相二氧化鋯層上。接著，將上述疊層於600℃下進行快速熱退火，隨後施與最大不超過3(or-3)V之直流負向偏壓之形成電壓，以形成電阻式記憶體元件。

【對比實施例1】

如同實施例1之相同方式進行，但未沉積鈷金屬層。參見第3A及3B圖，其各自顯示實施例1之電阻式記憶體在經退火後及退火前之穿透式電子顯微鏡(TEM)圖。如第3B圖所示，在未經退火之前，實施例1電阻式記憶體中之鈷金屬層(圖中所示之Co)仍為一約7 nm薄膜，完整地將兩層非晶相之二氧化鋯(圖中所示之ZrO₂)分隔。在經退火之後，如第3A圖所示，鈷金屬層由原先之薄膜聚集成一厚度約10 nm之奈米顆粒聚集體(圖中所示之Co)，且兩層非晶相之二氧化鋯(圖中所示之ZrO₂)之間已無明顯分界。

參見第4圖，其顯示實施例1之電阻式記憶體之鈷金屬在經退火前及退火後之光電子能譜(XPS)圖。由圖中可知，無論是退火前或是退火後的鈷金屬，皆呈現出零價鈷的能階圖。因此，可得知就算是經退火後之鈷金屬，其仍為零價之元素態，未被氧化。

參見第5A及5B圖各自顯示實施例1及對比實施例1之電壓電流關係圖。參見第5A圖，首先，對實施例1之電阻式記憶體施予一形成偏壓(如圖中箭頭4所示)，以在電阻式記憶體之電阻轉態層中形成導電路徑。接著，重新對電阻式記憶體施予電壓。可觀察到的是，元件電流會隨施予之電壓上升而上升(如圖中箭頭1所示)，但在約-0.7V時，元件電流突然大幅下降，且元件電流可隨著施予之電壓變小而幾近消失(如圖中箭頭2所示)。因此，可推測電阻轉態層此時已由低電阻狀態轉態成高電阻狀態。隨後，再施予逐漸增大的電壓，電流亦隨電壓增加而增大，直至約-1.1V時，元件電流達到穩定的限流值(約1 mA)(如圖中箭頭3所示)。因此，可推測電阻轉態層此時已由高電阻狀態轉態成低電阻狀態。因此，由第5A圖可知，實施例1所提供之電阻式記憶體之電阻轉態層可隨電壓施予不同而進行重複的高電阻狀態及低電阻狀態的轉換。

相較之下，參見第5B圖，同樣對對比實施例1之記憶體元件施進行如第5A圖之同樣操作(如圖中箭頭1-4所示)。由圖中可知，在沒有奈米顆粒聚集體的情況下，雖然在施予-0.9V之電壓時，元件電流亦會大幅降低，代表電阻層從低電阻狀態轉態成高電阻狀態。然而，隨後需對其施予約-2.3V才能達到電流之限流值，且之後難以再施予抹除電壓使其回復到高電阻狀態。因此，使對比實施例1之記憶體元件雖然可由施予高電壓而使電阻層軟性崩潰，但在沒有鈷聚集體的情況下，需要較高電壓操作使其轉至低電阻態，如此破壞其元件結構情況嚴重，使其難以回復至高電阻態並大幅降低操作次數。

第6圖顯示實施例1之電阻式記憶體之在施予直流抹除及寫入電壓時之耐久度測試。此測試係為在鈦電極上施予電壓，且另一側之白金電極予以接地，其中高電阻狀態(圖中以HRS表示)及低電阻狀態(圖中以LRS表示)皆在-0.1V之電壓下讀取其電流值。由第6圖可看出，即便對實施例1之電阻式記憶體進行超過3500次以上的連續轉態，高電阻狀態與低電阻狀態之電阻比仍超過10倍以上。第7圖顯示將實施例1之電阻式記憶體在220℃下作高溫耐久性測試，並以-0.1V之電壓各別讀取高電阻狀態(圖中以HRS表示)及低電阻狀態(圖中以LRS表示)之電流值。由圖中可知，在連續讀取超過10000秒以上時，高電阻狀態及低電阻狀態仍可維持10倍以上之鑑別度，具有高穩定性及耐久性。

因此，由上述可得知，本發明實施例所提供之電阻式記憶體，藉由在電阻轉態層中形成奈米顆粒聚集體，而可藉由施予之不同大小單極性電壓時控制奈米顆粒聚集體與其中一電極之間的導電路徑之形成或消失，而可控制電阻轉態層之電阻狀態。並且，此電阻式記憶體之電阻狀態不會因電壓消失而改變，因而可作為非揮發性記憶體。同時，此電阻式記憶體具有元件結構簡單、操作電壓小、轉態之限定電流穩定、且耐用性佳之優點，相較於傳統的單邊操作之電阻式記憶體更可適用於作為先進技術所需的電阻式記憶體元件。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

101．．．基板

102．．．半導體結構

104．．．第一電極

106．．．第一電阻層

108．．．金屬層

110．．．第二電阻層

112．．．第二電極

120．．．奈米顆粒聚集體

124．．．電阻轉態層

126．．．界面層

130．．．缺陷

132．．．導電路徑

150．．．形成電壓

152．．．抹除電壓

154．．．寫入電壓

第1A及1B圖各自顯示依照本發明一實施例之電阻式記憶體於退火前與退火後之剖面示意圖。

第2A至2C圖顯示依照本發明第1B圖之電阻式記憶體之電阻轉態層之轉態機制模擬圖。

第3A及3B圖，其各自顯示依照本發明一實施例之電阻式記憶體在經退火後及退火前之穿透式電子顯微鏡圖。

第4圖顯示依照本發明一實施例之電阻式記憶體之鈷金屬在退火前及退火後之光電子能譜(XPS)圖。

第5A及5B圖各自顯示本發明實施例與對比實施例之電壓電流關係圖。

第6圖顯示依照本發明一實施例之電阻式記憶體之在施予直流抹除及寫入電壓時之連續轉態，可達超過3500次以上循環次數之測試圖。

第7圖顯示依照本發明一實施例之電阻式記憶體之在220℃下高溫耐久性測試圖。

101．．．基板

104．．．第一電極

112．．．第二電極

120．．．奈米顆粒聚集體

124．．．電阻轉態層

126．．．界面層

Claims (11)

1. 一種電阻式記憶體，包括：一第一電極；一第二電極；以及一電阻轉態層夾於該第一電極及該第二電極之間，其中該電阻轉態層包含一電阻層及一奈米顆粒聚集體於該電阻層中，其中該奈米顆粒聚集體包含鈷、氮化鈦、鈦、釩、鉬、鉻、鉑、鋁、鎳、銅或前述之組合。
2. 如申請專利範圍第1項所述之電阻式記憶體，其中該電阻層為一非晶相材料，且該非晶相材料擇自非晶相之氧化鋯、氧化鉿、氧化鈦、氧化鋁、氧化銅、氧化鎢、氧化鎳或前述之組合。
3. 如申請專利範圍第1項所述之電阻式記憶體，其中該第一電極包含白金、金、銀、鎢、與氮化鈦或前述之組合。
4. 如申請專利範圍第1項所述之電阻式記憶體，其中該第二電極包含鈦、氮化鈦、鋁、鎳或前述之組合。
5. 如申請專利範圍第1項所述之電阻式記憶體，其中該電阻轉態層之厚度介於7~150 nm。
6. 如申請專利範圍第1項所述之電阻式記憶體，其中該奈米顆粒聚集體之尺寸介於1~20 nm。
7. 如申請專利範圍第1項所述之電阻式記憶體，其中該第二電極及該電阻轉態層之間更包含一界面層，其主要由該第二電極之氧化物所組成。
8. 如申請專利範圍第1項所述之電阻式記憶體，其中該米顆粒聚集體係經過約200～900℃之退火處理。
9. 如申請專利範圍第1項所述之電阻式記憶體，其中該電阻式記憶體在被施予-0.6～-0.9V之抹除電壓時，該電阻轉態層中之介於該第二電極及該奈米顆粒聚集體之間的區域之電阻值高於該電阻轉態層中之介於該第一電極及該奈米顆粒聚集體之間的區域之電阻值。
10. 如申請專利範圍第9項所述之電阻式記憶體，其中該電阻轉態層之介於該第二電極及該奈米顆粒聚集體之間的區域之電阻值大於該電阻轉態層之介於該第一電極及該奈米顆粒聚集體之間的區域之電阻值約10倍以上。
11. 如申請專利範圍第1項所述之電阻式記憶體，其中該電阻式記憶體在被施予-1.1～-1.6V之寫入電壓時，該電阻轉態層中之位於該第二電極及該奈米顆粒聚集體之間的區域之電阻值實質上與該電阻轉態層中之介於該第一電極及該奈米顆粒聚集體之間的區域之電阻值相近。