TW201304428A - 類比至數位轉換器 - Google Patents

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Abstract

一連續時間Σ-△(sigma-delta)類比至數位轉換器包含複數個積分級，其中一個積分級包含驅動一積分電容的一電流緩衝器。該類比至數位轉換器包含一外回饋數位至類比轉換器以及一內回饋數位至類比轉換器。該內回饋數位至類比轉換器係一電流模式數位至類比轉換器，其將該數位輸出訊號轉換為提供至包含該電流緩衝器的積分級的輸出端的一類比電流回饋訊號。該類比電流回饋訊號以及提供至該電流緩衝器的一輸入訊號均由該積分電容進行積分。

Description

過採樣連續時間轉換器的直接回饋
本發明涉及電子技術，尤指過採樣連續時間轉換器。
連續時間類比-數位轉換器(Continuous-time analog-to-digital converter，下稱CT ADC)不同於採樣不是在前端電路中進行的離散時間類比-數位轉換器(discrete-time counterparts DT ADC)。相反地，就CT ADC來說，於採樣(或存儲)輸入波形之前採用某些濾波或類比處理方式，以作為最終數位化的一部分。相比於使用離散時間轉換器，連續時間的方式具有幾個優勢，例如，使用CT ADC的兩個好處是：降低對耦合噪音的靈敏度，以及具有實現功耗降低的前景。對於CT ADC，另一個好處是無需抗混疊濾波器(anti-aliasing filter)。在這些優勢之外，該連續時間轉換器具有對抖動(jitter)形式的時鐘不確定性具有較高靈敏度的缺點。因此，該連續時間實現例需要提升對於時鐘電路的效能要求。
隨著便攜式電子產品領域的持續顯著增長，低功耗即便不是許多消費性電子產品用來延遲電池壽命的主導因素，也是一個主要考量，並以此增加使用時間(例如，通話或播放時間)。此外，由於高容量消費市場持續推動提高在單晶片上的集成水準，各個不同模組之間的噪音耦合潛在性逐步地提高了對於在臨界(critical)混合訊號電路中需要更好的抗噪音能力的需求。這些市場驅動力都加速了CT ADC的普及。
通常情況下，在一實施例中，一種裝置包含一連續時間Σ-△(sigma-delta)類比至數位轉換器，用於將一類比輸入訊號轉換為一數位輸出訊號。該連續時間Σ-△類比至數位轉換器包含複數個積分級，其中一個積分級包含驅動一積分電容的一電流緩衝器。該類比至數位轉換器還包含一外回饋數位至類比轉換器，用於提供一回饋訊號；以及一內回饋電流模式數位至類比轉換器，用於將該數位輸出訊號轉換為提供至包含該電流緩衝器的積分級的輸出端的一類比電流回饋訊號。該類比電流回饋訊號以及提供至該電流緩衝器的一輸入訊號均由該積分電容進行積分。
該裝置的實施例包含一個或複數個下述特徵。該複數個積分級包含三個積分級。該外回饋數位至類比轉換器包含一歸零數位至類比轉換器。該電流模式數位至類比轉換器包含一歸零數位至類比轉換器。該電流緩衝器可接收來自一跨導級(Gm)的輸入電流訊號。該電流緩衝器可接收來自一電阻的輸入電流訊號。該電流模式數位至類比轉換器包含一二態數位至類比轉換器，該二態數位至類比轉換器包含分別具有兩種狀態的一個或複數個元件。在該內回饋環路中的該電流模式數位至類比轉換器包含一個三態數位至類比轉換器，該三態數位至類比轉換器包含分別具有三種狀態的一個或複數個元件。該外回饋數位至類比轉換器係一外回饋環路的一部分，該內回饋數位至類比轉換器係一內回饋環路的一部分。具有該電流緩衝器的該積分器產生一輸出訊號並輸出至產生該數位輸出訊號的一量化器的輸入端。具有該電流緩衝器的該積分器產生提供至另一個積分級的一輸出訊號。該裝置可包含與該外回饋數位至類比轉換器串聯的一動態元件匹配方塊。
通常情況下，在另一實施例中，提供一種包含一連續時間Σ-△類比至數位轉換器的裝置。該連續時間Σ-△類比至數位轉換器包含一第一積分級；一第二積分級，用於接收來自該第一積分級的一輸出；一第三積分級，用於接收來自該第二積分級的一輸出；一外回饋環路以及一內回饋環路。該外回饋環路包含一數位至類比轉換器以用於將一量化輸出訊號轉換為回饋至該第一積分級的輸入端的一類比訊號。該內回饋環路包含一電流模式數位至類比轉換器以用於將該量化輸出訊號轉換為提供至其中一個積分級的輸出端的一類比電流回饋訊號，使得該類比電流回饋訊號以及該積分級的輸入訊號均由該積分級進行積分。
該裝置的實施例包含一個或複數個下述特徵。該第二積分級包含一電流緩衝器以及一積分電容，且該類比電流回饋訊號提供至該第二積分級的輸出端。該第三積分級包含一電流緩衝器以及一積分電容，且該類比電流回饋訊號提供至該第三積分級的輸出端。
通常情況下，在另一實施例中，提供一種包含一連續時間Σ-△類比至數位轉換器的裝置。該連續時間Σ-△類比至數位轉換器包含一第一積分級；一第二積分級，包含驅動一積分電容的一電流放大器；一外回饋環路以及一內回饋環路。該外回饋環路包含一第一數位至類比轉換器用以將一數位輸出訊號轉換為提供至該第一積分級的一第一類比訊號。該內回饋環路包含一電流模式數位至類比轉換器用以將該量化輸出訊號轉換為提供至該第二積分級的輸出端的一類比電流回饋訊號，其中該類比電流回饋訊號以及該第二積分級中的電流放大器的一輸入訊號均由該第二積分級中的積分電容進行積分。
該裝置的實施例包含一個或複數個下述特徵。該連續時間Σ-△類比至數位轉換器包含一三階連續時間Σ-△類比至數位轉換器，該三階連續時間Σ-△類比至數位轉換器具有位於該第一和第二積分級之間的一中間積分級。該連續時間Σ-△類比至數位轉換器包含一四階連續時間Σ-△類比至數位轉換器，該四階連續時間Σ-△類比至數位轉換器具有位於該第一和第二積分級之間的一第一中間積分級和一第二中間積分級。
通常情況下，在另一實施例中，提供一種使用一連續時間Σ-△類比至數位轉換器將一類比輸入訊號轉換為一數位輸出訊號的方法。該類比至數位轉換器包含一第一積分級和一第二積分級，該第二積分級包含驅動一積分電容的一電流放大器。將類比輸入訊號轉換為數位輸出訊號包含：將該數位輸出訊號轉換為提供至該第一積分級的一第一類比回饋訊號；將該數位輸出訊號轉換為提供至該第二積分級的輸出端的一第二類比回饋訊號；以及使用該積分電容，對該第二類比回饋訊號以及提供至該電流放大器的一輸入訊號進行積分。
該方法的實施例包含一個或複數個下述特徵。該連續時間Σ-△類比至數位轉換器包含一三階連續時間Σ-△類比至數位轉換器，該三階連續時間Σ-△類比至數位轉換器具有位於該第一和第二積分級之間的一中間積分級。該連續時間Σ-△類比至數位轉換器包含一四階連續時間Σ-△類比至數位轉換器，該四階連續時間Σ-△類比至數位轉換器具有位於該第一和第二積分級之間的一第一中間積分級和一第二中間積分級。將該數位輸出訊號轉換為第一類比回饋訊號的步驟包含在整個時鐘週期內保持該類比回饋訊號位準，且在下一時鐘週期之前不 將該訊號設置為零。將該數位輸出訊號轉換為該第二類比回饋訊號的步驟包含在下一時鐘週期之前將該類比回饋訊號設置為零。將該數位輸出訊號轉換為該第二類比回饋訊號的步驟包含使用一二態數位至類比轉換器，該二態數位至類比轉換器包含分別具有兩種狀態的一個或複數個元件。將該數位輸出訊號轉換為該第二類比回饋訊號的步驟包含使用一個三態數位至類比轉換器，該三態數位至類比轉換器包含分別具有三種狀態的一個或複數個元件。該方法可包含將該第二積分級的電流放大器的輸出提供到產生該數位輸出訊號的一量化器。該方法還可包含將該第二積分級的電流放大器的輸出提供至另一個積分級。
通常情況下，在另一實施例中，提供一種使用一連續時間Σ-△類比至數位轉換器將一類比輸入訊號轉換為一數位輸出訊號的方法。該連續時間Σ-△類比至數位轉換器包含複數個積分級，一外回饋環路，以及一內回饋環路。該方法包含：透過將該內回饋環路的一回饋訊號作為一類比電流回饋訊號提供至包含一電流緩衝器以及一積分電容的其中一個積分級的一輸出端來減少該內回饋環路中的一延遲，以及使用該積分電容，對該類比電流回饋訊號與提供給該具有電流緩衝器以及一積分電容的積分級的一個輸入訊號共同進行積分。
該方法的實施例包含一個或複數個下述特徵。提供該內回饋環路的回饋訊號的步驟包含：在每一個時鐘週期內將該數位輸出訊號轉換為該類比電流回饋訊號，且在整個時鐘週期內保持該類比回饋訊號位準，且在下一時鐘週期之前不將該訊號設置為零。提供該內回饋環路的回饋訊號的步驟包含：在每一個時鐘週期內將該數位輸出訊號轉換為該類比電流回饋訊號，且在下一時鐘週期之前將該類比回饋訊號設 置為零。該方法可包含將具有該電流緩衝器以及積分電容的積分級的輸出提供至產生該數位輸出訊號的一量化器。該方法可包含將具有該電流緩衝器以及積分電容的積分級的輸出提供至另外一個積分級。
通常情況下，在另一實施例中，一種裝置包含一連續時間Σ-△類比至數位轉換器以用於將一類比輸入訊號轉換為一數位輸出訊號。該連續時間Σ-△類比至數位轉換器包含複數個積分級，其中一個積分級包含驅動一積分電容的電流緩衝器；一外回饋數位至類比轉換器，用於提供一第一回饋訊號；以及複數個單元，用於將該數位輸出訊號轉換為提供至包含該電流緩衝器以及積分電容的積分級的輸出端的一類比電流回饋訊號，以及對該類比電流回饋訊號與提供給該具有電流緩衝器以及一積分電容的積分級的一個輸入訊號進行積分。
請參照圖1，在一些實施例中，一三階連續時間Σ-△類比至數位轉換器(ADC)100包含三個積分級102、104和106，一量化器108，一外回饋數位至類比轉換器(DAC)110(DAC2)，以及一內回饋DAC 112(DAC1)。該第三積分級106包含一跨導(Gm)級(G32)148、一電流緩衝器(IAMP2)114、以及一積分電容(C3)116。該內回饋DAC 112係用於將一數位輸出118轉換為一類比電流回饋訊號120的電流式DAC，其中該類比電流回饋訊號120提供給該第三積分級106的一輸出端122。在本實施例中，該類比電流回饋訊號120係一差分類比電流回饋訊號。該類比電流回饋訊號120以及被提供至該電流緩衝器114的一輸入訊號124均被該積分電容116積分。
因為電流回饋訊號120直接提供給電流緩衝器114的輸出端，使得類比至數位轉換器100的一個特點是該內回饋路徑具有很小的延遲。由於快速內回饋環路訊號不透過該第三積分級106中的有源電路傳播，從而能放寬電流緩衝器114的速度，這可以降低功耗。
該第一積分級102包含電壓放大器(A1)126和回饋電容(C1)128。該第一積分102透過一低通濾波器132接收一輸入訊號UI(t)130。該低通濾波器132包含連接一輸入電阻136的電容134。該電壓放大器126、積分電容128、和該輸入電阻136形成一有源RC積分器。該外回饋DAC 110將數位輸出118轉換為一類比電流回饋訊號138，以提供到電壓放大器126的輸入端140。在此實施例中，該類比電流回饋訊號138是一差分類比電流回饋訊號。該類比輸入電流290減去該類比電流回饋訊號138的結果被第一積分級102積分。在此實施例中，該類比輸入訊號UI(t)是一個差分類比訊號，且該第一、第二、第三積分級102、104、106都用於處理差分類比訊號。
該第一積分級102的輸出提供給該第二積分級104，該第二積分級104包含一跨導(Gm)級142、一電流緩衝器144、以及一積分電容146。該第二積分級104的輸出提供給該第三積分級106。
該類比至數位轉換器100包含幾個前饋以及回饋路徑。例如，該ADC100包含從一輸入節點292到該電流緩衝器144的輸入端的前饋路徑150。該前饋路徑150包含一帶通濾波器152，該帶通濾波器152過濾輸入訊號UI(t)130中的直流成分以避免影響第三積分級106的共模電壓。一前饋路徑154包含一跨導級156(G31)，該跨導級156(G31)將第一積分級102的輸出轉換為用於提供到電流緩衝器114的輸入端 的電流訊號。一回饋路徑158具有一跨導級160(G23)，用於將第三積分級106的輸出訊號轉換為提供給電流緩衝器144的輸入端的電流訊號。
該過採樣連續時間ADC100(或170、210)可以，例如，與一數位訊號處理器串聯，或者是一混合訊號處理鏈的一部分。該ADC 100可以是包含類比和數位電路的一系統芯片的一部分。該ADC 100可以包含在任何使用類比至數位轉換器的電子設備中，例如音頻編碼器或視頻編碼器。該ADC100對移動設備是非常有幫助的，例如手機、筆記本電腦和平板電腦。
圖1的類比至數位轉換器100可以有各種變形。例如，一連續時間Σ-△類比至數位轉換器可以只包含兩個積分級。請參閱圖2，一二階連續時間Σ-△類比至數位轉換器170包含一第一積分級172、一第二積分級174以及一量化器176。該第一積分級172包含一電壓放大器184和複數個積分電容186。該第一積分級172接收透過輸入電阻188的輸入訊號UI(t)196。該第二積分級174包含一跨導級190、一電流緩衝器192、和複數個積分電容194。
一外回饋DAC 180的一輸出訊號178提供到電壓放大器184的輸入端182。從電流294中減去外回饋DAC 180的輸出訊號178的結果被積分電容186積分。一內回饋DAC 200的輸出訊號198被提供到電流緩衝器192的輸出端202。提供到電流緩衝器192的輸入訊號204與來自內回饋DAC 200的輸出訊號198由積分電容194進行積分。積分的結果由產生一數位輸出206的量化器176進行量化。該類比至數位轉換器170可包含其他圖中未顯示的前饋和/或回饋路徑。
例如，一個連續時間Σ-△類比至數位轉換器可以包含四個積分級。請參閱圖3，一四階連續時間Σ-△類比至數位轉換器210包含第一積分級212、第二積分級214、第三積分級216、第四積分級218和一量化器220。該第一積分級212包含一電壓放大器226和複數個積分電容228。該第一積分級212接收透過輸入電阻232的輸入訊號UI(t)230。該第二和第三積分級214、216中的每一者包含一Gm級、一電流緩衝器和複數個積分電容。該第四積分級218包含一Gm級236、一電流緩衝器238和複數個積分電容240。
包含Gm級282的前饋路徑280提供在該第一積分級212的輸出端與第四積分級218的輸入端之間。包含Gm級286的前饋路徑284提供在該第一積分級212的輸出端與第四積分級218的輸入端之間。
外回饋DAC 224的輸出訊號242提供給該電壓放大器226的輸入端234。輸入電流296減去外回饋DAC 224的輸出訊號242的結果由積分電容228進行積分。內回饋DAC222的輸出訊號244提供給電流緩衝器238的輸出端242。提供給電流緩衝器238的輸入訊號248以及來自內回饋DAC222的輸出訊號244由積分電容240進行積分。積分的結果由生成一個數位輸出246的量化器220進行量化。該類比至數位轉換器210可包含圖中未顯示的額外的前饋和/或回饋路徑。
上面描述的技術也可以在混合型Σ-△(sigma-delta)類比至數位轉換器中使用。Σ-△(sigma-delta)轉換器根據其具體實施方式可以分成不同的類別：離散時間或連續時間。如果在轉換器的前端採用採樣技術，該結構則被稱為離散時間。在離散時間的實施例中，類比資料會在固定(離散)的時間間隔內處理。在每個時鐘週期(或半時鐘週期)， 該類比元件在規定的誤差範圍內得以完全穩定。這反過來又要求在轉換器內設置臨界(critical)類比成分的帶寬(速度)規範。
如果轉換器的輸入不被採樣，而是透過一個或複數個類比級來連續處理，則被視為一連續時間轉換器。在本實施例中，不要求轉換器在每個時鐘週期(或半時鐘週期)內都完全穩定下來，如此，對本實施例中的類比模組的速度要求相對於離散時間轉換器可以被放寬，從而提供了節省電能的可能。連續時間架構相對離散時間轉換器的其他一些好處包含增強對耦合噪音的抗擾度和免除在轉換器的前端設置一個抗混疊濾波器的需要。這些好處再加上不斷增長的便攜式消費產品(其中功耗是關鍵)的需求，使得連續時間轉換器在目前非常普及。
一些Σ-△(sigma-delta)轉換器會同時採用連續時間和離散時間級。一些Σ-△(sigma-delta)轉換器在同一級中使用採樣和連續時間的方法，例如使用一連續時間輸入路徑和一開關電容(離散時間)回饋DAC。通常情況下，如果輸入路徑是連續的，則轉換器被稱為連續時間。然，有時候如果使用離散時間回饋和/或後一級(later stage)是離散時間，則轉換器可簡稱為“混合型”。在最後端積分級中使用電流緩衝器和積分電容，以將來自一內回饋電流模式數位至類比轉換器的類比電流回饋訊號發送到該電流緩衝器的輸出端，並由該積分電容對該類比電流回饋訊號以及一用於提供給該電流緩衝器的輸入訊號進行積分的技術也可以應用於這種混合的Σ-△(sigma-delta)類比至數位轉換器。
只要在轉換器內使用至少一個連續時間電路，就可以應用上面描述的技術。
為了便於比較，下面介紹一Σ-△類比至數位轉換器，其與圖1至3中所示的例子相比，在內回饋環路可能具有更大的延遲。
Σ-△(sigma-delta)轉換器可使用較低精度(resolution)的類比元件來實現高信噪比(signal-to-noise ratios，下稱SNR)，其中，該類比元件可以工作在比興趣訊號頻帶(signal band of interest)更高的速度。這是用帶寬來換取精度來實現的。具體來說，這項技術被稱為過採樣。舉例來說，一個帶寬為2MHz的13位(具有約78分貝的信噪比)ADC可以使用3位量化器(子ADC)和3位DAC來實現，該量化器以及DAC均工作在250MHz。在許多應用(如通訊、音頻和工業電路)中，這種折衷是有利的。
圖4顯示了一連續時間Σ-△(sigma-delta)類比至數位轉換器250的實施例框圖。從調整過大小(scaled)的輸入(類比輸入)中減去該數位至類比轉換器(DAC)的回饋輸出。然後對該結果進行積分(積分器X1)，並傳遞到一第二級作進一步處理。複數個積分級、前饋和回饋路徑用來形成一個需要的傳遞函數，以用於該輸入和由該量化器和DAC的有限精度而造成的量化噪音。該積分器、前饋、回饋以及縮放的各種組合用於各種設計要求。因此，不同的轉換器可能有多於或少於圖中所示的級和/或連接。
圖5顯示圖4的連續時間轉換器的線性模型。其中，用於數位化類比訊號的該量化器由一單位增益級和一量化誤差輸入替代。注入的量化誤差模型化(model)該有限精度在該量化器和DAC中的影響。這個線性模型可用來解決該轉換器輸出的量化噪音的傳遞函數。透過適當的設計，量化噪音可以被“整形”，使得其頻率成分大多放在興趣 頻率範圍之外。圖6顯示了一轉換器的輸出頻譜的例子。其中，基帶位於低頻率(即，從直流到任何需要的帶寬)。因此，該量化噪音與高通特點一起被整形，從而可以很容易地透過使用低通濾波器的後部工藝(post-processing)來去除該量化噪音。當興趣頻率範圍沒有完全擴展到直流時，也可以使用Σ-△(sigma-delta)轉換器來實現帶通應用。
圖7是上述顯示的在量化器中採樣的連續時間轉換器的一個更詳細的線性模型。此外，環路中已經加入一些延遲，其效果將在下面描述。如圖中所示，連續時間轉換器中的採樣點(有效地)處於量化器的輸入端。對於這一點，該訊號可以考慮為類比。該回饋DAC的連續輸出被該類比(連續時間)輸入減去並由該環路濾波器進行處理。該量化器根據其輸入值y(t)產生其輸出，該輸入值y(t)在時間[y(nT)]內於有限點被採樣。在圖中，這種採樣由前置於量化器的開關來仿效(modeled)。當輸出被連續應用時，該DAC執行DT至CT轉換。
在圖7的線性模型中，該輸出V(Z)可以導出並作為輸入U(z)和量化噪音E(z)的函數。在這裡，使用代表拉普拉斯變換(Laplace transforms)的z域分析。該輸出V(Z)可分為兩個分量，一個來自該輸入U(Z)，另一個來自該量化誤差E(z)。該輸出可以寫成：V(z)=STF(z)U(z)+NTF(z)E(z)其中，STF和NTF分別是訊號傳遞函數和噪音傳遞函數。從輸入U(Z)到輸出V(Z)的前饋路徑包含複數個積分器，而從輸出回到輸入的回饋是直接(透過DAC)進行的。這將使STF產生低通特性和NTF產生高通特性。正是這種用於將源自量化器的誤差放置於興趣頻率範圍之外的頻段(圖6)的NTF的高通特性，使得可以更容易地減少於轉 換器後端放置一過濾器。
為了實現特定的NTF以獲得頻率的最佳噪音整形，該環路濾波器的動態(由積分器，DAC，轉換器的前饋和回饋路徑組成)被設計成在特定的時間點產生所需的響應。正如圖7所示，量化器的輸入在離散時間點被採樣，該離散時間點是時鐘週期的倍數。正是這些值y(t)位於這些時間點[y(nT)]，其中n是一個影響噪音整形的整數。
圖7中的延遲方塊所表示的轉換器的過剩的環路延遲的效果受到所使用的DAC類型的影響，特別是受到它是否是一歸零(RZ)或非歸零(NRZ)DAC的影響。使用一個歸零DAC時，該輸出只適用於一個時鐘週期的一部分(通常為半時鐘週期)，然後對於時鐘週期的其餘部分則返回到零輸入。一個NRZ DAC不歸零，而是它的輸出在一個完整的時鐘週期內仍然保持不變。由於RZ DAC對於每個時鐘週期的一部分是零，因此需要更大的輸出值來產生與NRZ DAC相同的平均值。
圖8A及8B顯示了與DAC實施例相關的過剩環路延遲的不同效果。對於RZ DAC，該DAC回饋脈衝由該過剩的環路延遲轉移，但仍然可以在它被啟動(圖8A)的同一時鐘週期內(完全)應用。為了產生這種情況，假設當該RZ DAC的佔空比為50%時，總的延遲必須等於或少於半時鐘週期。與此相反，如圖8B所示，由於具有過剩的環路延遲，一NRZ DAC將至少使得其輸出波形的一部分應用在下一個時鐘週期。
當以最佳NTF為目標時，回饋脈衝的重要的眾多複雜而又難以預料的結果被延遲，使得一部分位於下一個時鐘週期內。如前所述，量 化噪音輸入的響應針對在特定時間點的某些值，以實現最優的量化噪音整形。如果DAC回饋脈衝的一部分被延遲到後一個週期，則DAC脈衝的值被提高，或者轉換器內的一些其他回饋路徑的增益被改變，使得在一個單時鐘週期後於量化器的輸入端獲得所需的值。一旦確定了該環路延遲，可以透過調整環路濾波器(例如，A21，A31，圖7的B12)的係數來獲得所需的值，以獲得在NTF中所需的響應。當RZ DAC的脈衝轉移時也可使用相同的調整技術。然而，當回饋脈衝的一部分轉移到下一個循環中時，則需要進行補償。根據在轉換器內的位置，可能需要在轉換器中添加一個新的回饋環路以抵消這種影響。
圖9顯示了採用過剩的環路延遲補償的一連續時間轉換器的實施例。該轉換器是圖7的轉換器的框圖的可能實施方式。請參閱回到圖7，延遲器#1模型化該動態元件匹配方塊(DEM)隨量化器穩定時間的延遲。延遲器#2模型化在第三積分級的延遲。圖9包含一單週期(z-1)延遲器以模仿由於該量化器和DEM而產生的延誤。由於不使用DEM，只有一個半週期延遲器與RZ DAC串聯。
在圖9中，使用兩個DAC：一個用於回饋到轉換器的第一級的外回饋路徑中，另一個則回饋到第三積分級的輸入端。該兩個DAC分別被稱為外回饋DAC(FB DAC)和內FB DAC。該外回饋DAC使用NRZ實施方式，而該內FB DAC使用RZ技術。該NRZ用於該外FB DAC以盡量減少時間不確定性(如圖10A和10B所示)的影響以及降低DAC的開關活動型。前者降低基帶噪音，提高信噪比，而後者則減少了對第一放大器的帶寬要求，從而節省功率。由於因抖動而造成的增加的噪音被位於第三級之前的積分器的大低頻增益阻擋，因此NRZ對 於該內回饋來說並非必須的。這使得RZ DAC可用於該第三級中，並具有如下所述的在環路延遲補償方面的好處。回到圖9，動態元件匹配(DEM)被設置為與該外FB DAC串聯。這對於減輕DAC元件失衡(mismatch)的影響是至關重要的，但同時也增加了一個延遲到回饋路徑中。如前所述，這個跟隨外回饋環路中的其他任何延遲的延遲可以透過調整轉換器以及內FB DAC的不同環路係數中的增益進行補償。由於該內FB環路具有較少的積分器(例如，1個)，調整透過這條路徑的增益的方式可以用來補償較慢的外部環路的延遲。
當與較慢的外FB環路相比時，補償內FB環路的延遲可能會帶來更多的問題。如圖9虛線顯示的內回饋環路，其必須要有單週期響應。在一個時鐘週期內，在量化器的輸入端上需要有來自上一個週期的量化噪音輸入的響應。在這個較快的內環路內可以容忍相對較小的延遲。用來補償該內環路中的延遲的一個方法是添加一個直接回饋到量化器的輸入端的回饋路徑。此路徑如圖中的增益路徑B33所示。由於這條路徑直接回饋到量化器，因(主)內環路路徑中的延遲而產生的單週期回饋中的差異可以使用這個額外的回饋路徑補償。這種方法的缺點是需要額外的DAC，該DAC跟隨其他電路來實現該額外的回饋路程。
另外，還要關注隨著工藝、溫度和電壓而變化的延遲。這種延遲會透過SNR(訊號噪音比)的衰退、在STF中的峰值、以及在閉環系統中的穩定性降低而損害轉換器的性能。由於這些原因，需要盡量減少任何不受時鐘控制(gated)的傳播延遲(即那些隨著工藝、電壓、溫 度而變化的延遲)。
圖11A至11E顯示適用於圖9的轉換器例子的額外的回饋路徑條(B33，圖9)的實施例。圖11A至11E所示的電路包含該第三積分級、量化器、和用於執行到該調製器的輸入端的額外回饋路徑的額外電路。一些圖顯示了該額外的回饋路徑的實施例的多種可能性。圖11A使用一個有源RC-積分器。本實施例中，顯示了實現該額外的回饋路徑的兩個選項：(1)電壓DAC透過一個電容CFB饋入該放大器的求和節點，以及(2)一電流DAC(IDAC)透過設置在積分器的輸出端的一電阻而進行回饋。
對於圖11A的選項(1)，由於DAC的電壓透過一個電容耦合到放大器的求和節點，因此在該到量化器的路徑上沒有積分(integration)。因此，DAC電壓可有效地設置在該級的輸出端和該量化器的輸入端。雖然該訊號在整個級上未被積分，該訊號仍然有一些源於有限響應的延遲透過該級。這種影響的一個例子如圖12所示。超過半個時鐘週期採用理想的RZ DAC輸出。然而，由於有限的電路響應時間和回饋路徑中的小的延遲，實際的DAC輸出在到達該第一級的輸出端之前可以被轉移且被少量過濾。這與前面所述的NTF根據所需的值改變具有同樣的效果。這可以透過調整環路係數有所補償，但路徑速度的變化仍然會降低性能。
對於圖11A的選項#2，來自第二DAC的電流流經設置在有源積分級的輸出端的電阻。然後，該電阻上產生電壓降，從而有效地將該(第二)DAC的訊號與積分級的輸出相加。這種方式的成本是第二DAC需要額外的功率和晶片面積，並可能產生來自增加的電阻的額外 相位延遲。除了Gm單元替代了該有源積分器的電阻輸入端，圖11B中的例子與圖11A的例子類似。圖11B的選項#1或選項#2可用於產生到該量化器輸入端的直接回饋。
圖11C和11D顯示了使用電流放大器直接驅動該積分電容從而形成一個跨阻放大級(TIA)的實施例。這兩種實現方式之間的區別是，圖11C的例子使用一Gm單元輸入而圖11D的例子使用電阻式輸入。該電容式耦合的DAC(選項#1)仍然可以用於此種設置，並作為提供回饋路徑到量化器的輸入端的裝置。
圖11E顯示了將一採樣和保持(S/H)緩衝器放置在電流放大器積分級的輸出端的實施例選項。一電流式DAC連接在該放大器的輸出端，同時也是S/H的輸入。本實施例中，一第二DAC的輸出與該放大器的輸出相加，並回饋到S/H。該採樣/保持電路獲取該輸出並儲存以供量化器處理。本實施的一個缺點是需要一個單獨的DAC和放大級，從而增加了功率和晶片面積。此外，全部電容的採樣過程容易受到透過該電壓電源和/或基板而收集到的噪音的影響。
將圖11A至11E所示的例子與圖1至3所示的例子比較，由於在內部回饋環路中的回饋係由一電流模式DAC直接回饋到最後端的積分級中的電流緩衝器中的輸出端而實現，圖1至3所示的例子在內部回饋環路中具有更少的延遲。藉由減少在內部回饋路徑的延遲，不需要額外補償。因為該回饋路徑直接連接到該積分電容，電流緩衝器的帶寬可能會放寬，這可能會降低功率要求。在圖1至3的例子中，當實際的回饋電路連接到電流緩衝器的輸出端時，該回饋電流仍然被積分。
圖13A顯示了連續時間Σ-△類比至數位轉換器的部分電路圖，其中該連續時間Σ-△類比至數位轉換器包含一積分級260、電流式數位至類比轉換器262、和量化器264。該積分級260包含電流緩衝器266、積分電容270、以及輸入電阻268。除了在圖13A的例子中，連接到電流緩衝器的跨導(Gm)單元輸入被替換為一輸入電阻268，該積分級260與圖1-3的例子中的最後端的積分級相似。圖13B顯示了圖13A的電路的框圖。因為該積分級260的積分電容270積分了積分級260的輸入訊號VX2272和來自電流式數位至類比轉換器262的類比電流回饋訊號274進行了積分，該回饋訊號274在圖13B中被顯示為提供給的積分級260的輸入端。
上面已經描述了複數個實施例。然，可以理解的是，也可提出各種變形。例如，可以結合、刪除、修改或補充一個或複數個實施例的元件，以形成進一步的實施例。作為另一個實施例，圖中描述的邏輯流程圖不要求特定的順序或連續的順序來獲的需要的結果。此外，可從所描述的流程中提供其他步驟或刪除一些步驟，也可添加或刪除其他元件到所描述的系統中。
例如，在圖1的ADC100中，該低通濾波器132可以由電容代替，該帶通濾波器152也可以由電容代替。一連續時間Σ-△(sigma-delta)類比至數位轉換器可以包含多於四個的積分級。在圖1-3的每個例子中，可以將動態(dynamic)元件匹配方塊與該外回饋數位至類比轉換器串聯。
對應的，其他的實施例也涵蓋在下面的申請專利範圍內。
100‧‧‧三階連續時間Σ-△(sigma-delta)ADC
170‧‧‧二階連續時間Σ-△ ADC
210‧‧‧四階連續時間Σ-△ ADC
250‧‧‧連續時間Σ-△ ADC
102、175、212‧‧‧第一積分級
104、174、214‧‧‧第二積分級
106、216‧‧‧第三積分級
108、176、220、264‧‧‧量化器
110、180、224‧‧‧外回饋DAC
112、200、222‧‧‧內回饋DAC
148、142、156、160、190、236、282、286‧‧‧跨導級
114、144、192、238、266‧‧‧電流緩衝器
116、146、186、194、228、240、270‧‧‧積分電容
118、206、246‧‧‧數位輸出
120、138、274‧‧‧類比電流回饋訊號
122‧‧‧輸出端
124、130、196、204、230、248‧‧‧輸入訊號
126、184、226‧‧‧電壓放大器
128‧‧‧回饋電容
132‧‧‧低通濾波器
136、188、232、268‧‧‧輸入電阻
134‧‧‧電容
150、154、280、284‧‧‧前饋路徑
152‧‧‧帶通濾波器
158‧‧‧回饋路徑
178、198、242、244‧‧‧輸出訊號
202‧‧‧輸出端
218‧‧‧第四積分級
234‧‧‧輸入端
242‧‧‧輸出端
260‧‧‧積分級
262‧‧‧電流式DAC
290‧‧‧類比輸入電流
292‧‧‧輸入節點
294‧‧‧電流
296‧‧‧輸入電流
圖1係一三階連續時間Σ-△(sigma-delta)ADC的實施例的電路示意圖。
圖2係一二階連續時間Σ-△ ADC的實施例的電路示意圖。
圖3係一四階連續時間Σ-△ ADC的實施例的電路示意圖。
圖4係一連續時間Σ-△ ADC的實施例框圖。
圖5係圖4的連續時間Σ-△ ADC的一線性模型的實施例示意圖。
圖6係圖4的連續時間Σ-△ ADC的輸出頻譜圖。
圖7係圖4的連續時間Σ-△ ADC的一線性模型的實施例示意圖。
圖8A為表示過剩的環路延遲對於歸零連續時間Σ-△ DAC的影響的時序圖。
圖8B為表示過剩的環路延遲對於非歸零連續時間Σ-△ DAC的影響的時序圖。
圖9為採用過剩的環路延遲補償的連續時間Σ-△ ADC的實施例框圖。
圖10A為表示時間不確定性對於歸零連續時間Σ-△ DAC的影響的時序圖。
圖10B為表示時間不確定性對於非歸零連續時間Σ-△ DAC的影響的時序圖。
圖11A-11E為額外的回饋路徑的實施例電路圖。
圖12顯示透過一放大級的源自有限響應的延遲時序圖。
圖13A為一積分級的示意圖。
圖13B為圖13A的電路的框圖。
100‧‧‧三階連續時間Σ-△(sigma-delta)ADC
102‧‧‧第一積分級
104‧‧‧第二積分級
106‧‧‧第三積分級
108‧‧‧量化器
110‧‧‧外回饋DAC
112‧‧‧內回饋DAC
142、148、156、160‧‧‧跨導級
114、144‧‧‧電流緩衝器
116、146‧‧‧積分電容
118‧‧‧數位輸出
120、138‧‧‧類比電流回饋訊號
122‧‧‧輸出端
124、130‧‧‧輸入訊號
126‧‧‧電壓放大器
128‧‧‧回饋電容
132‧‧‧低通濾波器
136‧‧‧輸入電阻
134‧‧‧電容
150、154‧‧‧前饋路徑
152‧‧‧帶通濾波器
158‧‧‧回饋路徑
290‧‧‧類比輸入電流
292‧‧‧輸入節點

Claims (33)

  1. 一種裝置包含：一連續時間Σ-△類比至數位轉換器，用於將一類比輸入訊號轉換為一數位輸出訊號，該連續時間Σ-△類比至數位轉換器包含：複數個積分級，其中一個積分級包含用於驅動一積分電容的一電流緩衝器；一外回饋數位至類比轉換器，用於提供一回饋訊號；以及一內回饋電流模式數位至類比轉換器，用於將該數位輸出訊號轉換為提供至包含該電流緩衝器的積分級的輸出端的一類比電流回饋訊號，其中，該類比電流回饋訊號以及提供至該電流緩衝器的一輸入訊號均由該積分電容進行積分。
  2. 如申請專利範圍第1項所述的裝置，其中，該複數個積分級包含三個積分級。
  3. 如申請專利範圍第1項所述的裝置，其中，該外回饋數位至類比轉換器包含一歸零數位至類比轉換器。
  4. 如申請專利範圍第1項所述的裝置，其中，該電流模式數位至類比轉換器包含一歸零數位至類比轉換器。
  5. 如申請專利範圍第1項所述的裝置，其中，該電流緩衝器接收來自一跨導級(Gm)的輸入電流訊號。
  6. 如申請專利範圍第1項所述的裝置，其中，該電流緩衝器接收來自一電阻的輸入電流訊號。
  7. 如申請專利範圍第1項所述的裝置，其中，該電流模式數位至類比轉換器包含一二態數位至類比轉換器，該二態數位至類比轉換器包含分別具有兩種狀態的一個或複數個元件。
  8. 如申請專利範圍第1項所述的裝置，其中，在該內回饋環路中的該電流模式數位至類比轉換器包含一三態數位至類比轉換器，該三態數位至類比轉換器包含分別具有三種狀態的一個或複數個元件。
  9. 如申請專利範圍第1項所述的裝置，其中，該外回饋數位至類比轉換器係一外回饋環路的一部分，該內回饋數位至類比轉換器係一內回饋環路的一部分。
  10. 如申請專利範圍第1項所述的裝置，其中，具有該電流緩衝器的該積分器產生一輸出訊號並輸出至產生該數位輸出訊號的一量化器的輸入端。
  11. 如申請專利範圍第1項所述的裝置，其中，具有該電流緩衝器的該積分器產生提供至另一個積分級的一輸出訊號。
  12. 如申請專利範圍第11項所述的裝置，包含與該外回饋數位至類比轉換器串聯的一動態元件匹配方塊。
  13. 一種裝置包含：一連續時間Σ-△類比至數位轉換器，該轉換器包含：一第一積分級；一第二積分級，用於接收來自該第一積分級的一輸出；一第三積分級，用於接收來自該第二積分級的一輸出；一外回饋環路，包含一數位至類比轉換器以用於將一量化輸出訊號轉換為回饋至該第一積分級的輸入端的一類比訊號；以及一內回饋環路，包含一電流模式數位至類比轉換器以用於將該量化輸出訊號轉換為提供至其中一個積分級的輸出端的一類比電流回饋訊號，使得該類比電流回饋訊號以及該積分級的輸入訊號均由該積分級進行積分。
  14. 如申請專利範圍第13項所述的裝置，其中，該第二積分級包含一電流緩衝器以及一積分電容，且該類比電流回饋訊號提供至該第二積分級的輸出端。
  15. 如申請專利範圍第13項所述的裝置，其中，該第三積分級包含一電流緩衝器以及一積分電容，且該類比電流回饋訊號提供至該第三積分級的輸出端。
  16. 一種裝置包含：一連續時間Σ-△類比至數位轉換器，該轉換器包含：一第一積分級； 一第二積分級，包含驅動一積分電容的一電流放大器；一外回饋環路，包含一第一數位至類比轉換器用以將一數位輸出訊號轉換為提供至該第一積分級的一第一類比訊號；以及一內回饋環路，包含一電流模式數位至類比轉換器用以將該量化輸出訊號轉換為提供至該第二積分級的輸出端的一類比電流回饋訊號，其中該類比電流回饋訊號以及該第二積分級中的電流放大器的一輸入訊號均由該第二積分級中的積分電容進行積分。
  17. 如申請專利範圍第16項所述的裝置，其中，該連續時間Σ-△類比至數位轉換器包含一三階連續時間Σ-△類比至數位轉換器，該三階連續時間Σ-△類比至數位轉換器具有位於該第一和第二積分級之間的一中間積分級。
  18. 如申請專利範圍第16項所述的裝置，其中，該連續時間Σ-△類比至數位轉換器包含一四階連續時間Σ-△類比至數位轉換器，該四階連續時間Σ-△類比至數位轉換器具有位於該第一和第二積分級之間的一第一中間積分級和一第二中間積分級。
  19. 一種方法包含：使用一連續時間Σ-△類比至數位轉換器將一類比輸入訊號轉換為一數位輸出訊號，該類比至數位轉換器包含一第一積分級和一第二積分級，該第二積分級包含驅動一積分電容的一電流放大器，包含：將該數位輸出訊號轉換為提供至該第一積分級的一第一類比回饋訊號； 將該數位輸出訊號轉換為提供至該第二積分級的輸出端的一第二類比回饋訊號；以及使用該積分電容，對該第二類比回饋訊號以及提供至該電流放大器的一輸入訊號進行積分。
  20. 如申請專利範圍第19項所述的方法，其中，該連續時間Σ-△類比至數位轉換器包含一三階連續時間Σ-△類比至數位轉換器，該三階連續時間Σ-△類比至數位轉換器具有位於該第一和第二積分級之間的一中間積分級。
  21. 如申請專利範圍第19項所述的方法，其中，該連續時間Σ-△類比至數位轉換器包含一四階連續時間Σ-△類比至數位轉換器，該四階連續時間Σ-△類比至數位轉換器具有位於該第一和第二積分級之間的一第一中間積分級和一第二中間積分級。
  22. 如申請專利範圍第19項所述的方法，其中，將該數位輸出訊號轉換為第一類比回饋訊號的步驟包含在整個時鐘週期內保持該類比回饋訊號的位準不變，且在下一時鐘週期之前不將該訊號設置為零。
  23. 如申請專利範圍第19項所述的方法，其中，將該數位輸出訊號轉換為該第二類比回饋訊號的步驟包含在下一時鐘週期之前將該類比回饋訊號設置為零。
  24. 如申請專利範圍第19項所述的方法，其中，將該數位輸出訊號轉 換為該第二類比回饋訊號的步驟包含使用一二態數位至類比轉換器，該二態數位至類比轉換器包含分別具有兩種狀態的一個或複數個元件。
  25. 如申請專利範圍第19項所述的方法，其中，將該數位輸出訊號轉換為該第二類比回饋訊號的步驟包含使用一個三態數位至類比轉換器，該三態數位至類比轉換器包含分別具有三種狀態的一個或複數個元件。
  26. 如申請專利範圍第19項所述的方法，包含：將該第二積分級的電流放大器的輸出提供到產生該數位輸出訊號的一量化器。
  27. 如申請專利範圍第19項所述的方法，包含：將該第二積分級的電流放大器的輸出提供至另一個積分級。
  28. 一種方法包含：使用一連續時間Σ-△類比至數位轉換器將一類比輸入訊號轉換為一數位輸出訊號，包含：複數個積分級，一外回饋環路，以及一內回饋環路；以及透過將該內回饋環路的一回饋訊號作為一類比電流回饋訊號提供至包含一電流緩衝器以及一積分電容的其中一個積分級的一輸出端，而減少該內回饋環路中的一延遲，以及使用該積分電容，對該類比電流回 饋訊號與提供給該具有電流緩衝器以及一積分電容的積分級的一輸入訊號共同進行積分。
  29. 如申請專利範圍第28項所述的方法，其中，提供該內回饋環路的回饋訊號的步驟包含：在每一個時鐘週期內將該數位輸出訊號轉換為該類比電流回饋訊號，且在整個時鐘週期內保持該類比回饋訊號的位準不變，且在下一時鐘週期之前不將該訊號設置為零。
  30. 如申請專利範圍第28項所述的方法，其中，提供該內回饋環路的回饋訊號的步驟包含：在每一個時鐘週期內將該數位輸出訊號轉換為該類比電流回饋訊號，且在下一時鐘週期之前將該類比回饋訊號設置為零。
  31. 如申請專利範圍第28項所述的方法，包含：將具有該電流緩衝器以及積分電容的積分級的輸出提供至產生該數位輸出訊號的一量化器。
  32. 如申請專利範圍第28項所述的方法，包含：將具有該電流緩衝器以及積分電容的積分級的輸出提供至另外一個積分級。
  33. 一種裝置包含：一連續時間Σ-△類比至數位轉換器，用於將一類比輸入訊號轉換為一數位輸出訊號，該連續時間Σ-△類比至數位轉換器包含：複數個積分級，其中一個積分級包含驅動一積分電容的電流緩衝器； 一外回饋數位至類比轉換器，用於提供一第一回饋訊號；以及用於將該數位輸出訊號轉換為提供至包含該電流緩衝器以及積分電容的積分級的輸出端的一類比電流回饋訊號，以及對該類比電流回饋訊號與提供給該具有電流緩衝器以及一積分電容的積分級的一個輸入訊號進行積分的單元。
TW101102612A 2011-01-21 2012-01-20 類比至數位轉換器 TWI489789B (zh)

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