TW201246373A - Protuberant structure and method for making the same - Google Patents

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Description

201246373 六、發明說明: 【發明所屬之技術領域】 本發明係關於一種凸出結構,與一種形成一凸出結構的 方法。特別是,本發明係關於一種位於基材上之立方體凸出 結構,其具有小於傳統微影技術之極小尺寸與一種形成此等 立方體凸出結構的方法。 【先前技術】 在以矽為基礎記憶體晶片的製造過程中,通常會經過許 多次的黃光步驟。在每次的黃光步驟中,具有一特定尺寸的 特別圖案會轉印在晶圓上。當所有被轉印過的特別圖案都被 處理過之後,就會得到可用的完整電路。 由於多種因素的作用,包括便攜性、功能性、容量、與 效能的需求,積體電路的尺寸一直不停地在縮小當中。但是 圖案的特徵,例如導線等,則仍然還是要由黃光步驟來形 成。間距的概念,是用來描述此等特徵的尺寸。間距的定義, 可以視為多個重複的兩個相鄰的特徵之中,相同的點之間的 距離。然而,由於光學或是物理現象的因素,傳統的黃光技 術具有最小的尺寸極限,一但超過,就無法再靠黃光技術得 到所需可靠的特徵。因此,黃光技術能夠定義出可靠特徵的 最小間距,就成為了積體電路的尺寸要一直不停地縮小的技 201246373 術障礙。 當半導體裝置的尺寸一直越來越小,目前解決此等縮小 尺寸問題的方法是升級黃光機臺,或是使用新的雷射寫入裝 置。但是爾等解決方案皆極為昂貴,使得製造成本居高不 下,並非解決問題之首選之策。 【發明内容】 本發明於是在一第一方面,提出一種位於基材上,具有 小於傳統微影技術的極小尺寸之立方體凸出結構。本發明的 凸出結構,包含基材,以及位於基材上之凸出物。凸出物具 有一圓角化之垂直側壁、一凸出寬度與一凸出長度,其中凸 出寬度與凸出長度其中之至少一者,具有不大於33 nm極小 尺寸。 在本發明一實施例中,基材為一半導體基材。 在本發明另一實施例中,凸出物包含選自由一金屬、一 半導體材料與一絕緣材料所組成群組之一材料。 在本發明另一實施例中,凸出長度大於凸出寬度之至少 一倍。 4 201246373 在本發明另一實施例中,凸出長度大約等於於凸出寬 度。 在本發明另一實施例中,凸出物具有至少小於凸出寬度 一半之一凸出高度。 在本發明另一實施例中,凸出物形成一閘極結構。 在本發明另一實施例中,凸出物形成一微機電結構。 在本發明另一實施例中,凸出結構更包含位於基材上之 複數個凸出物。 本發明在一第二方面,提出一種形成在基材上,具有小 於傳統微影技術的極小尺寸之立方體凸出結構的方法。首 先,提供一基材,與位於基材上之複數個傾斜結構。複數個 傾斜結構包含一第一材料,並且彼此相隔一預定距離。其 次,形成包含第二材料之目標層,以覆蓋基材與傾斜結構, 而且第一材料與第二材料各不相同。然後,進行一蝕刻步 驟,以部分移除目標層,而暴露出傾斜結構。再來,進行一 修整步驟,以完全移除傾斜結構並部分移除目標層,而形成 凸出物。凸出物具有一圓角、一垂直側壁、一凸出寬度與一 凸出長度之一凸出物,其中目標層較傾斜結構更容易在蝕刻 201246373 步驟中被蝕刻,而且凸出寬度與凸出長度其中之至少一者不 大於33 nm。 在本發明一實施例中,本發明方法,更進一步包含: 形成位於基材上之第一材料層;以及經由第一材料層蝕刻步 驟,在遮罩之存在下,部分移除第一材料層,以形成具有開 口大於底部之至少一凹穴,至少一凹穴並位於傾斜結構之 間。 在本發明另一實施例中,至少一凹穴之底部之寬度不大 於 33 nm。 在本發明另一實施例中,至少一凹穴之底部之寬度大於凸出 寬度。 在本發明另一實施例中,本發明方法更進一步包含: 形成第三材料之帽蓋層以覆蓋傾斜結構,其中第一材料、第 二材料與第三材料各不相同。 在本發明另一實施例中,本發明方法,更進一步包含: 進行蝕刻步驟,以完全移除帽蓋層。 在本發明另一實施例中,其中帽蓋層之厚度大約5nm。 6 201246373 在本發明另一實施例中,凸出物包含選自由一金屬、一 半導體材料與一絕緣材料所組成群組之一材料。 在本發明另一實施例中,凸出長度大於凸出寬度之至少 一倍。 在本發明另一實施例中,凸出長度大約等於於凸出寬 度。 在本發明另一實施例中,凸出物具有至少小於凸出寬度 一半之一凸出高度。 【實施方式】 本發明首先提出一種形成凸出結構的方法。本發明的凸 出結構,特別是具有極小的尺寸,而通常無法使用傳統的微 影技術製成。請參考第1-7圖,繪示本發明一種形成凸出結 構的方法。首先,如第3圖所繪示,提供基材101,與複數 個位於基材上傾斜結構110。基材101可以為一半導體基 材,例如矽。傾斜結構110則可以具有一第一材料,例如氧 化物。傾斜結構no的形狀可以是梯形,並具有一頂面m、 一底面112與一傾斜側壁113。傾斜側壁113位於頂面111 與底面112之間。本發明傾斜結構110的特殊形狀,可以經 由以下之方式得到。 201246373 請參考第1圖,首先,基層115形成在基材101上。基 層115通常包含氧化物。然後將圖案化之遮罩116,例如使 用傳統之微影技術,形成在基層115之上。依據最後結構的 不同規格,遮罩116可以有不同之圖案。然而,遮罩116上 兩相鄰圖案區域之間距P則是越小越好。 其次,請參考第2圖,進行第一材料蝕刻步驟,以移除 基層115之部分第一材料,還同時暴露出部分的基材101, 用來形成位於傾斜結構110之間的凹穴117。第一材料蝕刻 步驟的蝕刻配方式經過特別設計的,例如可以是一種高聚合 物蝕刻步驟,以保護基層115的凹穴117的側邊,使得凹穴 1Π的底部119,較佳會實質上小於開口 118。凹穴117底部 119的寬度可以多多少少大約是33 nm左右。而本發明第一 材料蝕刻步驟的蝕刻配方可以是一種高聚合物蝕刻步驟。 在第一材料蝕刻步驟完成之後,就可以移除圖案化之遮 罩116,而得到具有傾斜側壁113和理想底角114,形狀是 獨立梯形的傾斜結構110,如第3圖所繪示。也可以微調本 發明第一蝕刻步驟的蝕刻配方與條件,而得到各種不同角度 的底角114。 其次,如第4圖所繪示,沉積具有第三材料之帽蓋層 201246373 105,以覆蓋傾斜結構110。第一材料與第二材料實質上不相 同。例如,第一材料與第三材料間不同之蝕刻選擇比。第三 材料可以是氮化矽,帽蓋層105的厚度可以是5 nm左右。 帽蓋層105可以用來縮減目標材料的臨界尺寸,並提供目標 材料與容納材料之間較佳之介面。 然後,如第5圖所繪示,沉積具有第二材料之目標層 120,以完全覆蓋暴露出之基材101,並填滿位於相鄰的傾斜 結構110之間的凹穴117。換句話說,先前所形成的傾斜結 構110,即作為目標層120的模板的容器。當帽蓋層105存 在時,目標層120也會覆蓋帽蓋層105。 第一材料、第二材料與第三材料較佳彼此不相同,或是 第一材料、第二材料與第三材料間有不同之蝕刻選擇比。例 如,第二材料可以是不同於第一材料之金屬、半導體材料或 是絕緣材料。又例如,在本發明另一實施例中,如果需要有 極小尺寸的閘極結構時,第二材料可以是多晶矽。 再來,如第6圖所繪示,傾斜結構110上多餘的第二材 料可以,例如使用蝕刻方式加以移除,而暴露出傾斜結構110 之頂面111。触刻方式例如可以是突破性(break through etch ) I虫刻。 接下來,進行一修整步驟,以修整多餘的目標層120。 201246373 修整步驟可以是濕蝕刻,經由調整酸的濃度來微調的傾斜結 構110形狀。修整步驟會完全移除傾斜結構110。當帽蓋層 105存在時,修整步驟也會完全移除帽蓋層105。 如第7圖所繪示,由於第一材料、第二材料與第三材料 間有不同之蝕刻選擇比,第一材料、第二材料與第三材料各 自以不同的形式被移除。第一材料與第三材料應該比第二材 料,在修整步驟時有實質上較高之蝕刻速率,所以第一材料 與第三材料應該比第二材料,在修整步驟時更容易被移除。 由於這個原因,修整步驟中的蝕刻劑,比起較小的底部129, 較寬的頂部128會接觸更久,所以較寬的頂部128比起較小 的底部129被修整更多,使得目標層120較寬的頂部128會 被修整成實質上接近於較小的底部129。 例如,移除傾斜結構110,並使用高選擇配方來修整多 餘的目標層120。例如,第一材料為氧化物,第二材料為多 晶矽而第三材料是氮化矽,蝕刻配方可以包含C4F8,而差別 性地移除第一材料、第二材料與第三材料,並再次暴露出基 材 1(Π。 如第8圖所繪示,在完全移除傾斜結構110並適當修整 目標層120之後,目標層120便成為了位於基材101上的多 個凸出物121,於是得到了凸出結構126。本發明在第二方 201246373 面,提供一種位於基材101上,超越傳統微影技術所能得到 的,具有極小尺寸之凸出結構126。 本發明的凸出結構126,包含基材101,以及位於基材 101上之一凸出物121。凸出物121具有一頂面122、一底面 123與介於頂面122與底面123間之一垂直側壁124。由於 凹穴:117的底部119在修整步驟之前,寬度可以多多少少大 約是33 nm左右。凸出物121的底面123在修整步驟之後, 就一定不會超過33 nm左右。還有,只要能好好控制第一材 料蝕刻步驟來界定凹穴117的底部119的尺寸,也可能得到 尺寸更小的凸出物121。 本發明凸出物121的特徵之一在於,由於垂直側壁124 的緣故,使得頂面122在尺寸上十分接近底面123,凸出物 121的凸出寬度W與凸出長度L其中之至少一者不大於33 nm。本發明凸出物121的另一特徵之在於,垂直側壁124 可以圓鈍側角,如第8圖所繪示。 如第9圖所繪示,凸出物121的凸出長度L可以大於凸 出寬度W之至少一倍以上,或是,如第8圖所繪示,凸出 長度L大約可以等於凸出寬度W。另一方面,凸出物121 凸出高度Η至少小於凸出寬度W的一半以上。
11 S 201246373 在本發明另一實施例中,本發明之凸出物126可以是用 於半導體結構之閘極結構,例如奈米級的快閃記憶體。本發 明之凸出物126的尺寸實在太小,所以沒法用傳統之微影技 術來製作。較小的半導體裝置,在增進元件密度上扮演關鍵 性的角色。本發明之凸出物126,也可以用來形成微機電結 構結構中之感應器。 以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍 所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1-7圖繪示本發明一種形成凸出結構的方法。 第8圖與第9圖分別繪示本發明之凸出結構。 【主要元件符號說明】 101基材 105帽蓋層 110傾斜結構 111頂面 112底面 113傾斜侧壁 115基層 116遮罩 12 201246373 117凹穴 118 開口 119底部 120目標層 121凸出物 122頂面 123底面 124垂直側壁 126凸出結構 128頂部 129底部

Claims (1)

  1. 201246373 七、申請專利範圍: 1. 一種凸出結構,包含: 一基材;以及 一凸出物,位於該基材上並具有一圓角化之垂直側壁、一凸出 寬度與&出長度,其中該凸出寬度與該凸出長度其中之至少一者 具有不大於33nm。 2. 如請求項i之凸出結構,其中該基材為—料體基材。 求項1之凸出結構,其中該凸出物包含選自由-金屬、-半 導體材料與1緣材料馳鱗組之—材料。 咖1之凸出結構’其中該凸出長度大於該凸出寬度之至少 5. 如-月求項1之凸ih結構’其中該凸出長度大約等 於於該凸出寬度, t出 1出結構,其中該凸出物具有至少/ 】、於該凸出寬度 如請求項1之凸出結構,其中該凸出物形成一 閘極結構 201246373 形成一微機電結構 8.如請求们之凸出結構,其中該凸出物 9. 如請求们之凸出結構,更進—步包含: 位於該基材上之魏_凸出物。3 10. -種形成一凸出結構的方法,包含: 提供-基材,與位於該基材上 此相隔-預定距離-傾斜結構;數個包卜第—材料並且彼 材料之—目標相覆魏基材與翻斜結構, 其中该第一材料與該第二材料各不相同; 稱 進行-_步驟,分移_目標層,而暴露_斜結構; Μ及 …亍dv驟〜全移除該該傾斜結構並部分移除該目標 ^而形成具有-圓角一垂直趣、—凸出寬度與—凸出長度之 一凸出物’其中該目標層較該傾斜結構更容易在韻刻步驟中被姓 刻,而該凸出寬度無凸出長度其中之至少—者从於33嶋。 11.如請求項10形成一凸出結構的方法,更進一步包含: 形成位於該基材上之一第一材料層;以及 經由一第一材料層蝕刻步驟’在一遮罩之存在下部分移除該第 一材料層,以形成具有一開口大於一底部之至少一凹穴該至少一 凹穴位於該傾斜結構之間。 15 201246373 凹穴之該底 03穴之該底 12.如凊求項11形成一凸出結構的方法,其中該至少一 部之寬度不大於33 nm。 13.如請求項15形成-凸出結構的方法,其中該至少一 部之寬度大於該凸出寬度。 14. 如請求項1〇形成-凸出結構的方法更進—步包含 形成-第三材料之-帽蓋層以覆蓋該傾斜 料、該第二材料與該第三材料各不_。 Μ第一材 15. ==14軸—_崎法,♦步包含: 進仃該_步驟,叫全移_帽蓋層。 5 nm 16.如請求項14形成—凸出結構的 方法,其中該帽蓋層之厚度大約 17.如4求項〗〇形成一凸出結 一金屬、-半導體材料與一絕糾法’射該凸出物包含選自廷 、材枓所組成群組之一材料。 18·如請求項1〇形成—凸出結 出寬度之至少一倍。 法,其中該凸出長度大於該凸 19·如請求項丨0形成一凸出結 構的方法’其中該凸出長度大約等於 201246373 於該凸出寬度。 20.如請求項10形成一凸出結構的方法,其中該凸出物具有至少小 於該凸出寬度一半之一凸出高度。 八、圖式· 17
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8940586B2 (en) * 2011-11-23 2015-01-27 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for MEMS bump side wall angle improvement
CN108074806B (zh) * 2016-11-14 2020-05-26 上海新微技术研发中心有限公司 在基体的表面形成凸起结构的方法
CN113277465A (zh) * 2020-02-19 2021-08-20 上海新微技术研发中心有限公司 球面结构的制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040212025A1 (en) * 2003-04-28 2004-10-28 Wilman Tsai High k oxide
US7081413B2 (en) * 2004-01-23 2006-07-25 Taiwan Semiconductor Manufacturing Company Method and structure for ultra narrow gate
KR100585131B1 (ko) * 2004-02-20 2006-06-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP4216270B2 (ja) * 2004-06-30 2009-01-28 三星エスディアイ株式会社 電子装置、薄膜トランジスタ構造体及びそれを備える平板ディスプレイ装置
JP4744958B2 (ja) * 2005-07-13 2011-08-10 株式会社東芝 半導体素子及びその製造方法
JP4745039B2 (ja) * 2005-12-02 2011-08-10 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JP4762118B2 (ja) * 2006-11-17 2011-08-31 株式会社東芝 不揮発性半導体記憶装置
KR100847828B1 (ko) * 2006-12-29 2008-07-23 동부일렉트로닉스 주식회사 플래시 메모리 소자의 형성 방법
TWI336933B (en) * 2007-07-05 2011-02-01 Nanya Technology Corp Methods for fabricating a semiconductor device
TW200910417A (en) * 2007-08-29 2009-03-01 Promos Technologies Inc Method of forming micro-patterns
US8987092B2 (en) * 2008-04-28 2015-03-24 Spansion Llc Methods for fabricating memory cells having fin structures with semicircular top surfaces and rounded top corners and edges
CN101819973A (zh) * 2009-02-27 2010-09-01 宏海微电子股份有限公司 一种高电压电流金属氧化物半导体电路结构
US8390058B2 (en) * 2009-06-12 2013-03-05 Aplha and Omega Semiconductor Incorporated Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions
JP5538838B2 (ja) * 2009-11-25 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN201758078U (zh) * 2010-06-17 2011-03-09 福建火炬电子科技股份有限公司 陶瓷电容器的内电极图形
US8440511B1 (en) * 2011-11-16 2013-05-14 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US20130320453A1 (en) * 2012-06-01 2013-12-05 Abhijit Jayant Pethe Area scaling on trigate transistors

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