TW201234601A - Vertical semiconductor device and manufacturing method therefor - Google Patents

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TW201234601A
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trench
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electrode
deep
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Donald Disney
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Monolithic Power Systems Inc
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Description

201234601 六、發明說明： 【發明所屬之技術領域】 _] I發明的實施例涉及〜種半導體I置，尤其涉及一種錯 直型半導體裝置及其製作方法。 【先前技術] f飞 [_在功率管理應用中，為了減小尺寸和成本，將諸如金屬 氧化物半導體場效應電晶體（M0SFET)、結型場效應電 晶體（JFET)等分立的半導體裝置或者其他裝置與積體 電路共同封裝在一起已成為主要趨勢。在大多數高電壓 和/或大電流的功率管理應用中通常採用鉛直型分立電晶 體，例如具有集成肖特基二極體的錯直型功率M〇SFET、 鉛直型JFET或者場效應電晶體（FET)等鉛直型功率電晶 體，並將該鉛直型分立電晶體與其集成控制電路封裝在 一起，以在減小封裝尺寸和節約成本的同時實現良好的 功率管理性能。 具有集成肖特基二極體的錯直型功率MqsfeT、JFET、
FET或者其他鉛直型電晶體的半導體晶片通常包括位於底 面的漏極電極或陰極電極，以及位於頂面的柵極電極。 在許多電源管理應用中，常將N型鉛直型_阳用作低側 開關管，這樣該船直型MGSFET的源極電極耗接至最低的 電位（例如地），電氣負載耦接於漏極電極和較高的電 位（例如VDD)之間。當通過調節栅源電壓來控制鉛直型 M0SFET的導通和關斷時，源極電壓保持相對不變，而漏 極電壓在高壓和低壓之間變換。由於漏極電極位於 M0SFET晶片的底面，其常常被連接至封裝㈣線框架 料編二f實際的大功率裝置應用場合’常常將封裝的引線相 10110136^ A〇 01 第 4 頁 / 共 30 頁 1013079375-0 201234601 架露出以獲得良好的散熱性能。引線框架上的高瞬變電 壓，會導致露出的引線框架成為輻射電磁干擾源並需要 電隔離。 Ο
現有的共裝解決方案（c〇-package solution，即在同 一封裝中内置控制晶片和鉛直型M0SFET)，採用具有底側 漏極的鉛直型M0SFET。如前面所述，漏極產生的高瞬變 電壓會造成EMI和需要電隔離的問題。而且，由於 M0SFET的漏極與控制晶片襯底的電壓不同，因而不能將 它們電連接至同一引線框架。第一種現有技術解決方案 採用非導電的環氧樹脂將控制晶片附著至引線框架上。 這一方案提供了所需的隔離，卻影響了散熱性能（即將 控制晶片所產生的熱量耗散出封裝的能力）^另一種方 案使用一種具有分離引線框架的特殊封裝，一部分引線 框架位於控制晶片下方，另一部分引線框架與前一部分 引線框架分離且隔離，位於M〇SFET的下方。這種解決方 案增加了封裝成本，並使得封额印製電路板的附著工 藝複雜化。 【發明内容】 闺為職上__題，本㈣提供―独直型半導體裝 置’包括.襯底’具有第一表面以及與第-表面相對的 第二表面；外延層，位於襯底的第—表面，具有與概底 、第表面相對的第二表面；源極區和拇極，位於外延 層中並鄰近第三表面；祕電極，與源極區_並與柵 極隔離；漏極電極，位於襯底的第二表面；第一拇極電 極’製作於襯底的第二表面附近，與襯底隔離；以及深 栅極接觸，將栅_接至第—柵極電極。 10110136产單編號A_ 帛5頁/共30頁 1013079375-0 201234601 本發明還提供-種錯直型半導體裝置的製作方法，包括 =下步驟·提供具有第—摻雜類型的襯底，該襯底具有 第一表面以及與第—表面相對的第二表面；在襯底的第 -表面生長外延層，該外延層具有與第—表面 三表面；在外延層中製作栅極；靠近柵極製作具有第一 摻雜類型的源極區；製作源極電極，該源極電極與源極 =並:柵極隔離;製作位於襯底第二表面的漏極電 電極，以及製作深柵極接觸，該的第栅極 至第一栅極電極。 極接觸將柵極耦接 根據本發明實施例的鉛直型 通過基本切料仙直《置=置及其製作方法， ，將與漏極電極處μ矣片厚度的深溝槽接觸 ，_接=: 栅接電極_埋栅區 僅可以節太和 表面的柵極電極，不 僅了切約成本，在弓f線框架露出時 可降低產生EMI的風險。 且 【實施方式】 [0004] 下面參照附圖描述本發明的各實施例。為了更好地 本=，在下面的描述中給出了—些具體的細節，例如 及這些示例電路中Μ置的示例值。柄域 ^術人員應理解，缺少—個或多個具體細節，或者辦 加其他的方法、元件或者材料等，本發關 : :此外:為了清楚地闡述本發明，在本發明的描： 圖:些么知的結構、材料或步戰的詳細描述以及示意 本發明公開了-種錯直型分立裝置 襲产單編號Α_ “頁/共30 W β亥乱直型分立裝置 1013079375-0 201234601 的源極電極位於晶片底面，漏極電極和柵極電極位於同 一表面。該錯直型分立裝置允許將其源極電極連接至封 裝的引線框架。當該鉛直型分立裝置作為下側開關管時 ，其源極電極接地，因而露出的引線框架不需要任何的 專門隔離，而且，與傳統的分立鉛直型裝置相比，本發 明提供的鉛直型分立裝置的EMI會減小。 在整個說明書和申請專利範 “内”、“外”、“前”、“後”、“向上”、“向下 ”、“頂部”、“在頂部”、“在底部，，、“在正下方 ”、“在上方”、“在下方”以及其他類似方位詞語的 使用都只是為了說明的目的，並不是為了表達其相對位 置的不可變。本領域普通技術人員應當理解，本發明的 實施例中提供的方位詞語在不同的適用場合下是可以變 化的，例如，文中所描述的方向僅僅是示意性的，並不 僅限於此方向’其他方向也是可能的。此外，本文所稱 “搞接”暇H或者非㈣科直接㈣接連接。 〇 為描述方便，本發明以製作於石夕半導體概底上和/或位於 石夕半導體襯底中的N溝道錯直型裝置為例來進行說明。木 領域的技術人員應該理解，且 直型穿置m /、#相反摻雜類型的P溝道鉛 的實nr ㈣朴__。在本發明 的實施例t，常選用多晶 赞月 不限制導體和其他材料龜d 溝槽°這些實施例並 半導4 、 ’ 尘（例如金屬、半導體、金屬— 半導體和或他們的組合 金屬 置製作工藝過程切其他方只要所選的材料與裝 稱“填充聚乙稀的，、 即可。因此，本文所 10110136^^ A〇101 外的其他材二::真充多晶卿，可包括除奴 0101 者其他材料的組合。 S7買/共30頁 1013079375-0 201234601 第1圖是根據本發明一實施例的多晶片半導體裝置100的 結構示意圖。多晶片半導體裝置100包括錯直型分立電晶 體B曰片1 01和積體電路晶片i 〇 3。船直型電晶體分立晶片 101和積體電路晶片1G3共裝於同-個封裝1G5中。在-個實施例中，錯直型分立電晶體晶片1〇1是功率分立電晶 體W，例如H雜舰金魏化物半導體場效應管 (VDMOS)。在一個實施例中，積體電路晶片丨〇3是控制 鉛直型分立電晶體101開通與關斷的控制晶片。鉛直型電 晶體晶片101的底面1〇1β用作源極電極。原本製作於底面 101Β的柵極電極經深溝槽被引到上表面ι〇ιτ。該深溝槽 十填充有導電材料，例如鶴或重摻雜的多晶，這樣可 將栅極電極與漏極或陰極電極製作在同一表面。 如第1圖所示的實施例中，錯直型分立電晶體晶片101和 積體電路晶片103均附著於單個引線框架1〇7上，並且均 通過引線鍵合U1連接至引腳1〇9。這樣鉛直型分立電晶 體晶片101與積體電路晶片1〇3可被置於同一引線框架 107上，與現有的共裝裝置相比可降低成本。而且，鉛直 型分立電晶體晶片101的源極電極可附著至引線框架1〇7 ，因此，在鉛直型分立電晶體101作為低侧開關管被用於 源極電極接地的場合，在引線框架露出時不需要增加專 門的隔離，還同時降低了產生£|^的風險。此外，還可以 得到較好的散熱性能。如果要將電信號傳送給積體電路 晶片103和鉛直型分立電晶體晶片！ 〇丨的漏極，這種栅極 電極與漏極電極處於同一表面的錯直型分立電晶體晶片 101可以提供上側的通道給分立電晶體101的漏極，使得 連接方便。
101 ΙΟΙ%#單編號删1 ^ 8 I / it 30 I 1013079375-0 201234601 第2Α圖是根據本發明-實施例的斜直型半導體裝置2_ 的剖視圖，半導體裝置200Α的柵極電極和漏極電極位於 同-表面。半導體裝置200Α包括重摻雜賴概底2〇2、 Ν-外延層204、Ρ型體區206、柵極溝槽2〇8以及Ν+源極區 214。其中Ν+襯底202用作半導體裝置2〇〇八的漏極，具有 第-表面si和與第-表面相對的第二表面S3。Ν_外延層 204製作於Ν+襯底202的第—表面S1，具有她概底2〇2 的第-表面S1相對的第三表型體區2〇6位於㈣ Ο 延層204中。栅極溝槽2〇8製作於ρ型體區2〇6和『外延層 2〇4中’每個柵極溝槽208中均填充有栅極2U)和栅氧層 212。其中栅極210包括導電材料，例如重摻雜的多晶矽 。栅氧層m製作於栅極溝槽208的側壁和底部，將栅極 210與P型體區206以及N_外延層2〇4隔離開來，源極區 214製作於靠近栅氧層212_型體區編中、鄰近第三表 面S2。源極電極216用導電材料製作，例如金屬。源極電 極216位於半導體裝置簡的底側，電輕接至N+源極區 〇 214和p型體區206。層間介電她位於源極電则和 =延層204的第三表面S2之間，防止源極電極m與拇極 210發生短路。 二’半導«置2_包括位於卜外延層2〇4其他區 柵極=冊ΓΓΓΓΓ220 ’利用拇極接觸溝槽220來實現 與底_極電極222的接觸。與柵極溝槽208的 村極接觸溝侧填充有拇極接觸224和絕緣 的多1结中栅極接觸224包括導電材料，例如重推雜 材料226 (例如氧化物）製作於柵極接觸 溝槽22_物心卜在 _W1G1 栅極接觸224 1013079375-0 201234601 ^極川包括相同的材料，並在同樣的時間製作。在 個實施例中’柵氧化層212和絕緣材料_ 在― 料，並在同樣的時間製作。在的材 222穿過層間介電層⑽成拇極接觸228。在 接觸228的製作’栅極接觸_2〇 ^彳鳴_22吻料栅極溝槽 不同。柵㈣⑽δ與她接觸溝槽22: 彼此電祕使得栅極電極222可將電信號傳送至拇極川 。在—個實施例中，柵極溝槽⑽和栅極接觸溝槽22㈣ 過栅極溝槽208或者柵極接觸溝槽22()的橫斷面連接在— 起。 半導體裳置200A進-步包括深溝槽23()，用於將栅極接觸 224連接至頂側栅極電極24〇。深溝槽23〇位於或者靠近 N+襯底202的第二表面S3。深栅極接觸跳包括導電材料 例如鎮或者重摻雜的多晶碎。深栅極接觸延伸穿過 深溝槽230並提供頂側栅極電極240與柵極接觸224之間 的電接觸，將栅極21G㈣至柵極電極24G。深溝槽絕緣 層234包括絕緣材料（例如氧化物），製作於深溝槽23〇 的側壁，將深柵極接觸236與襯底2〇2和外延層2〇4隔離 開。 在一個實施例中，介電層232製作於N+襯底202的第二表 面S3上。在介電層232的表面形成金屬化層，圖案化並蝕 刻该金屬化層來製作位於半導體裝置200A頂側表面上的 分隔的漏極電極238和栅極電極240。形成金屬化層時， 應採用可實現從封裝到漏極電極238和栅極電極24〇的電 連接的金屬化工藝。例如，若在封裝連接時使用鍵合線 10110136夢車編號 A0101 第10頁/共30頁 1013079375-0 201234601 ，那麼對漏極電極238和柵極電極24〇採用的金屬化工藝 應該與引線鍵合工藝相適應。 改進的絡直型分立電晶體有多種可變類型，其漏極電極 和柵極電極均製作於同一表面上。第2B_2D圖是根據本發 明幾個實施例的錯直型半導體裝置的剖視圖。第2B圖是 根據本發明—個實施例㈣直型半導體裝置2_的剖視 圖。在第2B圖所示的實施例中，半導體裝置2〇〇β不包括 位於半導體震置2〇〇A (第2a圖中）底側的栅極電極，因 〇 ❿半導體mGGB的底面可全部用於製作源極 電極216。 第2C圖疋根據本發明一個實施例的錯直型半導體裝置 200C的剖視圖。在第2C圖所示的實施例中，半導體裝置 200C包括深溝槽23(^深溝槽23〇貫穿介電層232、n+襯 底202、N-外延層204和層間介電層218以接觸底側的柵 極電極222 * 第2A-2C圖所示的半導體裝置2〇〇A_2〇〇c均使用溝槽柵 M0SFET作為根據本發明實施例製作的半導體裝置的例子 〇 實際上，其他的錯直型裝置，例如傳統的平面柵 M0SFET、具有薄膜柵的鉛直雙擴散金屬氧化物半導體（ VDM0S)、或者具有襯底漏極/陰極，且其源極/陽極以及 拇極區靠近裝置頂面，並且通過深溝槽使栅極電極與漏 極電極位於同一表面的任意半導體裝置，也適用於本發 明。 3A-3D圖是根據本發明一實施例的鉛直型半導體裝置在 製作過程中的剖視圖。該鉛直型半導體裝置的漏極電極 與柵極電極位於同__表面上。第3A圖所示紹直型半導體 裝置300A完成了一部分製作步驟。鉛直型裝置3〇〇a 10110136#^編號 A0101 第11頁/共30頁 1013079375-0 201234601 是任意底側襯底被作為裝置漏極或陰極的半導體裝置， 例如船直型溝槽M0SFET、VDM0S或热直型jfet。 第3A圖中的鉛直型半導體裝置3〇〇4為溝槽栅M〇SFET。在 一個實施例中，M0SFET包括用作漏極的重摻雜的N +襯底 301，襯底301具有第一表面si和與第一表面相對的第二 表面S3。N-外延層303生長於N +襯底3〇1的第一表面幻上 。在N-外延層303中製作P型體區305、N +源極區3〇7、柵 極溝槽309以及柵極接觸溝槽311。栅氧層313形成於柵 極溝槽309的側壁和底部，絕緣材料315形成於栅極接觸 溝槽311的側壁和底部。在一個實施例中，絕緣材料3ι 5 與栅氧層313包括相同的材料，可同時製作。栅極3丨7製 作於柵極溝槽309中，柵極接觸319製作於柵極接觸溝槽 311中。在一個實施例中，柵極317和柵極接觸319包括 相同的材料（例如重摻雜的多晶矽），也可同時製作。 介電層321將源極電極323A與栅極電極323B同下面的體 區305、源極區307以及栅極317分隔開來。介電層321可 包括碲摻雜玻璃（Telluriuin doped glass)、磷矽玻 璃（Phosphosilicate glass)、爛鱗石夕玻璃（ B〇r〇Ph〇sphosilicate glass)或者旋壓玻璃（
Spin-on glass)。源極接觸開口 325允許源極電極 323A和N +源極區307以及p型體區305之間具有電接觸。 柵極開口 327允許柵極電極323B和栅極317之間具有電接 觸。 在—個實施例中，製作鉛直型裝置3〇〇A的步驟包括步驟A 到步驟K。 步驟A :在N +襯底301的第一表面si製作N-外延層3〇3， 10110136#單編號Α01(Π 第12頁/共30頁 1013079375-0 201234601 其中外延層的露出面__底3〇1的第_表面㈣ 對0 步㈣：從外延層303的露出面S2開始關，製作位於外 延層303中的柵極溝槽3〇9。 步驟C:從外延層303的露出面吻始餘刻，製作位於外 延層m中的栅極接觸溝槽311。在一個實施例中，_ 和步驟C在同一蝕刻步驟進行。 步驟D :在栅極溝槽309的側壁和底部製作柵氧層313 ❹ 柵極接觸溝槽311的側壁與底部製作絕緣材料315。在— 個實施例中’絕緣材料315與柵氧層313包括相 ，並在同一步驟進行製作。 材科 步驟E:向柵極溝槽3〇9内澱積多晶相形成拇節7，向 柵極接觸溝槽311内_導電材料以形成拇極接觸m 在一個實施例中，柵極317和栅極接觸319都由多晶發構 成，並在同-澱積步驟進行製作。在—個實施例中，拇 極3i7和柵極接觸319的製作材料和製作步驟相同，拇極 0 317和柵極接觸319可以被統稱為柵極。 步驟F :在卜外延層303中擴散P型摻雜以形成體區305， 體區305靠近栅氧層313且不會延伸至柵極溝槽3〇9的底 部之下。 步驟G :在P型體區305的表面區域擴散1^型雜質以形成科 源極區307。 步驟Η :在外延層303的露出面“（即在N外延層聊、 N+源極區307、柵極317以及栅極接觸31 9的露出區域之 上）製作介電層321。 步驟I :蝕刻介電層321來製作源極接觸開口 325和栅極開 10110136#單編號A〇101 第13頁/共30頁 1013079375-0 201234601 口 327。 步驟J :在介電層321之上製作金屬化層，該金屬化層延 伸入源極接觸開口 325和栅極開。奶以接觸N+源極區 307和柵極接觸Μ 9。 步驟K ·餘刻上述金屬化層以形成源極 電極323A和栅極電 極323B。 如第3β圖所7F，通過翻轉用於建構裝置3GGA的晶圓將船 直5裝置300A顛隹||過來。n+襯底3〇1與典型的船直型半 導體裝置的襯底-樣被減至很薄。在―個實施例中，n + 概底301被做薄後的最終厚度為5〇心15〇_。介電層 329祕積於薄襯底3G1的第二表面S3上，該第二表面S3 與第表面S1平行。然後在介電層329上製作掩膜層來確 疋位於柵極接觸溝槽311上方的開口。利用該掩膜層姓刻 冰溝槽331 ’使深溝槽331貫穿介電層329、襯底抓、n — 外延層303到達柵極接觸319。在另一個實施例中，在介 電層329上製作掩膜層以確定開在拇極電極32抑頂側的開 口 ’冰溝槽331被蚀刻至到達位於錯直型裝置底側的介電 1321。>罙溝槽331採用長寬比非常高的蝕刻 工藝來製作 。在-個實施例中，採用高長寬比、高速且對氧化物選 擇性良好的商用蝕刻機來快速蝕刻襯底3〇1和外延層3〇3 ’並在蝕刻至位於柵極接觸溝槽311底部的栅氧層313時 停止蝕刻。例如，商用蝕刻機的長寬比大於50 : 1，其蝕 刻矽的速度大於l〇；zm/min (每分鐘1〇微米）。 如第3C圖所示’在深溝槽331的侧壁和底部製作絕緣材料 333。蝕刻位於深溝槽331底部的絕緣材料333和位於柵 極接觸溝槽331底部的绝緣材料315，使得深溝槽311穿 1013079375-0 ⑻單編號A0101 第14頁/共30頁 201234601 通至多晶矽柵極接觸319。然後向深溝槽331内填充導電 材料335 (例如鎢或者重摻雜的多晶矽）。在一個實施例 中，採用傳統的填充技術（例如鎢或多晶矽澱積技術） 和回蝕技術來填充深溝槽331 ^在其他實施例中，其他合 適的技術也可用於填充深溝槽331。 如第3D圖所示，在介電層329中製作漏極接觸開口 337以 露出N+襯底301。在介電層329的上表面澱積金屬化層， 該金屬化層延伸進漏極接觸開口 337以接觸襯底3〇1 ^然 ^ 後，金屬化層被蝕刻以形成漏極電極339A和柵極電極 339B。柵極電極339B與導電材料335電接觸以提供電信 號給柵極317 » 上述實施例中的裝置與製作步驟均涉及N溝道裝置，由於 P溝道裝置的各個摻雜區域的類型與N溝道裝置相反，因 此本發明的實施例僅僅需要稱作改變就可以應用於p溝道 裝置。具有頂側栅極電極和漏極電極的鉛直型半導體裝 置及其裝作方法均適用於N溝道和p溝道裝置。 〇 本發明的實施例公開卜種栅極電極與漏極電極位於同 -表面的錯直型分立裝置。這種錯直型分立裝置包括深 溝槽，㈣溝槽延伸通過錯直型分立裝置晶片_當— 部分厚度，以提供從與漏極電極處於同—表面_極電 極到埋栅區，或者到與源極電極處於同_表面的拇極電 極的接觸。其中埋栅區與傳統的敍直型分立電晶體一樣 ，製作於源極區附近。 很據本發明一 Μ例的錯直型分立I置可貼裝於封裝引 線框架上’其中源極電極可通過導電的環氧樹脂附著至 封褒引線框架上，或者制直型分立裝 10110136产單編號A〇m 第15頁/共30 s " 1013079375-0 201234601 例如銅或銀），使得源極電極可被軟焊至引線框架。深 溝槽的製作方法包括採用各向異性蚀刻能力強的蝕刻工 藝來形成深而窄的洞，向這些深而窄的洞部分地填充絕 緣材料以將深溝槽與周圍的漏極材料隔離開來，然後向 深溝槽内填充導電材料（例如鎢或重摻雜的多晶矽）。 採用這種方法，可將傳統的與源極電極位於同一表面的 柵極電極製作於漏極電極所在的表面上。漏極電極與栅 極電極採用能為鉛直型分立裝置的漏極區和填充於深溝 槽中的導電材料提供良好接觸的材料。 柵極電極與漏極電極位於同一表面的鉛直型分立電晶體 對高電壓和大電流的應用是有幫助的。根據本發明實施 例的鉛直型分立裝置，鉛直型分立電晶體晶片與其控制 晶片可安置於同一引線框架上，可以節約成本，在引線 框架露出時不需要隔離，並且可降低產生EMI的風險。此 外，根據本發明實施例的鉛直型分立裝置還具有更好的 散熱性能，並可使得單個電源對分立電晶體的漏極和電 晶體控制晶片的供電更加方便。 上述本發明的說明書和實施僅僅以示例性的方式對本發 明進行了說明，這些實施例不是完全詳盡的，並不用於 限定本發明的範圍。對於公開的實施例進行變化和修改 都是可能的，其他可行的選擇性實施例和對實施例中元 件的等同變化可以被本技術領域的普通技術人員所瞭解 。本發明所公開的實施例的其他變化和修改並不超出本 發明的精神和保護範圍。 【圖式簡單說明】 [0005] 結合以下附圖閱讀本發明實施例的詳細描述可以更好地 1()11()136f單編號A0101 第16頁/共30頁 1013079375-0 201234601 理解本發明。應理解，附圖的特徵不是按比例繪製的， 而是示意性的。為了說明清晰，層和區域的尺寸可被放 大。 第1圖是根據本發明一實施例的多晶片半導體裝置100的 結構不意圖， 第2A-2C圖是根據本發明一實施例的各種鉛直型半導體裝 置的剖視圖； 第3A-3D圖是根據本發明一實施例的鉛直型半導體裝置在 製作過程中的剖視圖。 Ο [0006]
【主要元件符號說明】 100 :多晶片半導體裝置 1 01 :鉛直型分立電晶體晶片 101Β :底面 101Τ :表面 103 :積體電路晶片 105 :封裝 107 :引線框架 109 :引腳 111 :弓〖線鍵合 200Α、200Β、200C、300Α :鉛直型半導體裝置 202、301 : Ν +襯底 204 :外延層 206、305 : Ρ型體區 208、309 :柵極溝槽 210、317 :柵極 212、313 :柵氧層 10110136产單驗廳01 第17頁/共30頁 1013079375-0 201234601 214、307 : N +源極區 216、323A :源極電極 218 :層間介電層 220、311 :柵極接觸溝槽 222、240、323B、339B :栅極電極 224、228、319 :栅極接觸 226、315、333 :絕緣材料 230 ' 331 :深溝槽 232 ' 321 ' 329 :介電層 234 :深溝槽絕緣層 236 :深柵極接觸 238、339A :漏極電極 303 : N -外延層 325 :源極接觸開口 3 2 7 :栅極開口 335 :導電材料 337 :漏極接觸開口 51 :第一表面 52 ··第三表面 53 :第二表面 10110136产單編號 A〇101 第18頁/共30頁 1013079375-0

Claims (1)

  1. 201234601 七、申請專利範圍： 一種錯直型半導體裝置，包括： 襯底具有第-表面以及與第—表面相對的第二表面； 外延層’位於襯底的第—表面，具有與襯底的第—表面相 對的第三表面； 源極區和柵極，位於外延層中並鄰近第三表面； 源極電極，與源極區耦接並與柵極隔離； 漏極電極’位於襯底的第二表面；
    第—柵極電極，製作於襯底的第 :以及 二表面附近，與襯底隔離 深橋極接觸’將柵極Μ接至第-栅極電極。 ’如申請專利範圍第i項所述的錯直型半導體裝置，其中深 、接觸至）延伸穿過襯底並至少延伸穿過—部分外延層 ，以將栅極電耦接至第一栅極電極。 •如申請專利範圍第1項所述㈣直型半導體裝置，其中深 C) 2接轉料崎財，在贿輯的㈣製作有絕緣 科，在該深溝槽中填充有導電材料。 專利範圍第4所述的錯直型半導體裝置，其中柵 區的=拇極溝W溝槽位於靠近源極 •如申請專利範圍第4項所述的錯直 每個柵極溝槽的侧壁和底部製作有絕緣裝置，其中在 溝槽中填充有導電材料。 料，在每個栅極 •如申請專利範圍第4項所述的錯直型半 包括位於外延層中的柵極接觸溝槽題裝置’進-步 ^110136^單編號 ΛΟΙίη 、中柵極接觸溝槽與 第19頁/共30頁 1013079375-0 201234601 栅極溝槽耗接。 7 . 如申請專利範圍第6項所述的鉛直型半導體裝置，其中在 栅極接觸溝槽的側壁製作有絕緣材料，在柵極接觸溝槽中 填充有導電材料。 8 .如申請專利範圍第6項所述的鉛直型半導體裝置，其中栅 極接觸溝槽比柵極溝槽寬。 9 .如申請專利範圍第7項所述的鉛直型半導體裝置，其中深 柵極接觸具有接觸第一柵極電極的第一端和接觸栅極接觸 溝槽中導電材料的第二端。 10 .如申請專利範圍第1項所述的鉛直型半導體裝置，進一步 包括鄰近第三表面的第二柵極電極，其中第二柵極電極與 柵極耦接並與源極區隔離。 11 .如申請專利範圍第10項所述的鉛直型半導體裝置，其中深 栅極接觸具有接觸第一柵極電極的第一端和接觸第二柵極 電極的第二端。 12 . —種鉛直型半導體裝置的製作方法，包括以下步驟： 提供具有第一摻雜類型的襯底，該襯底具有第一表面以及 與第一表面相對的第二表面； 在襯底的第一表面生長外延層，該外延層具有與第一表面 相對的第三表面； 在外延層中製作柵極； 靠近栅極製作具有第一摻雜類型的源極區； 製作源極電極，該源極電極與源極區耦接並與柵極隔離； 製作位於襯底第二表面的漏極電極； 在襯底的第二表面附近製作與襯底隔離的第一柵極電極； 以及 0136声單編號删1 第20頁/共30頁 1013079375-0 201234601 製作深柵極接觸，該深柵極接觸將柵極耦接至第一柵極電 極。 13 .如申請專利範圍第12項所述的製作方法，其中製作柵極的 步驟包括： 在外延層中#刻多個柵極溝槽； 在柵極溝槽的側壁製作絕緣材料；以及 在柵極溝槽中填充導電材料。 14 .如申請專利範圍第13項所述的製作方法，其中製作柵極的 步驟進一步包括： 在外延層中餘刻柵極接觸溝槽，其中栅極接觸溝槽比栅極 溝槽寬並與柵極溝槽耦接； 在柵極接觸溝槽的側壁製作絕緣材料；以及 在柵極接觸溝槽中填充導電材料。 15 .如申請專利範圍第14項所述的製作方法，其中製作深柵極 接觸的步驟包括： 從襯底的第二表面蝕刻至柵極接觸溝槽的導電材料以形成 深溝槽； 在深溝槽的侧壁製作絕緣材料；以及 在深溝槽中填充導電材料。 16 .如申請專利範圍第12項所述的製作方法，進一步包括在外 延層的第三表面附近製作第二柵極電極，其中第二栅極電 極與栅極耦接並與外延層隔離。 17 .如申請專利範圍第16項所述的製作方法，其中製作深柵極 接觸的步驟包括： 從襯底的第二表面蝕刻至第二柵極電極以形成深溝槽； 在深溝槽的侧壁製作絕緣材料；以及 10110136^單編號 A_ 第21頁/共30頁 1013079375-0 201234601 在深溝槽中填充導電材料。 10110136^單編號 A〇101 第22頁/共30頁 1013079375-0
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