TW201234188A

TW201234188A - Memory access device for memory sharing among multiple processors and access method for the same

Info

Publication number: TW201234188A
Application number: TW100138121A
Authority: TW
Inventors: Hisato Matsuo; Rika Nagahara; Kenji Ohtani
Original assignee: Ibm
Priority date: 2010-11-25
Filing date: 2011-10-20
Publication date: 2012-08-16
Also published as: DE112011103916T5; GB2500529A; US9460763B2; US9268721B2; CN103201725B; GB201311026D0; WO2012070319A1; CN103201725A; JP5426036B2; JPWO2012070319A1; DE112011103916B4; US20140059286A1; GB2500529B; US20160211006A1

Description

201234188 六、發明說明：【發明所屬之技術領域】本發明係關於用於資訊設備中所含之多個處理器之記憶體存取控制。【先前技術】減少功率消耗及降低成本為儲存裝置之關鍵問題。例如，所用動態隨機存取記憶體（Dynamic Randc)m Aeeess

Memory; DRAM)記憶體之數目減少對功率消耗減少、成本降低及佔地面積（footprint)減小有重大貢獻。近來，已開發出配備有多個中央處理單元（central pr〇eessing unh; CPU)之SoC LSI。通常，多個CPU中之每一個cpu各自需要一個主§己憶體。LSI上之多個CPU記憶體與其他 DRAM記憶體之共享可減小用作主記憶體之DRAM記憶體之數目。第1圖圖示具有DRAM記憶體及仲裁器之特殊應用積體電路（application-specific integrated circuit; ASIC)，該 DRAM記憶體共享於來自CPU之存取（CPU存取）與資料流傳送之間’該仲裁器允許共享記憶體。在該共享記憶體配置中’資料流之資料緩衝器及CPU之主記憶體共享相同DRAM記憶體晶片。在共享記憶體中，一個drAM 記憶體之可用區域在實體上彼此分離。使用CPU之韌體控制硬體（諸如，資料流ASIC )傳送資料往返於記錄媒體。由於韌體碼之本體置放於主記憶 201234188

體中’故而對主記憶體之存取發生於韌體操作中。自向主記憶體發出存取請求之時至該請求完成之延遲為CPU 之延遲時間（latency time)。延遲時間愈長，則CPU效能愈低。在該方法中’若各個資料傳送阻塞，則此舉以主機傳送中斷或媒體傳送效能降低而告終。若涵蓋資料缓衝器之架構’則當所有區塊同時發出資料傳送請求時，需要分別滿足其各自之必要頻帶要求。即使記憶體共享於主記憶體與資料緩衝器之間，亦需要滿足資料流傳送及 CPU存取之傳輸流量。尤其當裝置配備多個CPU時，需要保證DRAM記憶體之頻寬。然而，dram記憶體之實體頻帶為有限的，係基於匯流排寬度及頻率決定。此外’主記憶體存取之周轉時間影響Cpu之效能。若在非主記憶體存取之傳送（例如，資料流傳送）期間出現對主§己憶體之存取請求，則該請求將需要等待直到現行傳送完成。因此’當記憶體共享於主記憶體與另一個 DRAM記憶體之間時’會引起以下問題。 1 ·如何保證多個CPU之主記憶體存取之所需頻寬於有限頻寬内。確保所需頻寬之一種簡易方式為增大實體頻寬。然而’加寬匯流排寬度以增大頻寬會導致所用晶片之數目增大，且此舉違背了減小記憶體元件之數目之預期目的。另一方面，提高操作頻率會導致功率消耗增大，且此舉亦非完美解決方案。減小傳送間接成本（overhea(j)對改進該頻寬於給定實 201234188 體頻寬内為有效的。在常用DRAM技術（諸如，如^ SDRAM) t，若突發傳輪長度增加—個存取，則間接成本之比率可減小。在滿足所需頻寬之記憶體架構中，有效的為，給予所需頻寬較高之區塊肖長之突發傳度，而給予所需頻寬較低之區塊較短之突發傳輸長度。基於該概念設計IBM磁帶驅動器之資料緩衝器，從而達成相對低的操作頻率同時有較高的資料傳送效率。然而在周轉時間為關鍵因素之主記憶體存取之情況下，若在主記憶體請求出現時另—個區塊正在執行記憶體存取’則主記憶體存取需要等到現行傳送完成。中斷現订傳送且允許主記憶體傳送為解決該問題之可能選擇’但此舉不能用於需要較高效能之系統中，因為此舉降低了其他區塊之頻寬。 DRAM技術中之間接成本包括：模式暫存器設置指令 (MRS)、啓動待存取列位址之指+(啓動）、關閉所用列之指令（預充電）、刷新指令（刷新）等。根據該等指令，不傳送任何資料。藉由應用該等規範，已有技術可不發出預充電指令便可存取連續位址。此舉對僅用作主記憶體之dram而s為有效的，且此舉實際上會導致間接成降低然而，在記憶體共享於不同目的之cpu中的情 I方法無政，因為記憶體之使用係藉由劃分記憶體之實體區域，因此位址不連續。自CPU至主記憶體之存取為位元存取或由快取線進行之存取。在内建式系統中之cpu之情況下，快取線為32 201234188 ::或64位元。在此情況下，“RAM記憶體之資料匯排為32位元’則傳送將為八突發或十六突發。因此，就突發傳輪而言，CPU存取並非為有㈣的，了間接成本。 9加 2.如何減少主記憶體請求之周轉時間如上述問題1中所提及的，若在另一個區塊傳送（例如’資料流）期間出現對主記憶體之存取請求，則主—己憶體請求需要等到現行料完成。在Μ Μ計為向主記憶體存取分配最高優先權之情況下，允許存取傳送資料。任何其他區塊之傳送週期為⑽趙記憶體時脈上之至少約20個時脈’且該傳送週期為増加主記憶體存取之延遲之-個主要因H斷另—個區塊傳送之方法需要考慮-個補償中斷損失之系統。為此，由於需要再傳送週』所以增加了傳送間接成本，從而難以保證區塊寬。專利文件1係關於一種用於主機側與CD媒體側間之資料緩衝器存取之匯流排存取仲裁系統。當控制CD驅動器 t之多個區塊對資料緩衝器之存取時，該匯流排存取仲裁系統使來自各個區塊之存取優先，且該匯流排存取仲裁系統限制來自各個區塊之存取數目。 [專利文件1] 曰本專利申請公開案第11 _丨2〇 124號【發明内容】 201234188 料緩衝器記憶體共享記憶 1之匿流排仲裁系統沒有及多個傳送區塊之傳輪流在多個CPU之主記憶體與資體的記憶體系統中，專利文件包含CPU存取之延遲及CPU 量。之記憶體存取裝，儲存裝置）中本發明提供一種包括共享記憶體機構置以及一種用於裝備於資訊設備（例如之多個CPU之方法。種供多個CPU之主記共享使用之記憶體存為達成上述目標，本發明提供— 憶體及其他功能區塊之資料緩衝器取裝置。該記憶體存取裝置包括：多個CPU’該等CPU將—記憶體用作主記憶體；其他功能區塊，該等其他功能區塊將該記憶體用作資料緩衝器；CPU介面電路1CPU介面電路連接至cpu 之匯流排’以控制來自多個CPU之記憶體存取請求；以 S己憶體控制器，該記憶體控制器連接至CPU介面電路，以仲裁來自CPU及功能區塊之記憶體存取請求，其中 CPU介面電路在接收且儲存每一個存取之位址、資料傳送模式及資料大小時保持來自多個CPU之存取請求、告知記憶體控制器存取請求，並且當接收存取請求之允斗sfl號時，CPU介面電路回應於允許訊號向記憶體控制器'發送資訊，並且記憶體控制器接收存取請求訊號、指明存取請求獲存 201234188 取仲裁允許之CPU、且向CPU介面電路發送允許訊號。該記憶體存取裝置之特徵在於，記憶體為dram。，該記憶體存取裝置之特徵在於，當記憶體控制器未發送存取請求之允許訊號時，CPU介面電路保持等待來自多個CPU之存取請求。違。己隱體存取裝置之特徵在於，記憶體控制器在一個匯流排週期中執行多個CPU存取之傳送順序。該記憶體存取裝置之特徵在於，當接收來自多個CPU 存取明求時，右正在執行另一個區塊之傳 ^制器保持多個咖存取請求，並且在㈣流傳= 後，在一個傳送週期中執行多個CPU存取請求。該S己憶體存取裝署夕姐>人裒置之特徵在於，記憶體控制器執行： Ο)使用DRAM之呤播法^ 1丄 β隐庫父插在一個傳送週期令執行來自多個CPU之存取請求。心來自該5己憶體存取^ #甚 '"置之特徵在於，（b)當後續存取請求俜來自與記憶體押剎哭*此水係持之CPU相：仃另一個區塊之傳送期間所保何< 相同的Γρτ

時，記憶體控制器保持多個CPU 什取叫求’並且在資料 ψ M, ^ , 寻送70成後，在一個傳送週期中執仃多個CPU存取。疋％ d 該記憶體存取裝 (b)之傳送。特徵在於’組合執行（a)之傳送及該記憶體存取裝置下步驟：特徵在於，CPU介面電路包括以發送傳送模式（讀/ 冩）及每一個存取之位址至該記憶 10 201234188 體控制器（閒置）；接收來自多個r 不同睹之傳送請求，且在該等記憶庫位址之mμ 體控㈤器發送指示進入記憶庫交插模式入直至’計數傳送字、執行保持傳送請求 '讀取或寫庫交插二數到達各個CPU存取之傳送大小’且在記憶 :、式下，由於已保持來自CPU之各個存取，所以執行上述步驟中之兩者；以及當後續傳送請求出現且該等請求位址為與之前一些記

憶庫位址相同的記憶庫位址時，cpu介面電路向記憶體控制器發送持續訊號，並且 U δ己憶體控制器包括以下步驟：檢查是否已接收ΒΙ訊號；當CPU介面電路指示已接收ΒΙ訊號時，終止突發傳送； x 確定後續請求判定持續訊號，且在後續請求判定持續訊號時，執行CPU介面電路中之該等保持請求、返回至步驟3以傳送資料直至突發分別終止，或在未判定持續訊號時，用以下關閉步驟結束順序；以及向記憶體發出預充電指令以關閉所用記憶庫。該記憶體存取裝置之特徵在於，記憶體控制器之步驟包括：當BI訊號出現時，向記憶體發出多個相應記恨庫之啓動指令，或當無BI訊號出現時，發出一個啓動指令。該記憶體存取裝置之特徵在於，包括DRAM作為記憬體0 201234188 為達成上述目標，本發明亦提供一種裝置之記憶體存取方法，該裝置包括：多個CPU，該等CPU將記憶體二作該專主a己憶體’ s亥等主記憶體與其他功能（資料茂）區塊之資料緩衝器共享記憶體；其他功能（資料济々,L )區

塊，該等其他功能區塊將記憶體用作該等資料緩衝器. CPU介面電路’該CPU介面電路連接至CPU之匯流排以處理來自多個CPU之記憶體存取請求；以及記憶體控制器’該記憶體控制器連接至CPU介面電路，以仲裁Z 自CPU及功能區塊之記憶體存取請求。該方法包括以下步驟：佇列來自多個CPU之存取請求（訊號）；接收且儲存每一個存取之位址、資料傳送模式及資料大小且告知記憶體控制器存取請求；在接收存取請求（訊號）之允許訊號後回應於允許訊號向記憶體控制器發送資訊；以及接收存取請求訊號、指明存取傳送獲存取仲裁允許之 CPU、且向CPU介面發送允許訊號。如上所述，根據本發明，在由多個CPU之主記憶體及其他記憶體（諸如，資料緩衝器）共享之記憶體系統中，當主記憶體存取請求出現時，允許進行記憶體傳送同時使存取延遲最小化且降低資料傳送之間接成本。【實施方式】下面將就記錄裝置中之資料流及來自多個CPU之存

12 201234188 取’描述根據本發明之較佳實施例（下文簡稱為「實施例j )之DRam存取裝晋。庫汴音，、，卞—l 子取裝罝應庄意，以下貫施例為說明性實例’並非意欲限制本發明之内容。在供夕個CPU之主記憶體及另—個資料緩衝器記憶體共享使用之記憶體系統中’當CPU存取請求出現時行以下方法： (a) 當多個主記憶體存取請求出現時，若正個區塊之傳送，則料請求-直特。隨後，在^個區塊之傳送完成後，使用記憶庫交插（Bank Ιηί6Η_)(下文亦縮寫為BI)在-個週期中執行該兩個傳送請求，該記憶庫交插界定如DDR3 SDRAM之規範。 (b) 當某個主記憶體存取請求出現時，若正在執行另— 個區塊之傳送，則該請求—直^在該時段期間，自相同cpu發出下—存取請求。DRAM記憶體控制器（仲裁器）允許對主記憶體之存取，且若下一傳送請求與已广列之CPU傳送—起㈣，㈣於諸狀況，dram記憶 1 控制器（仲裁器）在相同週期中執行下—資料傳送。 (c)組合上述兩種方法 ' 藉由使用該等方法，降低傳送間接成本降低從而執行有效率的DRAM傳送。根據⑷，在多個CPU之主記憶體在邏輯上劃分成為共享記憶體中之區域之鈕士 . . _ , 、条構中，各個區域與DDR3 SDRam 之自己憶庫位址映射。力&陡、〇十在此情況下，即使兩個CI>U存取在存取目的地之兩個；^ 〈两個不同區域’亦使用記憶庫位址之記憶 13 201234188 庫交插在同—時間執行兩個傳送。因此，關於第二傳送請求及後續傳送請求之問題2已解決。根據（b) ’第—請求—直等到正在執行之另—個區塊之傳送完成，但極大地減少了後續傳送請求之周轉時間。因此，關於第二傳送請求及後續傳送請求之問題2已解決0 根據（c)，由於兩個技術（&)及（1))組合使用，所以來自多個CPU之傳送請求在—個傳送週期内完成。由於來自多個CPU之存取係由—個傳送完成，所以降低了傳送間接成本，因此改進了使用記憶體頻帶之效率，從而改進問題1。由於額外頻帶得到保證，所以額外頻帶可分配至主 «己隐體頻帶自身或其他區塊（例如，資料流區塊）之頻帶。可視系統而定控制該佇列數，以實現具有高使用效率之共享記憶體控制器。第2A圖及第2B圖之概念圖圖示具有多個cpu存取及資料流存取之DRAM配置中之本發明之記憶體傳送。參見第2A圖及第2B圖，現將描述本發明之技術（a)至技術 ⑷。第2B圖圖示資料匯流排47及cpu本端匯流排48 向外部DRAM 45進行請求。資訊設備（例如，儲存裝置）配備有多個用於功能控制< CPU及肖於讀/寫資料之資料匯流排47。自每一個CPU49至DRAM45進行存取傳达。與該等存取傳送相並行，用於讀/寫資料之記惊作為資料緩衝器451。來自多個cpin、2及3之^1^傳送（CPU存取）使用DRAM中之452。此時，藉由使用 14 201234188 記憶庫交插决$ . 來疋址，向來自各個CPU之位址憶庫位址。第2A囡η ^ ^ 刀配不同吕己

卜2 圖圖示貨料匯流排47針對資料流REQ …刀別進行512位元之傳送41一過程中，多個咖之傳送—直料。在㈣送由一個值4隹^ 卞社貢枓傳送完成後，傳送集中執行來自CPU1.......之傳送〇。阳降低了 CPU存取間接成本3 此’ ，料……元之，料,且傳在送:二傳送每

傳送-直等待，從而引起CP j CPU

避田來自多個CPTI 2取持續進行且因此變得忙碌時，完成資料傳遲會影響每-個存取傳送。CPU存取料為包令之部分（陰影區域）灿，且該等部分尺寸較小。因1 若兩個或兩個以上CPU存取可—起放於—個傳送中 CPU存取間接成本可總體降低。另一方面，若咖^ 可聚合，料僅可針對CPU存取料W可針 2 傳送保證足夠的傳送頻帶，從而改進資料傳送傳第3圖為圖示磁帶驅動器10之配置之方塊圖。此將描述應用實施例之磁帶驅動器。磁帶驅動器1〇包括. 介面11、資料緩衝器12、記錄通道13 匕 14、捲盤21及22、£ 20、馬達15、頌控制器1 6、磁頭位置控制系統17以及馬達驅動器1 8。介面丨丨通訊。 ’、主機30 介面U接收指示寫入待自主機3〇傳送至資料 12之資料之指令及指示將資料緩衝器12中之資厂益至磁帶23上之指令。例如，介面丨丨 _ ;斗寫入

之逋δΚ軚準為SCSI 15 201234188 或光纖通道。貧料緩衝器12為用於累積待寫入至磁帶23上之資料之記憶體。資料緩衝器丨2分割成為長度固定的片段。一個片段對應於磁帶23上之一個資料組。資料組具有資料結構，由C1同位及C2同位組成之反復碼添加至該資料結構。資料組（DataSet)在資料組資訊表（Data Set Inf〇fmati〇n Table; DSIT)中含有有關多個記錄（資料）之分離符資訊，在其中作為屬性資訊。包括於控制器Μ中之CPU產生資料緩衝器12中每一個資料組之節丁。㈣τ 包括於每一個資料組中。㈣T之產生意謂CPU可直接存取資料緩衝器且執行韌體以添加資料管理資訊。資料緩衝器12被稱作環㈣料緩衝器，因為其接收資 :直至最後一個片段’隨後再次開始自第一片段接收資。資料具有任何長度，且自主機3〇傳送至驅動器。即使當長度固定的資料自主機傳送： H，丨办— 寸疋于右資料經過壓縮， k料之資料長度將不相同 . ^ J該等傳送資料相繼累積成為資料緩衝器12之片段。V钵、s # 用#“ ^ 13料訊路徑，於將填充有不同尺寸資料之片 > ^ A权貝枓寫入至磁帶媒體乍為資料組。將累積於資料緩 I- ^ ^ , 打喆12中作為每一個片奴之資枓組的資料寫入磁帶媒填滿資料之時。寫入時間為在片段磁帶23 4料資料記錄構件穿渦~ n β 己錄媒體。磁頭14將 k 3己錄通道13之資料寫入至磁 -¾ » 9, . .. _ ▼ 23上作為資料組。以隨著旋轉沿縱帶23在捲盤21與捲盤22之間捲繞， 16 201234188 向自捲盤21移動至捲盤23，或反之亦然。匿2〇為容納捲盤2!之容器，磁帶23在該捲盤21上捲繞。可提供與 E 20種類相同的g，以容納捲盤⑷。馬彡_動捲盤 2 1及捲盤22旋轉。控制器控制磁帶驅動器10之整個操作。根據介面 ^處接收自主機3〇之指令，控制器16控制磁帶Μ上之資料的寫入/讀取。控制考亦批在丨丨讲_s , 剌器丌控制磁頭位置控制系統17 及馬達驅動器18。磁頭位置控制系统17遵循所要的磁執。當需要磁頭14在磁執之間切換時，磁頭位置控制系統17控制磁頭14作電氣切換。馬達驅動器18亦可直接連接至控制器16。接第㈣圖示包括於磁帶驅動器之控制器16中之⑽剔控制器及用於執行資料流控列寻之電路區塊之配置 (ASIC)。控制器16包括功。匕祜力月匕&塊，諸如用於執行各種控制之處理器80、儲存勤體之快閃疋陝閃ROM 90、緩衝管理器 40、磁帶傳送器7〇、主機傳〜機傅^ 60及。2咖計算器（錯誤校正）5〇。磁帶傳送區塊 1y1 ^ 連接磁帶23及讀/寫磁頭 I4。主機傳送區塊60連接主機3〇。控制器(ASIC) 16 控制磁帶媒體23與磁頭丨4之門之間及主機30與外部緩衝器 I2之間的聯繫。具體而言，盗緩衝官理器40具有仲裁夕緩衝器12、磁帶傳送區塊7 ^中裁外4 缺土機傅送區塊60、C2 EC「计异器區塊50及兩個處理琴（ % 王益 Q CPU 1 及 CPU 2) 80 憶體存取之功能。 80間§己以下將描述自資料自主機〇傳迗之時至資料被寫入至 17 201234188 磁帶上之時之資料傳送流程。自主機接收之來自主機傳送區塊60之資料立即通過緩衝管理器區塊40儲存於外部緩衝器12中。缓衡管理器區塊40需要高頻寬，以對自功能區塊50、60及7〇中之每一個功能區塊至外部緩衝器之資料傳送存取執行高速管線處理。外部緩衝器為 (例如）具有四位元或八位元匯流排寬度之DDR3

SDRAM I2。儲存於外部緩衝器12中之資料傳送至Q ECC計算器50之SRAM。在C2 Ecc 5〇中，所有資料中之錯誤均得到校正’且校正後的資料重寫入至dDR3 SDRAM 12。作為資料流控制器之功能，緩衝管理器4〇以分時方式在匯流排之間切換，以允許功能區塊5〇、6〇及7〇中之每一個功能區塊有效存取DDR3 SDram a。由於此種架構（即，自DDR3 SDRAM 12讀取之資料重寫入至峨3 SDRAM 12 )，所以C2 ECC 5〇對處理時間具有嚴格要求。马允許對來自功能區塊 :進：-致的管線處理，必須保證每一個區塊之所需頻田PU控制主機或媒體傳送器時，資料暫時儲外部緩衝器中且相繼進行處理。例如，在自 j ·/*«+«〇機寫入至子、之情況下，來自主機之資料首先儲；& 衝器中n — 种百先料於外部緩中=賁料自外部緩衝器讀取以添加錯誤校正二=:ECC計算器計算―位再讀取至嫫〜 τ ”，、谩資枓再次自外部緩衝器只I主琛體側。對_ τ 寫入或讀取而$，緩衝管理器穿 18 201234188 過多=功能區塊多次存取外部緩衝器。此外，該等處理形成g線j_同時發出多個對外部緩衝器之存取請求。第5圖為圖示存取區塊（未圖示）之本端匯流排51間之連接之方塊圖，該等存取區塊包括多個CPU、介面及DHAM控制器。在第3圖中，該等DRAM存取電路包括於控制器16中。DRAM控制器共享資料緩衝器12。 L吊DRAM控制器管理向DRAM(諸如，DDR3 §抓鳩）發出指令之順序。由於發出最佳指令之次序視存取區塊而文變所以硬體中之狀態機器採用指令順序。即，Dram 控制器由指令控制電路及CPU介面電路組成。假設有一種系統，在該系統中共享記憶體被用作兩個記憶體：cPU 主記憶體空間及資料緩衝器空間。至記憶體晶片（未圖不）之訊號線共享於兩側之間，且DRAM控制器53以分時方式傳送資料往返於DRAM記憶體同時仲裁每一個存取區塊。存取區塊（包括來自CPU2主記憶體存取）判定傳送請求（REQ訊號），且當獲允許時，允許訊號得以判定以開始每一個傳送。在DRAM控制器53中，當決定了允許存取之區塊（未圖示）時’指令控制電路開始工作’以根據傳送區塊按順序發出指令。以下將描述CPU介面（亦稱為「CPU介面電路」或「cpu 介面區塊」）。該電路連接至多個CPU之本端匯流排以執行存取請求及資料傳送《就DRAM控制器側而言，該電路發送DRAM傳送請求，在傳送獲允許後執行資料傳送。用傳送請求訊號將諸如位址、讀/寫方向及傳送資料 19 201234188 大小之訊號連接至CPU本端匯流排。第6圖圖示CPU介面將兩個或兩個以上cpu本端匯流排連接至控制器，…及啊呈現為兩個介面區塊。〇讀存取區塊1........以資訊設傷之其他功能區塊。例如，存取區塊63及64為用於資料流中資料之讀取/寫入之區塊。自兩個CPU至共享主記憶體之各個區域之存取經由CPU介面52之電路提供至外部dram記憶體 67。傳送請求訊號（REq訊號）經發送至請求仔列控制電路54以便處理佇列。由該控制電路54立即處理第— 請求，且DRAM傳送請求經發送至〇Ram控制器53。包括於DRAM控制器中之仲裁器65仲裁傳送請求（包括來自其他區塊之傳送請求）。當允許cpu傳送（cpu存取傳送）時，DRAM控制器產生允許訊號。已接收允許訊號之DRAM控制器介面電路54執行記憶體位址之傳送且將資料寫入至DRAM控制器53或自DRAM控制器幻讀取資料。若未回應於來自CPU之DRAM傳送請求判定任何允許訊號，則係由於另一個區塊63或64正在執行資料傳送故而存取未獲允許之情況。DRAM控制器介面54等待被允許同時一直判定的REQ訊號。此時，當下一傳送請求出現時，請求佇列控制電路54接收請求。視如何佇列請求而定（即，視請求佇列而定），單獨使用上述三個技術 a、b及c。當兩個請求佇列為來自兩個cpu之存取時，使用技術a以使得當允許訊號出現時，判定記憶庫交插 20 201234188 訊號（BI訊號）’以允許使用記憶庫交插進行傳送。然而，在此情況下，來自兩個CPU之請求位址之記憶庫位址需要互不相同。另一方面，當兩個請求佇列來自相同CPU 時’使用技術b以使得當允許訊號出現時，使用持續訊號在一個週期中傳送兩個請求。或者，可用技術c改進傳送效率。換而言之，當下一請求來自正在用操作&執行前一存取之cpu時，則在執行週期期間執行操作是否可仔列下一傳送請求視CPU之規格而定。即使寫入請求實際上未傳送至主記憶體，當接收到寫入資料時寫入週期亦可結束。在讀取傳送之情況下，若cpu能夠預取資料，則僅隨後將接收讀取資料之請求可如此佇列。以下將描述DRAM控制器53 ^當尚未接收上述REQ 訊號時，即，當未判定允許訊號時，若存取請求來自多個CPU，則將執行使用記憶庫交插模式之傳送。此外，當判定允許訊號時，CPU介面52以合適的時序傳送傳送模式資tfl、錢及資料往返於DRAM控制器之指令順序控制器66。在資料傳送完成後，以合適的時序發出預充電：令以結束週期。在此之前，CPU介面52檢查傳送請求仔歹i之狀態，且若下一請求已就緒，則cpu介面μ 判定持續訊號且向DRAM控制器進行下一傳送之請求。已接收持續訊號之DRAM控制器發出下一傳送指令（寫入或讀取），且該DRAM控制器處理佇列中之下一請求。應注意’仲裁器65仲裁來自多個區塊之存取。第7圖之流程圖圖示用於實施本發明之指令順序。該 21 201234188 流程圖（左圖）作為指令順序控制流程圖示用於共享多個CPU之主記憶體之系統中之本發明之操作。右圖圖示 CPU介面電路及DRAM控制器在每—個步驟中之功能。步驟0 CPU介面：將傳送模式（凟/寫）及一或更多位址發送至控制器。步驟1 CPU介面：接收來自多個CPU之-或更多傳送請求。若請求來自兩個CPU且4等s|·求之記憶庫位址彼此*同，則記憶庫父插模式為可執行的。在此情況下，將指示進人記憶庫交插模式之BI訊號發送至dram控制器。步驟2 dram控制器：檢查是否已接收BI訊號。若判定BI訊號，則接收BI訊號且發出多個相應記憶庫之啓動指令。〜若未判定BI訊號，則發出一個啓動指令。步驟3 cpu介面：隨後’執行佇列的主記憶體傳送、讀取或寫入。在弋憶庫交播模式下，由於來自多個CPU之各個存取已作列，所以將執行所有存取。突發地傳送現行請求之資料 22 201234188 同時计數傳送字直至字計 τ數到達規定傳送大小。 DRAM控制器： § CPU介面完成突發傳寻送時，控制行進至步驟4。步驟4 CPU介面：當下個傳送請求已於此時出現且該等請求位址為能夠，入BI模式之位址時，將持續將訊號發送至DRAM控制器0 DRAM控制器：檢查是否判定持續訊號。若判定持續訊號，則移動至步驟3。右未判定持續訊號，則行進至步驟5以結束該傳期。步驟5 DRAM控制器：當傳送週期結束時，預充電指令關閉列存取。接著，考慮CPU介面判定BI訊號及持續訊號之條件。在dram記憶體中，可連續存取連續位址，而無額外間接成本。具體而言’此為DRAM記憶體之記憶庫位址與列位址相同之狀況。DRAM記憶體具有記憶庫位址、列位址及行位址。若記憶庫位址與列位址相同，則該條件下可為任何行位址定址。此舉意謂重複第7圖中之步驟 3 °因此’該條件下可使用一個週期之間接成本傳送兩個或兩個以上存取請求。 23 201234188 若列位址不同，則在每一種情況下均需要發出啓動指令。此舉意謂需要第7圖中之步驟2。由於步驟5令之預充電指令指日月記憶庫位址且該預&電指彳執行於記憶庫上，所以即使列位址不同，只要記憶庫位址相同，亦可由一個預充電完成此舉。右§己憶庫位址不同，則必須發出啓動指令。由於可向所有記憶庫發出傳送完成後之預充電指令，所以間接成本並未增加。因此，使用記憶庫交插以由一個傳送完成來自多個CPU之存取可降低預充電指令之間接成本。在來自多個CPU之傳送請求之狀況下，連續執行具有彼此不同的記憶庫位址但各自具有相同的記憶庫位址及列位址之請求可使本發明產生最佳結果。因此，在上述實施例中，設定用於判定持續訊號之條件，以使記憶庫位址及列位址與之前傳送之記憶庫位址及列位址相同。此處，記憶庫位址等為DRAM之位址。由於cpu所用位址為邏輯位址而dram位址為實體位址，此舉需要一種使CPU介面電路根據CPTJ邏輯位址決定持續條件之方法。因此’一個表自DRAM控制器傳至CPU介面，該表指示每一個邏輯位址中哪個位元映射至一記憶庫位址而那個位元映射至一列位址。藉由使用該表，CPU介面決定在一所請求位址之前及之後的位址是否為相同的實體位址，以將該實體位址設定為持續條件。此在第6圖中指示為CPU介面與DRAM控制器間之「PAddR表」訊號。 Ϊ； 24 201234188 如上所述，在實施例中’在CPU介面及⑽趨控制器兩者上實施上述特徵結構’以允許在—個〇副存取週期中傳送來自之多個請求，“改進頻寬之使用效率。例如，考慮大小為32位元之快取記憶體之咖存取。若DRAM之匯流排官_ * h , L徘覓度為32位元，則由於一個字為DDR3 SDRAM中之四個位元，所以可以八個突發達成傳送。由於在DDR記憶體中—個時脈週期中發生兩個突發，所以資料傳送時脈週期為四個時脈。然而，根據職3 SDRAM之規定AC時序，需要約22個時脈來讀取該週期。該時脈數視操作頻率及其他參數而定。僅在該存取之情況下’間接成本大於百分之八十。當本申請案之特徵結構應用於該狀況時，例如，#在_個㈣中集中執行來自兩個CPU之兩個傳送時，可執行總計64位元之傳送同時將間接成本降低至約百分之五十。根據本發明，由於存在資料流傳送作為非來自㈣之傳送’所以來自多^ CPU (具有較短突發長度）之存取有效地傳送於用於將CPU傳送插入於中間時段中之仲裁器系統之框架中。由於突發長度較短，ddr記憶體之傳送間接成本變得相對較大，從而降低了傳送效率。本發明之範疇將涵蓋使用此種共享記憶體之環境中之最大效率下儘可能多的CPU存取。元件符號之說明 ίο…磁帶驅動器 π…介面 25 201234188 12…資料緩衝器 13 ... 通道 14 ...磁頭 15 ...馬達 16…控制器（ASIC) 17…磁頭位置控制系統 18…馬達驅動器 2〇…匣 21、22…捲盤 30…主機 4〇…緩衝管理器區塊 50…C2 ECC計算器 60…主機傳送區塊 7〇…磁帶傳送區塊 80…處理器 90…韌體【圖式簡單說明】第1圖圖示具有DRAM記憶體之ASIC，該DRAM犯憶體共享於來自CPU之存取（CPU存取）與資料流傳送之間；第2A圖及第2B圖之概念圖圖示具有多個cpu存取及資料流存取之dram两？ Φ丄 M配置中之本發明之記憶體傳送；第3圖為圖示磁帶己錄裴置之配置之方塊圖； 26 201234188 第4圖圖示-包括於磁帶驅動器之控制器μ中之dram 控制器及用於執行資料流控制等之電路區塊之配置 (ASIC)；第5圖為圖示存取區塊之本端匯流排51間之連接之方塊圖，該等存取區塊包括多個cpu、cpu介面及控制器；第6圖圖不CPU介面將兩個或兩個以上本端匯流排連接至DRAM控制器；以及第7圖之流程圖圖示用於實施本發明之指令順序。【主要元件符號說明】 0 步驟 1 2 步驟 3 4 步驟 5 10 磁帶驅動器 11 12 資料緩衝器 13 14 磁頭 15 14d 捲盤 16 17 磁頭位置控制系統 18 20 匣 21 22 捲盤 23 30 主機 32B 39 間接成本 40 41 傳送/資料流 42 43 傳送 44 45 外部dram 47 48 CPU本端匯流排 49 50 C2 ECC計算器 51 52 CPU介面 53 54 請求佇列控制電路 /DRAM控制器介面電路 55 56 先進先出寫入資料 57 步驟步驟步驟介面記錄通道馬達控制器馬達驅動器捲盤磁帶

CPU存取傳送緩衝管理區塊習知CPU存取記憶庫交插定址資料匯流排 CPU 本端匯流排 I^RAM控制器資料傳送模式解碼器/比較器先進先出讀取資料 27 201234188 0 2 4 6 0 0 5 6 6 6 6 7 9 4 器塊制塊區控區送塊序送體 #區順傳憶機U取令帶體記主CP存指磁韌主

61 CPU 63 存取區塊 65 仲裁器 67 外部DRAM記憶體 80 處理器 451 資料緩衝器 28

Claims

201234188 七、申請專利範圍： 1. 一種供多個CPU之主記憶體及其他功能區塊之一資料缓衝器共享使用之記憶體存取裝置，該裝置包含. 該多個CPU，該多個CPU將一記憶體用作該等主記憶體. 該等其他功能區塊，該等其他功能區塊將該記憶體用作讀等資料緩衝器； / 一 CPU介面電路’該CPU介面電路連接至該等cpu之〜匯流排，以控制來自該多個CPU之記憶體存取請求；以及一記憶體控制器，該記憶體控制器連接至該CPU介面電路，以仲裁來自該等CPU及該等功能區塊之記憶體存取請求，其中 k CPU "面電路在接收且儲存每一個存取之一位址、〜資料傳送模式及一資料大小時保持來自該多個CPU之記憶體存取請求，且告知該記憶體控制器該等存取請求，並且當接收該等存取請求之—允許訊號時，該cpu介面電路回應於該允許訊號向該記憶體控制器發送該資訊，並且 k屺隐體控制器接收該等存取請求訊號、指明存取請求獲存取仲裁允許之一 CPU、且向該CPU介面電路發送該允許訊號。

所述之裝置’其中該記憶體為一動態隨機存 29 201234188 取記憶體（Dynamic Random Access Memory; DRAM)。 3 _如清求項2所述之裝置，其中當該記憶體控制器未發送該等存取請求之該允許訊號時，該CPU介面電路保持等待來自該多個CPU之存取請求。 4. 如凊求項3所述之裝置，其中該記憶體控制器在一個匯流排週期中執行多個CPU存取之一傳送順序。 5. 如請求項4所述之裝置，其中當接收來自兩個或兩個以上CPU之存取請求時，若正在執行另一個區塊之—傳送，則該記憶體控制器保持該多個CPU存取請求，並且在該資料流傳送完成後，在—個傳送週期中執行該 CPU請求。 / 6.如請求項5所述之裝置’其中該記憶體控制器執使用該DRAM之-記憶庫交插在一個傳送週期自該多個CPU之存取請求。订來 7. Μ求項……，其中⑻當後續存取請求係來自與該記憶體控制器在執行另-個區塊之傳送期間= 之㈣相同的^時，該記憶體控制器保㈣多存取請求，並且在該資料流傳送完成後，在—個值期中執行該多個CPU存取。個傳送週 30 201234188 8·如请求項7所述之裝置，其中組合執行（a)之傳送及（b) 之傳送。 9.如請求項7所述之裝置，其中該cpu介面電路包括以下步驟：發送傳送模式及每一個存取之一位址至該記憶體控制窃，接收來自多個CPU之傳送請求，且在該等記憶庫位址不同夺向該έ己憶體控制器發送指示進入記憶庫交插模式之一 ΒΙ訊號；計數傳送字、執行料保㈣送請求、讀取或寫人直至該字2數到達各個CPU存取之傳送大小，且在該記憶庫交插权式下，由於各個cpu存取呈待命，所以執行上述步驟中之兩者；以及當後續傳送請求^現且料請求位址為與之前—些記憶庫位址相同的記憶庫位址時，該CPU介面電.路向該記憶體控制器發送-持續訊號，並且該s己憶體控制器包括以下步驟：檢查疋否已接收該BI訊號；當該CPU介面带朴^ _ 電路扣示已接收該ΒΙ訊號時，終止突發傳送； ' 4定後續請求判定該持續訊號，且在後續請求判定該持續訊號時&仃該cpu介面電路中之該等保持請求、返回 31 201234188 至步驟3以傳送資料直至該突發分別終止’或在未判定持續訊號時，用以下一關閉步驟結束該順序；以及向該記憶體發出一預充電指令以關閉所用記憶庫。 1 〇.如請求項7所述之裝置，其中該記憶體控制器之該步驟 2包括一步驟：其中當該BI訊號出現時，向該記憶體發出複數個相應記憶庫之啓動指令，或當無BI訊號出現時，發出一個啓動指令。 11. 如請求項1所述之裝置，其中包括一 DRAM作為該吃憶體。 12. —種用於一裝置之記憶體存取方法，該裝置包括：多個CPU，該等CPU將一記憶體用作該等主記憶體，該等主§己憶體與其他功能區塊之一資料緩衝器共享該記恢體；該等其他功能區塊，該等其他功能區塊將該記憶體用作該等資料緩衝器；一 CPU介面電路，該CPU介面電路連接至該等CPU之— 匯流排，以處理來自該多個CPU之存取請求；以及一記憶體控制器，該記憶體控制器連接至該cpu介面電路，以仲裁來自該等CPU及該等功能區塊之記憶體存取請求，該方法包含以下步驟：佇列來自該多個CPU之存取請求； 32 201234188 接收且儲存每一個存取之-位i止、-資料料模式及-資料大小且告知該記憶體控制器該等存取請求；在接收該等存取請求之一允許訊號後回應於該允許訊號向該記憶體控制器發送資訊；以及接收該等存取請求訊號、指明存取傳送基於存取仲裁獲允許之CPU、且向該CPU介面發送該允許訊號。 33