TW201222783A - System with logic and embedded MIM capacitor - Google Patents

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Description

201222783 六、發明說明: L 明所屬技領域j 相關申請的交又引用 此申請主張2010年7月30日提出申請的序號為 12/804,855,名稱為“形成MIM電容器的方法”的美國發明專 利的優先權’此申請通過引用的方式整體併入本文。 發明領域 本揭露與包含具有嵌入式記憶體的邏輯器件的半導體 結構,和用於形成此結構的方法有關。更具體來說,本揭 露進一步與使用改良的常用邏輯工藝所製成的RAM系統有 關。 C先前技術3 發明背景 不同的功能模組,諸如邏輯件(l〇gic)和記憶體 (memory),可組合在—單一的ic晶片上。記憶體和邏輯元 件通常使用不同的工藝技術來形成以增強每一個個別元件 的性能。為了使不同的功能模組有效地集成,整個製造過 程中儘量避免非常複雜的修改。 一種肷入式記憶體是嵌入式動態隨機存取記憶體 (eDRAM) ’與邏輯電路集成到同一裸片上的基於電容器的 動態隨機存取記憶體《雖然eDRAM的每位成本可能高於獨 立式DRAM的母位成本,但是eDRAM在許多應用中提供勝 過外部記憶體的改良性能。在具有邏輯件,或更具體來說, 具有一處理器的一裸片上使用嵌入式記憶體,允許有更寬 5 3 201222783 的匯流排和更高的運行速度。此外,與常用的SRAM相比, 嵌入式記憶體可具有較高的密度。由於eDRAM與嵌入式 SRAM相比有額外的工藝步驟,所以潛在的較高成本通過節 省大畺面積來補偵。若揮發性DRAM所需的記憶體刷新控 制器與eDRAM記憶體一起嵌入,則此記憶體系統看起來像 是一個具有邏輯器件的簡單的SRAMs記憶體,且有時被稱 作 1T-SRAM。 由於使用了一單—電晶體存儲單元(位元單元),與動態 酼機存取記憶體(DRAM)類似,但是在位單元周圍具有使記 隐體在功旎上等效於常用的SRAM的控制電路,故命名為 1T-SRAM。也就是說,控制器隱藏了所有DRAM特有的操 作’諸如,預充電和刷新。
電谷器是由被一非導體或電介質隔開的兩個導體組 成用於儲存電荷的器件。分立式電容器器件經常由被一 層絕緣赌_金屬^構成。當—電位差(錢)存在於導 體兩端時’―靜電場在電介質兩端產生,使得正電荷聚集 _且負電荷聚集在另一極板上。能量被儲存在 #中。虽導體的大片區域之間有較窄間距時,電容最 〇通一分立式器件被製造成具有最理想的電容特性。 在/、他情況下,如果具有被一絕緣電介質材料隔開
201222783 信號等級、信號速度,和信號完整性,這並不理想。 雖然- eDRAM系統利用半導體結構中所内置的一特 定電容器器件’諸如溝槽式電容器(trenehcapadt〇r),或金 屬-絕緣體金屬(MIM)電容器,來儲存對應於—邏輯電平的 所需電里’但疋控制eDRAM的邏輯電路可能有計劃外的寄 生電容效應。就關鍵時序路徑和可#切換而言,邏輯電路 對速度和信號完整性更加敏感。 C發明内容】 發明概要 本揭露貫現一種關於具有一金屬_絕緣體_金屬(MIM) 電容器的一嵌入式隨機存取記憶體(RAM)系統的改良方法 和設備。本揭露中的ram系統具有在同一基板上的一嵌入 式記憶體和一邏輯電路。所述RAM可以是動態RAM(DR AM) 或靜態RAM(SRAM) ’例如,6-電晶體(6-T)單元。特別是 ΜΙΜ電容器可在一 DRAM單元中用作存儲電容器而在 SRAM單元中用以改良軟錯誤率(SER)。 在一特定實施例中,本揭露與具有減少的寄生電阻及/ 或電容的一半導體結構有關。所述結構包括一半導體基 板’此半導體基板被劃分為具有一 MIM電容器的一存儲區 域’和一邏輯區域,其中一或更多個金屬層,例如第一金 屬層’被配置在存儲區域及/或邏輯區域中且在半導體結構 中處在與MIM電容器之頂面與底面之間的一位置相對應的 高度上。因此’ MIM電容器與一或更多個金屬層共存於距 離半導體基板相同範圍的高度,或層上。在另一實施例中,
S 5 201222783 特定金屬層僅存在於邏輯區域中。 包含一MIM電容器的一電介質層被配置在存儲或者說 DRAM區域上。電介質層,也出現在邏輯區域中,起層門 電介層的作用,兩個金屬層使用填充有一導電材料的介廣 窗(via)穿過所述電介質層來電連接。出現在DRAM區域中 作為第一金屬層和邏輯區域中作為第二金屬層的同—金屬 層被耦合到下方基板。僅出現在存儲區域中的一耦合介層 窗使MIM電容器與緊鄰所述耦合介層窗的金屬層電耦合。 因此,本揭露通過使一或更多個金屬層離源極/漏極接 點盡可能的近,例如低於MIM電容器的頂面,減小了與存 儲電晶體相比對切換速度更敏感的邏輯電晶體的源極接點 與漏極接點之間的寄生電容。每一電晶體的源極和漏極接 點越多,例如一特定電晶體每一源極三個接點且每一漏極 三個接點,而且源極離漏極越近,例如,尺寸較小且使源 極(S)和漏極(D)電阻效應最小化,則它們所起的作用越像極 板電容器。通過使接點盡可能的短小,例如,通過將金屬 層盡可能低地用在層結構中,源極接點與漏極接點之間所 產生的寄生電容越小。通過使用被耦合至上方金屬層、與 源極接點和漏極接點相比數目較少且彼此間隔得更遠的介 層窗插塞(plug)將信號傳至上方金屬層,系統中的寄生電容 與使用接點到達一上方金屬層相比越小。通過減小系統的 寄生電容,RC時間常數相應地減小,這使邏輯電晶體的切 換速度增加。 此外,通過將一或更多個金屬層與MIM電容器設置在
6 201222783 同一位置 例如,高於MJM電容器的底面,或與刪電容 器處於相同的層高度,則MJM電容器和金屬層的整個結構 與將MIM單元設置在第一金屬層上方的—替代實施例相比 較短。結果是-較短的接點/介層窗插塞高度(這減小了電路 的電阻)相應地減小了此時間常數,且因此增加了電晶體的 切換速度。雖然-金屬層可用於與MIM電容器相鄰的存儲 區域t的-電晶體’例如低於MIM電容器的頂面且高於 丽電容ϋ的底面,但是存料元可能f要㈣的間距以 在金屬線與MIM電容!|之間提供^夠的絕緣距離。然而, 通過使僅位於邏輯區域中的—金屬層處在Mim電容器頂面 以下、底面以上的高度’本文所提到的減小的寄生電容和 電阻的所有優勢均因較短的接點和比所實現的接點更遠的 較少的介層窗插塞得以實現,而無需―較寬的存儲單元。 本揭露還針對一種用於形成包括處在-單一基板上的 DRAM單元與邏輯電晶體的—嵌人式dRam系統的方法, 其中接點由不同的導電材料形成。使用兩種不_型的插 塞減小了總互連電阻,這是因為至少—插塞是 的材料’從而通過增強本揭露的速度和功率特徵改良了系 統層次性能。 乂 ^ 圖式簡單說明 :乾性貫施例通過舉例方式來說明且並不對附圖今 諸圖加以限制,其中相同的參考數字標示相同的元件』 中· 第1A-1C圖說·據本揭露的第—實施例,用於形成具 201222783 有一 MIM電容器的一嵌入式DRAM系統的一工藝流程的截 面圖。 第2A-2D圖說明根據本揭露的第二實施例,用於形成具 有一MIM電容器的一嵌入式DRAM系統的一工藝流程的截 面圖。 第2E圖說明根據本揭露的一或更多個實施例,包括邏 輯區域中有減小的寄生電容的一嵌入式DRAM系統的一半 導體結構的俯視圖。 第3A-3D圖說明根據本揭露的第三實施例,用於形成具 有一MIM電容器和兩個不同插塞的一嵌入式DRAM系統的 一工藝流程的截面圖。 第4圖說明根據本揭露的第四實施例,用於形成具有位 於存儲區域中、一MIM電容器之頂面與底面之間的第一金 屬層的一嵌入式DRAM系統的一工藝流程的一部分的截面 圖。 第5A-5C圖說明根據本揭露的第五實施例,用於通過將 介層窗形成按不同的順序排列來形成具有一MIM電容器的 一.嵌入式DRAM系統的一工藝流程的截面圖。 第6A-6B圖說明根據本揭露的第六實施例,用於形成具 有位於邏輯區域中、一MIM電容器的頂面與底面之間的多 個金屬層的一嵌入式DRAM系統的一工藝流程的截面圖。 根據附圖和後面的詳細說明,將可清楚得知本發明實 施例的其他特徵。 I:實施方式3
201222783 較佳實施例之詳細說明 本揭露提供用於製造具有—改良的互連電阻和減小的 寄生電容的-嵌入式DRAM系統的若干方法,改良的互連 電阻和減小的寄生電容導致一較低此時間常數和改良的 電晶體切換速度的產生。隨著器件的幾何形狀按比例縮 小,互連電阻和寄生電容可能會影響性能。本揭露通過本 文所述工藝及其所產生的結構使互連電阻減小,例如,通 過減小介層窗高度或通過使用低電阻材料,諸如銅基金 屬’用於-特定ϋ域中的某些或全部介層窗及/或金屬化 層。本揭露還通過以下步驟來減小寄生電容:通過將彼此 相對的兩組電晶體接點,例如源極和漏極,維持在盡可能 低處來減小這兩組電晶體接點的有效表面積,及通過將接 點耦合至金屬化層和介層t,其中該介層f在半導體結構 中位於下層;與接點組相比彼此間隔得更遠;及/或使相對 的表面積較少。 參閱第1A_1C圖,將更易理解本揭露。第1A圖顯示-半導體結構1G1_A的—部分。具體來說,第ia圖說明上面形 成有一絕緣層75的-摻雜基板UG。根據已知技術,拇極15 在基板上形成,邏輯區域和存儲區域中均有。基板ιι〇具有 位於存儲區域巾㈣_或者說⑽uiA,和源極uiB。 土板110還具有位於邏輯區域中的源極/漏極區n2A和 112B。半導體結構IGI-Αϋ包括分職㉟合至漏極⑴场 原極111B、位於存儲區域中的—組接點說/,和分別被 轉口至源極112A和漏極U2B、位於邏輯區域中的一組接點 3 9 201222783 20C/20D。橫跨這兩個區域的第一電介質層8〇的厚度在約 5000與1〇〇,〇〇0埃之間。電介質層8〇和77的一部分被蝕刻 掉’形成一開口,開口的下表面與電介質層75和接點20B 鄰接。在開口内,一下電容器極板42與接點2〇B鄰接地沉積 而成。下電容器極板42被蝕刻成想要的大小。下電容器極 板42上首先具有一絕緣層44,接著是一上電容器極板48。 上電谷器極板42接著被钱刻成想要的大小。在其他實施例 中’由上電容器極板48、絕緣層44和下電容器極板42構成 的3層式堆疊可在一個遮罩步驟中被同時触刻。電容器極板 的適合材料包括但並不限於,TiN、Ta或TaN。所產生的堆 疊接著以一常用方式被遮蔽並被钱刻以形成電容器 5〇。電容器50的内部被顯示為空腔70。 · 一電介質層82被配置成填充電容器50的空腔7〇,從而 使層80的厚度增加T1的量。較厚的電介質層被顯示為第⑺ 圖中的層82。距離T1可能有範圍從2〇〇〇埃到7〇〇〇埃的厚 度。在其他實施例中,可通過配置比層8〇更厚的層,然後 將結構研磨成想要的厚度水準來形成T1。在電介質層82形 成之後,一遮罩(圖未示)被配置在部分完成的半導體結構 101-B上且電介質層82被選擇性地姓刻以形成介層窗22。介 層窗22由一導電材料,諸如鎢來填充,以形成第1β圖的結 構。通過單獨地形成導電插塞22,本揭露減小了 eDRAM存 儲系統的互連電阻,因為它允許至少一個其他的插塞由一 電阻率較低的金屬製成,諸如銅金屬或銅基合金。 雙大馬士革工藝可用以形成介層窗18A、18B和丨, 10 201222783 且金屬化區域Ml 71在介層窗22形成之後形成。這通過在第 1C圖中所示的整個半導體結構101_c上提供蝕刻中止層9〇 和電介質層84來實現。然後,Ml的凹槽從層84向下貫穿整 個層90而形成。除此之外,介層窗孔18A、18B和18C也從 層82向下貫穿層77而形成。 第2A-2D圖顯示本揭露的一替代實施例,其中已形成具 有一 eDRAM系統的一半導體結構! 〇2_八至i 〇2_d,eDRAM 系統具有填銅介層窗。第2A圖顯示一已部分完成的半導體 結構,其中一組接點20A、20B和20C、20D被提供在存儲區 域的絕緣層75中’分別與被配置在基板11〇中的源極/漏極 區111A、111B,和112A、112B耦合以分別產生一存儲區域 電晶體和一邏輯區域電晶體。M1區域的凹槽45僅顯示在所 述結構的邏輯區域中,這是因為在存儲區域中未使用Ml。 Ml區域通常被加工成厚度在2〇〇〇到7〇〇〇埃之間,但是視預 期工藝和設計規則而定,厚度範圍也可能較廣。第2Λ圖還 顯不姓刻中止層77,它覆蓋絕緣層75和接點2〇a/2〇b。 參閱第2B圖,金屬層M1 71在凹槽45中形成以完成邏 輯區域中的金屬線。然後,第二蝕刻中止層68被提供在存 儲區域和邏輯區域中的電介質層65及邏輯區域中的金屬線 71上。 第2C圖中工藝繼續,其中一遮罩(圖未示)被提供在邏 輯區域上但並未提供在存儲區域上,以能夠從存儲區域中 移除餘刻中止層68(和任選的電介質層65)。僅從DRAM區域 中移除層6 8允許接點2 〇 A與稍後形成的介層窗丨8 A (顯示在
S 11 201222783 第2D圖中)直接連接。隨後,第一電介質層80被配置在存儲 區域中的層65(或77)上及邏輯區域中的層68上。層8〇、65(若 層65並未在先前的蝕刻操作中被移除)和77的—部分接著 被移除以形成MIM電容器50,MIM電容器50的形成操作已 在第1A圖中做出描述,這些形成操作與下電容器極板42、 絕緣層44和上電容器極板48有關。接下來,第二電介質層 82被提供在電介質層80上以填充電容器5〇的空腔7〇,並增 加電介質層80的厚度。 在第2D圖中,一蝕刻中止層78被提供在電介質層82 上,被蝕刻蝕刻中止層78覆蓋的電介質層82又被第三電介 質層88覆蓋。然後,獅被圖案化以產生金屬化區域⑽互 連72的凹槽(圖未示)。一遮罩(圖未示)被置於電介質層88上 並被圖案化以同時形成介層窗18A、18B、l8C和22。第2〇 圖說明執行常用的雙大馬士“藝來用銅填充凹槽^(顯 示在第2A圖中)及介層窗18A、m和收的結果。介層扣 可用鎢提前填充,或_與其他介層窗同時填充。在_ 施例中,_域形錢具有與戰域相同的厚度,則 用的Μ鱗元特較小尺寸。然而,由於存儲區域^ 第1金屬層(Μ1),故存舰域中的介層窗1从必須被触! 深度達2_-7_埃,大於邏輯區域中的介層窗卿 的深度,例如以與金屬化層Ml71的厚度相符。層爪 分別作為介層窗_操作中存儲區域和邏輯區域細 止層。
12 201222783 本揭露通過僅在所述系統的邏輯部分中使用第丨金屬 層且通過將其帛在半導n結構巾與位於或冑^MIM電容器 50的底面53或者位於或低於MIM電容器5〇的頂面51相對應 的高度來減小邏輯區域中的接點高度。因此,邏輯區域中 的RC也減小。此工藝使eDRAM系統的接點電阻和電容維持 在一純邏輯工藝所預期的值。換言之,當使用不具有嵌入 式記憶體的純邏輯工藝時,邏輯區域中的垂直接點並不需 要改變本揭露中的玉藝。此外,存儲區域中沒有M1區域得 到較小的單元尺寸及邏輯區域中具有一 RC的一 eDRAM* 統’其中’邏輯區域中的RC等於-不具有記憶體的邏輯器 件的RC。在僅邏輯區域中具有一或更多個金屬層,例如M1 層71,的所有貫施例中,邏輯區域中所產生的介層窗插塞, 例如18B,的咼度92,將小於存儲區域中的介層窗插塞,例 如18A,的高度91,寄生電阻和電容相應地減小。 現在參閱第2E圖,圖中顯示根據本揭露的一或更多個 實施例的一半導體結構102-E的俯視圖(第2D圖的段 2E-2E),半導體結構102-E具有一嵌入sDRAM系統,此嵌 入式DRAM系統的邏輯區域中的寄生電容已減小。三個8接 點20C形成的組(bank)和三個D接點20D形成的組,計畫外地 形成被絕緣體80隔開距離D1的一實際上存在的寄生電容器 的兩個極板。相比之下,通過利用插塞介層窗18B和18C將 往返於電晶體漏極112B和源極112A的信號傳送至上方金 屬層,則較小的寄生電容效應存在於系統中,這是因為介 層窗插塞18B和18C可被放在更遠處,距離為D2,大大高於 13 201222783 D1,且因為它們有一較小的表面充當電容極板。介層窗插 塞18F可被使用並被耦合至金屬化層Ml 71,金屬化層Ml 71通過接點(僅顯示在俯視圖中)被耦合至柵極15。雖然在第 2E圖中僅一個介層窗插塞18B、18C供S 112A和D 112B中的 每一者使用,但是,對要求更低電阻率的一關鍵應用而言, 多個介層窗插塞可被使用及/或較低電阻率的導電材料,例 如銅,可供插塞使用。與將接點2〇c和20D延伸得更高使其 穿過電介質層相比,這些介層窗插塞仍將具有較低的寄生 電容值’這是因為介層窗插塞彼此間的間距〇2仍大於s接點 與D接點之間的距離D1,從而使系統產生較低的寄生電容 效應。或者,若介層窗18A-C和22中充滿了電阻較高的材 料,諸如鎢,則通過將電路安排在肘丨金屬化層,可實現一 較低的系統電阻。雖然視圖1〇2_E提供一特定的佈局,但是 本揭露也很適於使距離D2大於8與〇之間的距離D1的各種 介層窗和Ml的位置。 第3A-3D圖顯示本揭露用於減小的互連尺(:的替代實施 例,其中顯示具有eDRAM系統的半導體結構1〇3_八至 103-D,所述eDRAM系統具有兩種不同類型的導電插塞。 此實轭例針對銅介層窗不准直接接觸mim電極的 系統。 參閱第3A圖,已部分完成的半導體結構103-A具有被配 置在電介質層65中並被電耦合至邏輯區域中的接點2〇c和 勘的金屬化層M1 7卜電介質層8〇被配置在上面。mim電 容器50根據第2C圖所福述的工藝來製造。在所產生的結構 14 201222783 中,金屬化層Ml 71實際上處在高出基板11〇、與^^“電容
器50的上表面51與下表面53之間的一位置相對應的高声 上。 X 現在參閱第3B圖,一電介質層82在電介質層8〇上沉積 而成,它還填充了電容器50的空腔,且增加了此特定電介 質層的厚度。—遮罩(圖未示)被配置在電介質層82上以選擇 性地將介層窗22向下蝕刻到MIM電容器5〇的上電容器極板 48。在本實施例中,接著用鎢填充介層窗22。 如第3C圖中所示,遮罩52被置於介層窗22和電介質層 82上以確定將產生介層窗18入、18B和18C的區域的界限。 介層窗18A被蝕刻成穿過電介質層82和8〇及蝕刻中止層 77,到達接點20A。介層窗18B和18C被蝕刻成穿過電介質 層82和80及蝕刻中止層68,到達金屬化層Ml 7b在介層窗 18A、18B和18C形成之後,遮罩52被移除。然後,用一導 電材料’例如嫣來填充介層窗18A、18B和18C。 現在參閱第3D圖,敍刻中止層78被提供在電介質層82 及介層窗插塞18A、18B與18C和22上以在將來要進行的工 藝操作中提供一受控蝕刻。電介質層88接著被提供在蝕刻 中止層78上’且隨後被圖案化以形成第二金屬化區域 (M2)72的凹槽(圖未示)。然後,用電阻值比鎢低的一導電材 料’例如用銅來填充凹槽(圖未示)。在一替代實施例中,介 層窗18八、188和18(:,及金屬化區域]^2 72可被蝕刻成穿過 上述電介質層和蝕刻中止層。然後,使用雙大馬士革工藝, 金屬化層互連M2 72及介層窗18A、18B和18C可使用雙大馬 5 15 201222783 士革工藝賴來填充。與其減人式DRAM线相比,所 產生的結構的互連電阻和電容均減小。若需要的話,可在 M2上提供額外的金屬層以形成一更複雜的互連。 現在參閱第4圖’圖中顯示根據本揭露的第四實施例, 用於形成具有位於存儲區域中、與一MIM電容器之頂面與 底面之間的一位置相對應的一層的第一金屬層的_嵌入式 DRAM系統的一半導體結構1〇4的一工藝流程的—部分^ 截面圖。半導體結構104與第2C圖直接對應,只是在存儲區 域中、MIM電容器5〇的頂面51與底面53之間加入了—金屬 層Ml互連71 ’並憑藉接點2〇A被耦合至漏極1UA。需注聋 的是,與第3D圖中的18A類似的一介層窗並未用在第4圖中 的存儲部分,這是因為Ml 71通過接點20A就完成了到達一 位線的佈線。在相應情況下,對於介層窗和插塞的後續處 理操作按照第2D、3C和3D,或5B-5C圖進行。 、 雖然在存儲區域中使用金屬層Ml互連71可減小存儲 單元中的寄生電容,因為從接點到達__上方金屬層需要較 夕的η層自,且因為介層窗之間可分隔的距離比源極與漏 極之間可分隔的轉更遠,但是仍要考慮其他代價。若金 屬層Μ1位於存儲區域中位於或高於ΜΙΜ電容器5〇的底面 53且位於或低於ΜΙΜ電容器5〇的頂面51的一層位置上:則 金屬互連71與電容器%之間的最小淨距離%被用於信號隔 離。此空隙將增加存儲單元的總寬度可能產生其他代 仏’而使4在存域巾於所述層位置上使用—金屬層並 不理想。為此,本文的替代實施例避免了位於存儲區域中、 16 201222783 麵電容請的頂面與底面之間的―層位置上的一金屬 層。 現在參閱第5A-5C圖,圖中顯示根據本揭露的第五實施 例’用於通過將介層窗形成按不同_序㈣來形成具有 -MiM電容nm^DRAMm工祕程的截面 圖。第5A圖中已部分完成的半導體結構ι〇5_Α根據第2a_2c 圖所述的工藝來製造’包括用於形賴丨第—金屬層7i的常 用工藝。雖然_中止層68和電介質層65能夠在電介質層 80形成之刖被移除以簡化蝕刻介層窗18A的步驟,但是,本 實例保留了存儲區域中的蝕刻中止層68和電介質層65,但 用於形成mini電容n顺需的除外m彡成MIM電容器 50,電介質層80和65及蝕刻中止層68和77如第2(:圖中所述 那樣被钱刻且MIM電容器在其中形成。在]^1]^1電容器5〇形 成之後,第二電介質層82接著如第2C圖中所述那樣形成。 在第5B圖中,一遮罩(圖未示)被置於電介質層82上以在存 儲區域中形成V1M介層窗18A,此介層窗穿過餘刻中止層68 和77,到達接點20A。然後,用對於深度介層窗,諸如介層 窗18A(正如與第2D圖中類似以介層窗高度91所示的)而言 具有有利填充特性的一導電材料,諸如鎢來填充介層窗 18A。 在第5C圖中,蝕刻中止層78被提供在電介質層82上, 被餘刻蝕刻中止層78覆蓋的電介質層82又被第三電介質層 88覆蓋。然後,層88被圖案化以產生金屬化區域M2互連72 的凹槽(圖未示)。一遮罩(圖未示)被置於電介質層上並被 17 201222783 圖案化以同時形成到達MIM電容器50的互連介層窗22,並 形成介層窗18B和18C,介層窗深度的差異並不像與介層窗 18A相比那樣大。之後,可同時使用雙大馬士革工藝用一導 電材料,例如銅來填充金屬化區域]V12互連72的凹槽及介層 窗 22、18B和 18C。 現在參閱第6A-6B圖,圖中顯示根據本揭露的第六實施 例,用於形成具有位於邏輯區域中、一 MIM電容器的頂面 與底面之間的多個金屬層的一嵌入式DRAM系統的一工藝 流程的截面圖。第6八圖中已部分完成的半導體結構1〇6_a 根據針對第2A-;2B圖所描述的工藝來製造,包括用於在電介 質層65中形成Ml第一金屬層71的常用處理,第二钱刻中止 層68在電介質層65上形成,第二蝕刻中止層68上面緊鄰第 一電介質層89。然後’電介質層89上配置蝕刻中止層79, 钮刻中止層79接著被處理以使電介質層83被配置於其上。 電介質層83被蝕刻以形成金屬化區域Mxl互連73的一凹槽 (圖未示)。一遮罩(圖未示)被置於電介質層83上並被圖案化 以形成中間的V1L介層窗l8D,然後,用一導電材料,諸如 鎢來填充中間V1L介層窗i8D。然後,同樣用導電材料來填 充金屬化區域Mxl互連73。在一實施例中,使用雙大馬士 革工藝,用銅或一銅合金來填充金屬化區域Μχΐ互連73及 介層窗18D。 電介質層83上配置有蝕刻中止層81,此蝕刻中止層上 配置有第二電介質層80。在按照順序蝕刻穿過電介質層 8〇 '餘刻中止層81、電介質層83、蝕刻中止層79、電介質
18 201222783 層89、蝕刻中止層68、電介質層65和最終的蝕刻中止層77 到達接點20B之後,通過與第2C圖中所述工藝類似的工藝 在電介質層80中形成MIM電容器50,儘管有額外的蝕刻中 止層存在。然後’層82建成以填充]V1IM電容器50的空腔 7〇(顯示在第1A圖中)並超出電介質層8〇且超出mim電容琴 50的頂面51。 第6A圖僅說明一第一金屬層Ml 71、一中間金屬層Μχι 73 ’及使用一介層窗和多個插塞到達上方金屬層的一接點 20D。然而,本揭露很適合使用如下任何數量的介層窗及/ 或金屬層和它們的任何組合:被配置在結構層中與MIM電 容器50的頂面51與底面53之間的高度相對應的高度上以耦 合邏輯區域中的電晶體源極及/或漏極的適當接點以到達 上方金屬層,按照一特定電路的佈局(place)和佈線(r〇ute) 所指定的那樣。 現在參閱第6B圖,一遮罩(圖未示)被配置在電介質層 82上以選擇性地餘刻Vx 1Μ介層窗18 A使其穿過第二電介質 層82和80、蝕刻中止層81、電介質層83、蝕刻中止層79、 第一電介質層89、钱刻中止層68、電介質層65、蝕刻中止 層77 ’和最終的電介質層75,以到達接點20A。介層窗18A 用一鎢插塞來填充。在移除遮罩之後,且為了在將來要執 行的加工步驟中提供一受控蝕刻,故在第三電介質層87形 成之後’在第二電介質層82上提供蝕刻中止層85。然後, 層87被圖案化以在電介質層87和蝕刻中止層85中產生金屬 化區域Mx2互連72的凹槽(圖未示),其中Χ2=χ1 + 1。一遮罩 19 201222783 (圖未示)被置於電介質層87上並被圖案化以同時形成:互連 介層窗22,以到達MIM電容器5〇的上電容器極板48 ;和介 層窗VX1L18E’以到達金屬化層Μχ173。介層窗22僅被敍 刻成穿過電介質層82的一部分以到達ΜΙΜ電容器5〇的上電 谷器極板48。介層窗VxlL 18Ε通過蝕刻穿過電介質層82和 8〇而形成。介層窗22和18E,以及金屬化區域“幻72的四 槽,在雙大馬士革工藝中用銅或一銅基合金來填充。與其 他嵌入式DRAM系統相比,所產生的結構的互連電阻 容減小。 本揭露之實施例僅為說明性的並不欲以任何方式限制 本發明。本文所述方法和操作可以與本文所述的示範性趄 合和排列不同的組合和排列,例如以不同的設置及/或順序 來執行。因此,一或更多個額外的新操作可被插入到現有 操作中,或者一或更多個操作可根據一特定應用被省略或 排除,以獲得大致相同的功能、方式和結果。同樣地未 文所述結構和設備的特徵和部分可以許多方式來組合以摔 得大致相同的功能、方式和結果。 < 例如,所示的邏輯結構並不需要在每一個邏輯區域中 重複。視一級別較高的金屬是否是互連所必需的而定,〜 扣器件⑽某些邏輯結構可能具有與所示的那些相比更少 或更多的介層窗。雖然本揭露已被描述為具有被插入到^ 板與第一金屬層之間的一MIM電容器的一eDRAM,但是二 本揭露的工藝也可通過將MIM電容器插入 的兩個金屬層之間來執行。雖然可能需要額外的 20 201222783 罩及其他材料,但是除了其他功能模組和舊有器件及工藝 以外,使用已公開的方法在當前所公開的任何數量的記憶 體件,例如一陣列,和邏輯器件設備,可被整合到一特定 積體電路(1C)、片上系統(SOC)、晶元級集成(WSI)等上。 雖然當前實施例已對特定材料和工藝做出描述,但是本揭 露很適合使用任何適當的工藝技術和操作以提供被配置在 半導體結構中,例如與MIM電容器的上表面與下表面之間 的位置相對應的層中的金屬化互連和介層窗的佈局。例 如,單大馬士革工藝可用於使Ml金屬化層與接點耦合。同 樣地,雖然嫣和銅在本文中用於特定層和介層窗,但是本 揭露很適合使用這些導體和諸如鋁的其他導體,和製造或 代工工廠所指定的一特定工藝或技術所需要的其他沉積、 蝕刻、移除或化學機械研磨(CMP)。 從附圖和詳細說明一起來看,當前實施例的其他特徵 是顯而易見的。因此,說明書和諸圖被視為具說明性而非 限制性意義。本領域技術人員將容易想到能夠對上述實施 例進行各種修改。總之,本揭露由申請專利範圍來定義。 Γ圖式簡單說明3 第1A-1C圖說明根據本揭露的第一實施例,用於形成具 有一MIM電容器的一嵌入式DRAM系統的一工藝流程的截 面圖。 第2 A - 2 D圖說明根據本揭露的第二實施例,用於形成具 有一MIM電容器的一嵌入式DRAM系統的一工藝流程的截 面圖。 3 21 201222783 第2E圖說明根據本揭露的一或更多個實施例,包括邏 輯區域中有減小的寄生電容的一嵌入式DRAM系統的一半 導體結構的俯視圖。 第3A-3D圖說明根據本揭露的第三實施例,用於形成具 有一MIM電容器和兩個不同插塞的一嵌入式DRAM系統的 一工藝流程的截面圖。 第4圖說明根據本揭露的第四實施例,用於形成具有位 於存儲區域中、一MIM電容器之頂面與底面之間的第一金 屬層的一嵌入式DRAM系統的一工藝流程的一部分的截面 圖。 第5A-5C圖說明根據本揭露的第五實施例,用於通過將 介層窗形成按不同的順序排列來形成具有一MIM電容器的 一嵌入式DRAM系統的一工藝流程的截面圖。 第6A-6B圖說明根據本揭露的第六實施例,用於形成具 有位於邏輯區域中、一MIM電容器的頂面與底面之間的多 個金屬層的一嵌入式DRAM系統的一工藝流程的截面圖。 【主要元件符號說明】 15.. .柵極 18A-C、22...介層窗 18D...V1L介層窗 20A-D...接點 42.. .下電容器極板 44、75…絕緣層 45.. .凹槽 22 201222783 48.. .上電容器極板 50.. .MIM電容器 53.. .底面 65、75、77、80、82、83、84、87、88、89...電介質層 70.. .空腔 71.. .金屬線 68、77、78、79、81、85、90...蝕刻中止層 101-A至 101-C、102-A至 102-E、103-A至 103-D、104、105-A、 106-A...半導體結構 110.. .基板 - IIIA、 112B...漏極 IIIB、 112A...源極 23 5

Claims (1)

  1. 201222783 七、申請專利範圍: 1. 一種建立在一基板上的半導體結構,其包含: 一存儲區域,具有嵌入式RAM ; 一邏輯區域,被耦合至所述存儲區域; 一金屬-絕緣體-金屬(MIM)電容器,被配置在所述 存儲區域中,及 一或更多個金屬層’位於所述MIM電容器的一頂面 與一底面之間。 2. 根據申請專利範圍第1項所述的半導體結構,其中所述 一或更多個金屬層僅位於所述半導體結構的邏輯區域 中〇 3. 根據申請專利範圍第1項所述的半導體結構,其中所述 一或更多個金屬層僅位於所述邏輯區域’及所述存儲區 域的一漏極部分中。 4. 根據申請專利範圍第2項所述的半導體結構,其中僅被 配置在所述邏輯區域中的所述一或更多個金屬層位於 所述基板與所述MIM電容器的一頂部之間。 5. 根據申請專利範圍第1項所述的半導體結構,其中所述 邏輯區域進一步包含: 一或更多個電晶體,僅位於所述邏輯區域中,各具 有一源極、一漏極,和一或更多個接點,所述一或更多 個接點用於所述源極和所述漏極中的每一者使所述源 極且使所述漏極與僅被配置在所述邏輯區域中的所述 一或更多個金屬層中的第一金屬層的一各自的部分麵 24 201222783 合;且 其中所述邏輯區域中的至少一電晶體的一或更多 個接點的一頂面被配置在低於或等於所述存儲區域中 的MIM電容器之高度的高度上。 6. 根據申請專利範圍第3項所述的半導體結構,其進一步 包含: 一或更多個介層窗插寨’被配置在所述邏輯區域中 用於使所述第一金屬層的一部分與被配置於其上的另 一金屬層的一部分耦合,其中所述一或更多個介層窗插 塞被配置成使彼此間的#離比一特定電晶體的一源極 接點與一漏極接點之間的距離要遠。 7. 根據申請專利範圍第1項所述的半導體結構,其仲介層 窗插塞的數量小於或等於所述邏輯區域中至少一電晶 體的接點的數量。 8. 根據申請專利範圍第1項所述的半導體結構,其進一步 包含: 所述存儲區域的第〆金屬層,被配置在所述MIM電 容器上; 一或更多個電晶體,僅位於所述存儲區域中,各具 有一源極、一漏極,和〆戒更多個接點,所述一或更多 個接點用於所述源極和所述漏極中的每一者、使所述源 極和所述漏極與所述存健區域中的第一金屬層分_ 合;及 -或更多個介層窗插塞,被配置在所述存儲區域 5 25 201222783 中,用於使所述存儲區域中的第一金屬層與僅位於所述 存儲區域中的一或更多個電晶體的一或更多個接點耦 合。 9. 根據申請專利範圍第1項所述的半導體結構,其中被配 置在所述存儲區域或所述邏輯區域中的所述一或更多 個介層窗插塞是鎢、銅或其組合。 10. 根據申請專利範圍第1項所述的半導體結構,其進一步 包含: 一金屬層,被配置在所述存儲區域和所述邏輯區域 上,被轉合至所述存儲區域和所述邏輯區域中的每一者 中的至少一電晶體;且 其中被配置在所述存儲區域和所述邏輯區域上的 所述金屬層是所述存儲區域的第一金屬層且是所述邏 輯區域的第二或更高的金屬層。 11. 根據申請專利範圍第5項所述的半導體結構,其中位於 所述邏輯區域中使所述邏輯區域中的電晶體的接點與 所述邏輯區域中的第一金屬層耦合的介層窗插塞的高 度小於所述存儲區域中的第一金屬層到所述存儲區域 中的一電晶體的一接點的距離。 12. 根據申請專利範圍第1項所述的半導體結構,其中所述 邏輯區域中的所述一或更多個電晶體各具有與用在沒 有嵌入式RAM的一邏輯電路中的一電晶體相等的寄生 電容。 13. —種形成一半導體結構的方法,所述方法包含以下步
    26 201222783 驟: 在一邏輯區域中形成具有一源極和一漏極的一電 晶體; 在一存儲區域中形成具有一源極和一漏極的一電 晶體, 形成一電介質層; 在所述電介質層中形成所述邏輯區域中的電晶體 和所述存儲區域中的電晶體的源極和漏極的一或更多 個接點; 在所述電介質層中形成被耦合至被配置在所述存 儲區域中的電晶體的一金屬-絕緣體-金屬(MIM)電容 器;及 在所述電介質層中所述MIM電容器的一頂面與一 底面之間的一位置上形成一或更多個金屬層。 14. 根據申請專利範圍第13項所述的方法,其中在所述半導 體結構中形成的所述一或更多個金屬層僅位於所述半 導體結構的邏輯區域中。 15. 根據申請專利範圍第13項所述的方法,其中在所述半導 體結構中形成的所述一或更多個金屬層僅位於所述半 導體結構的邏輯區域,及存儲區域的一漏極部分中。 16. 根據申請專利範圍第13項所述的方法,其中所述一或更 多個金屬層位於所述基板與所述MIM電容器的一頂面 之間。 17. 根據申請專利範圍第14項所述的方法,其中僅位於所述 S 27 201222783 邊輯區域中的所述一或更多個 的 18::請專_第17項,=個二包含以 被電耦合至被配置在所述^、日的第一金屬層 ^或更多個接點和漏_〜^域巾的^體的源極 申請專利嚴_一或更多個接·點 二……形成用於使 /部分與被配置於其上的 、,屬曰的 1审夕加人& 兔屬層的—部分耦合的 /成更夕個介層窗插塞,其中 /τΚ 斤述—或更多個介層窗插 朴伽,化 匕H日日體的一源極 换點與一漏極的一配合接點要遠。 19 .根據I請專利範圍第13項所述的方法,其仲介層窗插塞 的數量小於或等於所述邏輯區域中的至少—電晶體的 换點的數量。 ΒΒ 2〇 .槔據申請專利範圍第13項所述的方法,其進一步包含以 卞少驟: ,3 形成被配置在所述ΜΙΜ電容器上_述存㈣域的第 /金屬層; 形成一或更多個電晶體,僅位於所述存儲區域中,各 具有,源極、-漏極,和-或更多個接點,用於所述源極 和所述漏極中的每一者、使所述源極和所述漏極與所述存 儲區域的第一金屬層分別耦合;及 形成-或更多個介層窗插塞,被配置在所述存儲區域 中,用於使所述存儲區域巾的第-金屬層與僅位於所述存 儲區域中的一或更多個電晶體的一或更多個接點耦合。 28 201222783 21. 根射請專利範圍第13項所Μ方法4中被配置在所 j存儲區域或所述邏輯區域中的所述/或更多個介層 窗插塞是鎢、鋼或其組合。 22. 根射請專利範圍第卿所述 其進—步包含以 下步驟: / 形成被配置在所述存儲區域和所述邏輯區域上,被 耦口至所述存儲區域和所述邏輯區威中的每一者中的 至少一電晶體的一金屬層;且 、其中被配置在所述存儲區域和所述邏輯區域上的 。述金屬>§疋所述存儲區域的第—金屬層且是所述邏 輯區域的第二或更高的金屬層。 23. 根據申請專利範圍第18項所述的方法,其中位於所述邏 輯區域中、使所述邏輯區域中的電晶體的接點與所述邏 輯區域中的第-金屬層搞合的介層窗插塞的高度小於 所述存儲區域中的第一金屬層到所述存儲區域中的— 電晶體的一接點的距離。 24. 根據中請專利範圍第13項所述的方法,其進-步包含以 下步驟: 在所述電介質層中形成第一介層窗以使所述存儲 區域中的ΜΙΜ電容器的一部分暴露; 以第一導電材料在所述第一介層窗中產生第—插 塞; 遮蔽所述第一插塞; 在所述電介質層中形成/組介層窗以使所述存儲 S 29 201222783 區域中的電晶體的漏極的全部一或更多個接點和所述 邏輯區域中的電晶體的漏極和源極的全部一或更多個 接點暴露; 以第二導電材料產生用於該組介層窗的一組插 塞;且 其中所述第二導電材料有比所述第一導電材料小 的電阻。 25. 根據申請專利範圍第13項所述的方法,其進一步包含以 下步驟: 在所述電介質層中形成一組介層窗以使所述存儲 區域中的MIM電容器的一部分暴露且使所述存儲區域 中的電晶體的漏極的全部一或更多個接點以及所述邏 輯區域中的電晶體的漏極和源極的全部一或更多個接 點暴露;及 以一導電材料產生用於該組介層窗的一組插塞。 26. 根據申請專利範圍第13項所述的方法,其進一步包含以 下步驟: 在所述電介質層中形成第一介層窗以使所述存儲 區域中的電晶體的漏極的全部一或更多個接點暴露; 以第一導電材料在所述第一介層窗中產生第一插 塞; 遮蔽所述第一插塞; 在所述電介質層中形成一組介層窗以使所述存儲 區域中的MIM電容器的一部分暴露且使所述邏輯區域 30 201222783 中的電晶體的漏極和源極的全部一或更多個接點暴露; 以第二導電材料產生用於該組介層窗的一組插 塞;且 其中所述第二導電材料有比所述第一導電材料小 的電阻。 s 31
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