201203258 六、發明說明： 【發明所屬之技術領域】 本發明係關於用於非揮發性儲存器之技術。 【先前技術】 在各種電子器件中使用半導體記憶體已變得更風行。舉 例而言，非揮發性半導體記憶體被用於蜂巢式電話、數位 相機、個人數位助理、行動計算器件、非行動計算器件及 其他器件中。在最風行之非揮發性半導體記憶體中包括電 可抹除可程式化唯讀記憶體（EEPR0M)及快閃記憶體。 EEPROM及快閃記憶體皆利用浮動閘極，該浮動閘極位 於半導體基板中之通道區域上方且與之絕緣。浮動閘極位 於源極區域與汲極區域之間。控制閘極提供於浮動閘極之 上且與浮動閘極絕緣。電晶體之臨限電壓受到保留於浮動 閘極上之電荷量控制。亦即，在接通電晶體以准許在其源 極與汲極之間的傳導之前必須施加至控制閘極的最小電壓 量由浮動閘極上的電荷位準控制。因&，可藉由改變浮動 閘極上之電荷位準以便改變臨限電壓來程式化及/或抹除 §己憶體單元（其可包括一或多個電晶體）。 每一記憶體單元可儲存資料（類比或數位）。當儲存一位 兀之數位資料(被稱作二進位記憶體單元)時，將記憶體單 兀之可能的臨限電壓分成指派有邏輯資料「丨」及「〇」之 兩個範圍。在NAND型快閃記憶體之一實例中，臨限電麼 在記憶體經抹除之後為負，且被定義為邏輯「丨」。臨限 電壓在程式化之後為正且被定義為邏輯「〇」。當臨限電 155370.doc 201203258 壓為負且藉由施加〇伏特至控制閘極來 二 W水武圖進行讀取時， 記憶體單元將接通以指示正儲存邏輯 ^ 备臨限電壓為正 且藉由施加0伏特至控制閘極來試圖進行讀取操作時，記 憶體單元將不接通’此指示邏輯〇被儲存。 一記憶體單s亦可神多個資訊位準（被稱作多狀態記 憶體單元）。在儲存多個資料位準之情況下，將可能的臨 限電壓之範圍分成資料位準之數目，而言，若儲存四 個位準之資訊，則將存在四個臨限電壓範圍，其被指派至 資料值「11」、「10 , 、 「01 ,及「ΛΛ 丄 」 …」 υι」及〇〇」。在1^犯）型記 憶體之-實例中，臨限電壓在抹除操作之後為負且被定義 為「11」。正臨限電壓用於「10」、「〇1」及「〇〇」之狀 態。若在每一記憶體單元中儲存八個位準之資訊（或狀 態）（例如，對於三位元之資料），則將存在八個臨限電壓範 圍，其被指派至資料值「〇〇〇」、「〇〇1」' 「W0 ' 「011」、「100」、「101」、「110」及「⑴」。經程 式化至記憶體單元中之資料與記憶體單元之臨限電壓位準 之間的具體關係視被採用於記憶體單元之資料編碼方案而 定β舉例而言，美國專利第6,222,762號及美國專利申請公 開案第2004/0255090號描述了用於多狀態快閃記憶體單元 之各種資料編碼方案，該兩案被以引用的方式全部併入本 文中。在一貫施例中，使用格雷（Gray)碼指派法將資料值 指派給臨限電壓範圍，使得若浮動閘極之臨限電壓錯誤地 移位至其相鄰物理狀態，則僅一個位元將受到影響。在一 些實施例中，對於不同字線，可改變資料編碼方案，資料 155370.doc 201203258 編碼方案可隨時間而改變，或者隨機字線之資料位元可經 反相以減少記憶體單元上之資料樣式敏感性及甚至磨損。 可使用不同編碼方案。 在程式化EEPROM或快閃記憶體器件（諸如，NAND快閃 記憶體器件）時，通常將程式電壓施加至控制閘極且將位 元線接地。來自通道之電子注入至浮動閘極中。當電子在 浮動閘極中積聚時’浮動閘極變得帶負電且記憶體單元之 臨限電壓升高，使得記憶體單元處於經程式化狀態。更多 的關於程式化之資訊可發現於題為「s〇urce Side Self
Boosting Technique for Non-Volatile Memory」之美國專利 6,859,397及題為「Detecting Over Programmed Memory」 之美國專利申請公開案2005/0024939中，該兩案皆被以引 用的方式全部併入本文中。在許多器件中，在程式操作期 間施加至控制閘極之程式電壓係作為一系列脈衝來施加， 其中該等脈衝之量值以針對每一連續脈衝的預定步長增 加。 許多非揮發性儲存系統包括排列成多行及多列的記憶體 單元之陣列。控制線（例如，字線、位元線或其他類型之 控制線）連接至各個列及行。在一實例中，字線用以存取 S己憶體單7L之列，而位元線用以存取記憶體單元之行。在 此配置中，將程式電壓之一系列脈衝施加至連接至一組選 定記憶體單元之選定字線。接收脈衝的選定記憶體單元中 之母一者潛在地回應於該等脈衝而使其臨限電壓升高。當 〇己隐體單元達到其目標臨限電壓時，其被鎖定以免受進一 155370.doc 201203258 步程式化。已觀測到，隨著記憶體單元變得被鎖定，其干 擾其相鄰記憶體單元之預期程式化速率。此效應可使相鄰 記憶體單元突增（overshot)其意欲之目標臨限電壓，且因 此變得過度程式化。在一些情況下 單元將在被讀取時造成錯誤。 過度程式化之記憶體 【發明内容】 本文中描述減少在程式化期間在相鄰記憶體單元之間的 干擾之影響之技術。 在-組實施例中，將記憶體單元分成兩個或兩個以上 群。在-實例中’將記憶體單元分成奇數及偶數記憶體單 元；然而，亦可使用其他分群。在第一觸發前，使用隨時 間過去而增加之程式化信號—起程式化第—群記憶體單元 與第二群記憶體單元。在第一觸發後且在第二觸發前，使 用回應於第-觸發已在量值上降低之程式化信號獨立於第 二群記憶體單元地程式化第—群記憶體單元。在第二觸發 後，-起程式化第一群記憶體單元與第二群記憶體單元， 其中程式化信號回應於第二觸發而升高。在兩個觸發前及 後’-起驗證第-群記憶體單元與第二群記憶體單元… 些實施例可使用第一觸發，而不使用第二觸發。 -實施例包括使用-程式化信號__起程式化p起驗證 第一群非揮發性儲存元件及第二群非揮發性儲存元件、判 定存在第-條件、回應於㈣存在第—條件而降低程式化 信號，及使用喊於判定存在第__條件的降低之程式化信 號獨立於程式化第二群非揮發性儲存元件而程式化第一群 155370.doc 201203258 非揮發性储存元件。 在-實例中’第一群非揮發性錯存元 性儲存s件連接至—丘同控㈣H 野非揮發 … ”Π控制線且接收該共同控制線上之 程式化信號。共同控制線之一實例為字線。 -實施例包括複數個非揮發性儲存元件(包括 ㈣㈣存元件及第二群非揮發性儲存元件）及與該 揮發性储存元件通信之—或多個f理電路。該_或多 理電路使用-程式化信號-起程式化且__起驗證第一群非 揮發性儲存元件及第二群非揮發性儲存元件。該_或多個 管理電路衫存在第—條件且⑽於衫存在第—條件而 降低程式化㈣。該-或多料理電路使心應於判定存 在第-條件的降低之程式化信號獨立於程式化第二群非揮 發性儲存元件而程式化第一群非揮發性儲存元件。 一實施例包括用於程式化非揮發性儲存器之方法。在第 一觸發m包括使用制程式化信號一起程式化且一 起驗證第-群㈣龍料元件及第二群非揮發性儲存元 件，該共同程式化信號包括隨時間過去而增加至在第一觸 發時之參考量值之程式化脈衝。在第—觸發後，該方法包 括使用在量值上比參考量值低之單獨的程式化脈衝獨立於 程式化第二群非揮發性儲存元件而程式化第一群非揮發性 儲存元件，及將第一群非揮發性儲存元件與第二群非揮發 性儲存元件一起驗證。 【實施方式】 本文中描述之技術可與各種類型之非揮發性儲存系統一 155370.doc 201203258 起使用。一實例為使用nand結構之快閃記憶體系統，其 包括串聯地排列夾入於兩個選擇閘之間的多個電晶體。_ 聯之電晶體及選擇閘被稱作NAND串。圖1為展示一 NAND 串之俯視圖。圖2為其等效電路。圖1及圖2中描繪之nand 串包括串聯且夾入於第一（或汲極側）選擇閘12〇與第二（或 源極側）選擇閘122之間的四個電晶體1〇〇、丨〇2、1〇4及 106。選擇閘120將NAND串經由位元線接觸點126連接至一 位元線。選擇閘122將NAND串連接至源極線128。藉由將 適當電壓施加至選擇線SGD來控制選擇閘120。藉由將適 當電壓施加至選擇線SGS來控制選擇閘122。電晶體100、 102、104及106中之每一者具有一控制閘極及一浮動閘 極。舉例而言，電晶體1〇〇具有控制閘極1〇〇CG及浮動閘 極100FG。電晶體102包括控制閘極i〇2CG及浮動閘極 102FG。電晶體1〇4包括控制閘極i〇4CG及浮動閘極 104FG。電晶體106包括控制閘極i〇6Cg及浮動閘極 106FG。控制閘極l〇〇CG連接至字線WL3，控制閘極 102CG連接至字線WL2 ’控制閘極i〇4CG連接至字線 WL1 ’及控制閘極106CG連接至字線WL0。 注意’儘管圖1及圖2展示了 NAND串中之四個記憶體單 元’但四個§己憶體單元之使用僅被提供作為一實例。一 NAND串可具有少於四個的記憶體單元或多於四個的記憶 體單元。舉例而言，一些nand串將包括八個記憶體單 元、16個記憶體單元、32個記憶體單元、64個記憶體單 元、128個記憶體單元等。本文中之論述不限於nand串中 155370.doc 201203258 任一特定數目個記憶體單元。 使用NAND結構之快閃記憶體系統的典型架構將包括若 干NAND串。每一 NAND串藉由其源極選擇閘（被選擇線 SGS控制）連接至源極線，且藉由其沒極選擇閘（被選擇線 SGD控制）連接至其相關聯之位元線。每一位元線及經由 一位元線接觸點連接至彼位元線之各別NAND串包含記憶 體單元陣列的行。與多個NAND串共用位元線。通常，位 元線在與字線垂直之方向上在NAND串之頂部延伸且連接 至一或多個感測放大器。 NAND型快閃記憶體及其操作之相關實例提供於以下美 國專利/專利申請案中（其皆被以引用的方式併入本文中）： 美國專利第5,570,315號、美國專利第5,774,397號、美國專 利第6,046,935號、美國專利第6,456,528號及美國專利公開 案第US2003/0002348號。本文中之論述亦可適用於除了 NAND之外的其他類型之快閃記憶體，以及其他類型之非 揮發性記憶體。 亦可使用除了 NAND快閃記憶體之外的其他類型之非揮 發性儲存器件。舉例而言，亦由將介電層用於儲存電荷之 記憶體單元製造非揮發性記憶體器件。使用介電層，而非 較早描述之導電浮動閘極元件。此等利用介電儲存元件之 記憶體器件已由Eitan等人在「NROM: A Novel Localized
Trapping，2-Bit Nonvolatile Memory Cell」（IEEE Electron
Device Letters ’ 第 21 卷，2000年 11月，第"期，第 543至 545頁）中進行了描述。0N0介電層延伸跨越源極擴散區與 155370.doc -10- 201203258 汲極擴散區之間的通道。用於一資料位元之電荷限定於鄰 近及極之介電層中，且用於另一資料位元之電荷限定於鄰 近源極之介電層中。舉例而言，美國專利第5,768，192號及 第6,011，725號揭示一種具有一夾入於兩個二氧化石夕層之間 的捕集介電層之非揮發性記憶體單元。藉由單獨地讀取介 電質内的空間分離之電荷儲存區域的二進位狀態而實施多 狀態資料儲存。亦可使用其他類型之非揮發性儲存器。 圖3說明一 s己憶體器件21 〇，其具有用於並列地讀取及程 式化記憶體單元（例如，NAND多狀態快閃記憶體或其他類 型）之頁（或其他3己憶體單元）之讀取/寫入電路。記憶體器 件210可包括一或多個記憶體晶粒或晶片212。記憶體晶粒 212包括一記憶體單元陣列（二維或三維）2〇〇、控制電路22〇 及讀取/寫入電路230A及230B ^在一實施例中，在陣列之 相反兩側上以對稱方式實施各種周邊電路對記憶體陣列 200之存取，以使得每一側上之存取線及電路的密度減 半。讀取/寫入電路230A及230B包括允許並列讀取或程式 化記憶體單元的一頁之多個感測區塊3〇〇。記憶體陣列2〇〇 可由字線經由列解碼器240八及24〇B及由位元線經由行解 碼器242A及242B定址。字線及位元線為控制線之實例。 在-典型實施例中，控制器244包括於與—或多個記憶體 晶粒212相同的記憶體器件21〇(例如，抽取式儲存卡或封 裝）中；然而，控制器亦可為單獨的。經由線232而在主機 與控制器244之間傳送命令及資料，且經由線234而在控制 器與一或多個記憶體晶粒212之間傳送命令及資料。 155370.doc 201203258 控制電路220與讀取/寫入電路230A及230B合作以對記憶 體陣列200執行記憶體操作。控制電路220包括一狀態機 222、一晶片上位址解碼器224及一功率控制模組226。狀 態機222提供記憶體操作之晶片級控制。晶片上位址解碼 器224在由主機或記憶體控制器使用之位址與由解碼器 240A、240B、242A及242B使用之硬體位址之間提供一位 址介面。功率控制模組226控制在記憶體操作期間供應至 字線及位元線之功率及電壓。在一實施例中，功率控制模 組226包括一或多個電荷泵，其可產生比電源電壓大的電 壓。 在一實施例中，控制電路220、功率控制電路226、解碼 器電路224、狀態機電路222、解碼器電路242A、解碼器電 路242B、解碼器電路240A、解碼器電路240B、讀取/寫入 電路230A、讀取/寫入電路230B及/或控制器244中之一者 或任一組合可被稱作一或多個管理電路。該一或多個管理 電路執行本文中所描述之該等處理程序。 圖4描繪記憶體單元陣列200之例示性結構。在一實施例 中，記憶體單元陣列被分成大量記憶體單元區塊（例如， 區塊0-1023，或另一量）。如對於快閃丑丑？11〇]\4系統所通常 的，區塊為抹除之單位。亦即，每一區塊含有一起抹除的 最小數目之記憶體單元。亦可使用其他抹除之單位。 一區塊含有經由位元線（例如，位元線BL0-BL69623)及 字線（WL0、WL1、WL2、WL3)存取之NAND串集合。圖4 展示串聯連接以形成NAND串之四個記憶體單元。儘管展 155370.doc -12· 201203258 在每NAND串中包括四個記憶體單元，但可使用四個 、或四個以下s己憶體單元（例如，16個、32個、64個、 個或另一數目個記憶體單元可在一 NAND串上）》 NAND 串之一 于、及由—汲極選擇閘（連接至選擇閘汲極線 D)而連接至一對應的位元線，及另一端子經由一源極 選擇閑（連接至選擇閘源極線SGS)而連接至源極線。 、、常將母區塊劃分為許多頁。在一實施例中，頁為程 式化之單位。亦可使用其他程式化之單位。資料之一或多 個頁通常儲存於一列記憶體單元中。舉例而言，一或多頁 資料可儲存於連接至共同字線之記憶體單元中。一 頁可儲 存或多個區段。區段包括使用者資料及附加項資料（亦 叫^系統資料）。附加項資料通常包括標頭資訊及已根據 該區段之使用者資料所計算出的錯誤校正碼（ECC)。控制 器（或另一組件）在正將資料程式化至陣列中時計算ECC， 且亦在正自陣列讀取資料時檢查ECC。或者，將ECC；及/或 其他附加項資料儲存於與其所關於之使用者資料不同的頁 或甚至不同的區塊中。使用者資料之區段通常為512個位 元組’此對應於磁碟機中之磁區的大小。大量頁形成一區 塊，自8個頁起（例如）高達32、64、128或更多的頁。亦可 使用不同大小的區塊、頁及區段。 圖5為經分割為一核心部分（被稱作感測模組480)及一共 同部分490的個別感測區塊3〇〇之方塊圖。在一實施例中， 將存在用於每一位元線之一單獨的感測模組480及用於多 個感測模組480之一集合的一共同部分490。在一實例中， 155370.doc 13· 201203258 一感測區塊將包括一共同部分490及八個感測模組480 ^在 一群中的該等感測模組中之每一者將經由資料匯流排472 而與相關聯之共同部分通信。一實例可發現於美國專利申 請公開案2006/0140007中，其被以引用的方式全部併入本 文中》 感測模組480包含判定經連接之位元線中之傳導電流是 高於或是低於預定位準之感測電路470。在一些實施例 中’感測模組480包括一通常被稱作感測放大器之電路。 感測模組480亦包括一位元線鎖存器482，其用以設定經連 接之位疋線上的電壓條件。舉例而言，鎖存於位元線鎖存 482中之預定狀態將導致經連接之位元線被拉至指定程式 禁止之狀態（例如，Vdd) » 共同部分490包含處理器492、一組資料鎖存器494及耦 接於該組資料鎖存器494與資料匯流排42〇之間的I/C)介面 496。處理器492執行計算。舉例而言，其功能之一者在於 判定儲存於被感測記憶體單元中之資料，且將判定之資料 儲存於該組資料鎖存器中。該組資料鎖存器494用以在讀 取操作期間储存由處理器492判定之資料位元。其亦用以 在程式操作期間儲存自資料匯流排42〇匯入之資料位元。 及等匯人之資料位元表#意欲經程式化至記憶體中之寫入 資料1/0介面496在資料鎖存器494與資料匯流排42〇之間 提供一介面。 在讀取或感測期間’系統之操作係在狀態機222之控制 下狀L機222控制（使用功率控制226)不同控制閘極電塵 155370.doc -14· 201203258 向經定址記憶體單元之供應。當控制閘極電壓步進經過對 應於由記憶體支援之各種記憶體狀態之各種預定義的控制 閘極電壓時’感測模組480可在此等電壓中之一者處跳脫 (tnp) ’且將自感測模組48〇經由匯流排472提供至處理器 492之輸出。在彼點處，處理器492藉由考慮感測模組之跳 脫事件及關於自狀態機經由輸入線493所施加的控制閘極 電壓的資訊而判定所得之記憶體狀態。其接著計算記憶體 狀態之二進位編碼，且將所得資料位元儲存至資料鎖存器 =94内。在核心部分之另一實施例中，位元線鎖存器々Μ擔 田雙重任務，作為用於鎖存感測模組48〇之輸出的鎖存器 且亦作為位元線鎖存器（如上所述）。 預料，一些實施將包括多個處理器492。在一實施例 令，每一處理器492將包括一輸出線（圖5中未描繪），使得 忒等輸出線中之每—者經「接線或」（wired_〇R)在一起。 在一些實施例中’輪出線在連接至「接線或」線之前被反 相。此組態使得能夠在關於何時完成程式化處理程序的程 式驗證處理程序期間快速判定，因為接收「接線或」線之 狀態機可判定正經程式化之所有&元何冑達到所要的位 準舉例而έ，當每一位元已達到其所欲位準時，用於彼 =元之邏輯0將被發送至「接線或」線（或資m被反相）。 田所有位兀輸出資料G(或經反相之資料1)時，狀態機便知 ，、、止程式化處理程序。在每―處理器與人個感測模組通 「之貫施例中，狀態機可能（在一些實施例中）需要讀取 「接線或」線八次，或者將邏輯添加至處理器492以積聚 155370.doc 15 201203258 相關聯位元線之結果，使得狀態機僅需要讀取「接線或」 線一次。 資料鎖存器堆疊494含有對應於感測模組的資料鎖存器 之堆疊。在一實施例中，每個感測模組48〇存在三個（或四 個或另一數目個）資料鎖存器。在一實施例中，該等鎖存 器各為一位元。 在程式化或驗證期間，自資料匯流排420將待程式化之 資料儲存於資料鎖存器494之集合中。在驗證處理程序期 間，處理器492相對於所要的記憶體狀態而監視經驗證記 憶體狀態。當該兩者一致時，處理器492便設定位元線鎖 存482，以便引起位元線被拉至指定程式禁止之狀態。此 禁止耦接至該位元線之記憶體單元被進一步程式化，即使 其經受在其控制閘極上之程式化脈衝亦如此。在其他實施 例中，處理器一開始載入位元線鎖存器482，且感測電路 在驗證處理程序期間將其設定至禁止值。 在一些實施中（但無需如此），資料鎖存器經實施為移位 暫存器，使得儲存於其中之並列資料被轉換成用於資料匯 流排420之串列資料，且反之亦然。在一較佳實施例中， 對應於m個記憶體單元之讀取/寫入區塊的所有資料鎖存器 可鏈接於一起以形成區塊移位暫存器，使得可藉由串行傳 送而輸入或輸出資料區塊。詳言之，讀取/寫入模組之組 (bank)經調適使得其資料鎖存器集合中之每一者依次將資 料移入或移出資料匯流排，就如同其為整個讀取/寫入區 塊之移位暫存器之部分》 155370.doc -16· 201203258 關於感測操作及感測放大器之額外資訊可發現於以下各 案中：（1) 2004年3月25曰公開的美國專利申請公開案第 2004/0057287號「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」；（2) 2004年6月 10 日公 開的美國專利申請公開案第2004/0109357號「Non-Volatile Memory And Method with Improved Sensing」；（3)美國專 利申請公開案第2005/0169082號；（4) 2005年4月5日申請 的發明者為 Jian Chen之題為「Compensating for Coupling During Read Operations of Non-Volatile Memory」的美國 專利公開案2006/0221692 ;及（5) 2005年12月28日申請的 發明者為 Siu Lung Chan 及 Raul-Adrian Cernea 之題為 「Reference Sense Amplifier For Non-Volatile Memory」的 美國專利公開案2006/0158947。緊接在上面列出的所有五 個專利文獻皆被以引用的方式全部併入本文中。 在成功的程式化處理程序（伴有驗證）之末尾，記憶體單 元之臨限電壓應適當地處於經程式化之記憶體單元的臨限 電壓之一或多個分佈中或者處於經抹除之記憶體單元的臨 限電壓之一分佈十。圖6說明當每一記憶體單元儲存三位 元之資料時用於記憶體單元陣列之實例臨限電壓分佈（或 資料狀態）。然而，其他實施例可每記憶體單元使用三個 以上或三個以下位元之資料（例如，每記憶體單元四個或 四個以上位元之資料）。 在圖6之實例中，每一記憶體單元儲存三個位元之資 料；因此，存在八個有效資料狀態S0-S7。在一實施例 155370.doc •17· 201203258 t，資料狀態so低於〇伏特 在其他實施例t，所有w 狀態S1至S7高於0伏特。 ^ /個資料狀態均高於〇伏特， 可貫施其他配置。在_寄从， 订 4考 S1-S7寬。 列中，臨限電壓分佈S0比分佈 每一資料狀態對應於儲存於 难一估.^ 己隐體單兀中之三個位元之 唯一值。在一實施例中， 〈 S 〇 11 1、s 1 = 11 〇、<; 2 = 1 η 1 S3 = 100、S4=011、S5=〇1〇 C/r 、 資料至狀熊ςπ π 86=001且37=〇〇〇。亦可使用 貧料至狀態S0-S7之其他咏私 ㈣置^占 映射。在-實施例中，儲存於記 憶體皁7L中之資料的全部 饥疋儲存於同一邏輯頁中。扃 他實施例中，儲存於一記传 八 應於不同頁。因此，儲存二 対 個位兀之資料的記憶體單元將 會包括在第一頁、繁—百 第—頁及第三頁中的資料。在一 4b實施 例中，連接至同一丰蟪夕人A —貫施 子線之全部記憶體單元會將資料儲存於 相同的三個資料頁中。在-些實施例中，連接至字線之記 憶體单元可分群為不同頁集合（例如，按奇數及偶數位元 線’或按其他配置）。 在-些先前技術器件中，記憶體單元將被抹除至狀離 so。可將記憶體單^狀態SG程式化至狀態心7中之任 -者。在被稱為全序列程式化之一實施例中，可直接將記 It體單元自經抹除狀態SQ程式化至經程式化狀態中 之任一者。舉例而t，可首先抹除待程式化的記憶體單元 之群體’以使得該群體中之所有記憶體單元處於經抹除狀 態卯中。當一些記憶體單元正被自狀態SO程式化至狀態S1 時，其他記憶體單元正被自狀態so程式化至狀態S2、自狀 155370.doc 201203258 態SO程式化至狀態S3、自狀態SO程式化至狀態S4、自狀態 SO程式化至狀態S5、自狀態S0程式化至狀態S6及自狀態S0 程式化至狀態S7。藉由圖6之七個彎箭頭來圖形描繪全序 列程式化。 圖7 A至圖71揭示用於程式化非揮發性記憶體之另一處理 程序’其藉由對於任一特定記憶體單元，在寫入至先前頁 之鄰近記憶體單元後寫入至關於特定頁之彼特定記憶體單 元而減少浮動閘極至浮動閘極耦合之效應。圖7A至圖71之 處理程序為三步驟程式化處理程序。在第一步驟前，記憶 體單元將被抹除’使得其處於狀態s〇之抹除臨限分佈中。 圖7A至圖71之處理程序假定每一記憶體單元儲存三位元 之資料’其中每一位元處於不同頁中。第一資料位元（最 左位70 )與第一頁相關聯。中間位元與第二頁相關聯。最 右位το與第三頁相關聯。資料狀態與資料之相關性如下： S0=111 、 si=ll〇 、 S2=101 、 S3=l〇〇 、 S4=011 、 S5=010 、 S6=001及S7=〇〇〇。然而’其他實施例可使用其他資料編碼 方案。（例如，格雷碼’使得在相鄰狀態之間，僅一個位 元改變）。 當程式化第一頁（如在圖7A中所描述）時，若位元將為資 料「1」’則記憶體單元將停留在狀態S0(臨限電壓分佈 5〇2)。若位元將為資料「〇」，則記憶體單元經程式化至 狀態S4(臨限電壓分佈5〇4) ^在程式化了鄰近記憶體單元 後，鄰近浮動閘極之間的電容耦合可使狀態s4如圖7B中所 4¾繪變寬。狀態SG亦可變寬’但在训與s^之間存在足夠的 155370.doc •19- 201203258 格度以忽略該效應。關於鄰近浮動閘極之間的電容耦合之 更多資訊可在美國專利5,867,429及美國專利6,657 891中發 現，該兩案被以引用的方式全部併入本文中。 當程式化第二頁（見圖7C)時，若記憶體單元處於狀態s〇 且第一頁位兀為資料「丨」，則記憶體單元停留在狀態 S0在一些實施例中，用於第二頁之程式化處理程序將收 緊臨限電壓分佈501至新S〇。若記憶體單元處於狀態別且 待寫入至第二頁之資料為「〇」，則記憶體單元移動至狀 態S2(臨限電壓分佈5〇6)。狀態S2具有驗證點（最低電 壓）C*。若記憶體單元處於狀態84且待寫入至記憶體單元 之資料為「1」，則記憶體單元保持在S4。然而，藉由針 對狀態S4將記憶體單元自臨限電壓分佈5〇4移動至臨限電 壓分佈508(如在圖7C中所描繪），收緊狀態S4。臨限電壓 分佈508具有驗證點E*(如與臨限電壓分佈5〇4之E**相比 較）。若記憶體單元處於狀態S4且待寫入至第二頁之資料 為「〇 j ，則記憶體單元使其臨限電壓移動至狀態S6(臨限 電壓分佈510)，具有驗證點g*。 在程式化了鄰近記憶體單元後，歸因於浮動閘極至浮動 閘極耦合，使狀態S2、S4及S6變寬，如由圖7D之臨限電 壓分佈506、508及5 10描繪。在一些情況下，狀態s〇亦可 變寬。 圖7E、圖7F、圖7G及圖7H描繪第三頁之程式化。雖然 可使用一個曲線圖來展示程式化，但為了可見度原因，在 四個曲線圖中描繪該處理程序。在已程式化了第二頁後， 155370.doc • 20- 201203258 記憶體單元處於狀態so、S2、S4或S6。圖7E展示針對 三頁程式化處於狀態S0之記憶體單元》圖7F展示針對第 頁程式化為狀態S2之記憶體單元。圖7G展示針對笛_ 了弟二頁程 式化處於狀態S4之記憶體單元。圖7H展示針對笛一 ^ 1町罘二頁程式 化處於狀態S6之記憶體單元。圖71展示在已對記憶體抑_ 群體執行了圖7E、圖7F、圖7G及圖7H之處理程序（同時咬 連續）後之臨限電壓分佈。 若記憶體單元處於狀態S0且第三頁資料為「〗 ”7 1」，則記 憶體單元保持在狀態S0。若用於第三頁之資料為「〇」， 則將記憶體單元之臨限電壓升高至處於狀態^，具有驗證 點B(見圖7E)。 若記憶體單元處於狀態S2且待在第三頁中寫入之資料為 「1」，則記憶體單元將保持在狀態S2(見圖7F)。然而， 將執行某一程式化以將臨限分佈506收緊至新狀態S2，其 具有驗證點C伏特。若待寫入至第三頁之資料為「〇」，則 記憶體單元將經程式化至狀態S3，其具有驗證點D伏特。 若記憶體單元處於狀態S4且待寫入至第三頁之資料為 「1」’則記憶體單元將保持在狀態S4(見圖7G)。然而， 將執行某一程式化使得將臨限電壓分佈508收緊至新狀態 S4 ’其具有驗證點E。若記憶體單元處於狀態S4且待寫入 至第三頁之資料為「〇」，則記憶體單元將使其臨限電壓 升高至處於狀態S5，其具有驗證點F。 若記憶體單元處於狀態S6且待寫入至第三頁之資料為 「1」’則記憶體單元將保持在狀態S6(見圖7H)。然而， 155370.doc •21 · 201203258 將存在某一程式化，使得將臨限電壓分佈510收緊至處於 新狀態S6，其具有在G處之驗證點。若第三頁資料為 「〇」’則記憶體單元將使其臨限電壓程式化至狀態S7， 其具有在Η處之驗證點。在第三頁之程式化之完結時，記 憶體單元將處於圖71中描繪的八個狀態中之一狀態。 圖8描繪用於程式化一組記憶體單元之頁的次序之一實 例。該表提供用於關於圖4之四個字線（WL0、WL1、WL2 及WL3)程式化之次序；然而，該表可經調適成適應四個 以上或四個以下字線。程式化連接至WL0的第一頁之記憶 體單元，接著為程式化連接至WL1的第一頁之記憶體單 元，接著為程式化連接至WL〇的第二頁之記憶體單元，接 著為程式化連接至WL2的第一頁之記憶體單元，接著為程 式化連接至WL1的第二頁之記憶體單元等。 圖9為描述用於程式化連接至一選定字線之記憶體單元 的程式化處理程序之流程圖。在一實施例令，圖9之處理 程序用以程式化記憶體單元之區塊。在圖9之處理程序之 實施中，預程式化記憶體單元，以便在記憶體單元上維 持均勻的磨損（步驟550)。在一實施例中，將記憶體單元預 程式化至狀態S7、隨機型樣或任一其他型樣。在一些實施 中，無需執行預程式化。 在步驟552中’在程式化前抹除記憶體單元(按區塊或其 他單位）。在—實施例中，藉由將Ρ井升高至-抹除電壓（例 如，20伏特）歷時-充分時間週期且當源極及位元線浮動 時使敎區塊的字線接地來抹除記憶體單元。歸因於電容 155370.doc -22- 201203258 耦合’未選定字線、位元線、選擇線及共同源極線亦升高 至抹除電壓之大部分。因此將強電場施加至選定之記憶體 早元之穿隨氧化物層’且隨者通常藉由福勒-諾爾德哈姆 (Fowler-Nordheim)穿隧機制將浮動閘極之電子發射至基板 侧’抹除該等選定之記憶體單元。隨著電子自浮動閘極傳 送至p井區域，選定記憶體單元之臨限電壓降低。可對整 個記憶體陣列、對個別區塊或記憶體單元之另一單位執行 抹除。在一實施例十，在抹除了記憶體單元後，所有經抹 除之記憶體單元將處於狀態S0(見圖6)。 在步驟5 5 4，執行軟程式化以使經抹除之記憶體單元的 抹除臨限電壓之分佈變窄。作為抹除處理程序之結果，一 些記憶體單元可能處於比必要的程度深的抹除狀態。軟程 式化可施加程式化脈衝以將較深抹除之記憶體單元之臨限 電壓移動至較接近於抹除驗證位準。舉例而言，參看圖 6 ’步驟554可包括收緊與狀態S0相關聯之臨限電壓分佈。 在步驟556中’如本文中所描述地程式化該區塊之記憶體 單元。可在狀態機之指導下使用上文所描述之各種電路執 行圖9之處理程序。在其他實施例中，可在控制器之指導 下使用上文所描述之各種電路執行圖9之處理程序。在執 行了圖9之處理程序後，可讀取區塊之記憶體單元。 圖10為描述用於對連接至共同字線之記憶體單元執行程 式化的處理程序之一實施例之流程圖。在圖9之步驟5 5 6期 間’可將圖10之處理程序執行一次或多次。舉例而言，圖 10之處理程序可用以執行圖6之全序列程式化，在該狀況 155370.doc -23- 201203258 下，圖ίο之處理程序將針對每一字線執行一次。在一實施 例中’程式化處理程序係以從最靠近源極線之字線開始、 朝向位元線進行之次序而執行。圖10之處理程序亦可用以 關於圖7A至圖71之程式化處理程序執行針對一字線的資料 之頁之程式化，在該情況下，將針對每一字線執行圖1〇之 處理程序二次。亦可使用其他配置。在狀態機222之指導 下執行圖10之處理程序。 通$，在私式操作期間將程式信號（亦叫作程式電壓）作 為一系列程式脈衝施加至控制閘極。在程式化脈衝之間為 允許實現驗證之一組驗證脈衝。在許多實施中，程式化脈 衝之量值係隨著每一連續脈衝而增加預定步長。在圖1〇之 步驟608中，程式化電壓（Vpgm)經初始化至開始量值（例 如，〜12-16 V或另一合適位準），且由狀態機222維護之一 程式計數器pc經初始化為！ ◊在步驟61〇中，將程式信號 Vpgm之程式脈衝施加至選定字線（經選擇用於程式化之字 線）。未選定字線接收一或多個升壓電壓（例如，〜9伏特）以 執行此項技術中已知之升壓方案。若應程式化一記憶體單 元，則使對應的位元線接地。另一方面，若記憶體單元應 保持在其當前臨限電壓，則將對應的位元線連接至Vdd以 禁止程式化。關於升壓方案之更多資訊可發現於美國專利 6,859,397及美國專利申請公開案2〇〇8/〇123425號中，該兩 案被以引用的方式併入本文中。 在步驟610中，同時將程式脈衝施加至連接至選定字線 之所有s己憶體單元，使得一起程式化連接至選定字線之所 155370.doc -24· 201203258 有4憶體早元。亦即，同昧丨七产舌& + J時（或在重疊時間期間）對其程 化。以此方式’連接至選宏 選疋子線之所有記憶體單元將同時 使其限電壓改變，降非甘σ a w 交除非其已被鎖定而免受程式化。 在步驟612中，使用續细、奋a »-，且適备的目標位準驗證選定記憶 體單元之狀態。圖10之步驟612包括執行一或多個驗證操 作。-般而言，在驗證操作及讀取操作期間，選定字線連 接至-電壓’針對每—讀取及驗證操作指定了該電壓之位 準（例如，見圖 71之B、c、d、e、f、g_，__ 關記憶體單元之臨限電壓是否已達到此位準。在施加字線 電壓之後，量測記憶體單^之傳導電流以敎記憶體單元 是否回應於施加至字線之電壓而接通。若傳導電流經量測 為比某一值大，則假定記憶體單元接通且施加至字線的電 壓比記憶體單it之臨限電屋大。若傳導電流未經量測為比 某一值大’則假定記憶體單元未接通且施加至字線的電壓 不大於記憶體單元之臨限電壓。 存在許多方式來在讀取或驗證操作期間量測記憶體單元 之傳導電流。在一實例中，按記憶體單元對感測放大器中 之專用電谷器放電或充電之速率來量測記憶體單元之傳導 電流。在另一實例中，€定記憶體單元之傳導電流允許 (或不能允許）包括記憶體單元之NAND串使對應的位元線 放電。在一時間週期後量測位元線上之電壓以查看其是否 已經放電。注意，本文中所描述之技術可與此項技術中已 知的用於驗證/讀取之不同方法一起使用。關於驗證/讀取 之更多資訊可發現於被以引用的方式全部併入本文中之下 155370.doc •25· 201203258 列專利文獻中：（1) 2004年3月25日公開之美國專利申請公 開案第 2004/0057287 號「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」；（2) 2004 年6月10日公開之美國專利申請公開案第2004/0109357號 「Non-Volatile Memory And Method with Improved Sensing」；（3)美國專利申請公開案第2005/0169082號； 及（4)題為「Compensating for Coupling During Read Operations of Non-Volatile Memory」之美國專利公開案第 2006/0221692號。 若偵測到選定記憶體單元之臨限電壓已達到適當目標位 準，則藉由（例如）在隨後程式化脈衝期間將記憶體單元之 位元線電壓升高至Vdd來鎖定記憶體單元使之免受進一步 程式化。在程式化操作（例如，步驟610)期間將通過電壓 (例如，〜10伏特）施加至未選定字線。未選定字線（在通過 電壓下）耦接至未選定位元線（在Vdd下），使電壓（例如，大 致八伏特）存在於未選定位元線之通道中，其防止程式 化。用於鎖定記憶體單元使之免受程式化（及升壓）之其他 方案亦可與本文中描述之技術一起使用。 再參看圖10 ’在步驟614(「驗證狀態」）中，檢查所有 記憶體單元是否已達到其目標臨限電壓。若如此’則程式 化處理程序完成且成功，此係因為所有選定記憶體單元經 程式化且經驗證達到其目標狀態。在步驟616中報告「通 過」之狀態。注意’在一些實施中’在步驟614中檢查至 少一預定數目個記憶體單元是否已被適當地程式化。此預 I55370.doc •26- 201203258 疋數目可小於所有記憶體單元之數目，藉此允許程式化處 理程序在所有記憶體單元已達到其適當驗證位準前停止。 在讀取處理程序期間’可使用錯誤校正來校正未經成功程 式化之記憶體單元。 右在步驟614中判定並非所有記憶體單元皆已達到其目 標L限電壓’則程式化處理程序繼續》在步驟618中，對 照一程式極限值（PL)檢查程式計數器PC。程式極限值之一 實例為20 ;然而，可使用其他值。若程式計數器PC不小於 程f極限值，則在步驟63〇中判定尚未成功程式化之記憶 體單疋的數目是否等於或是小於一預定數目。若未成功程 式化之記憶體單元的數目等於或小於預定數目，則將該程 式化處理程序設定旗標為通過，且報告「通過」之狀態。 在許多情況下，在讀取處理程序期間，可使用錯誤校正來 校正未經成功程式化之記憶體單元。然而，若未成功程式 化之記憶體單元的數目A於該預定㉟目，貝4將該程式處理 程序設定旗標為失敗，且在步驟634中報告「失敗」之狀 態。 若在步驟618令判定程式計數器PC小於程式極限值ρΕ， 則處理程序在步驟6丨9處繼續，在此時間期間，將程式計 數器pc遞增卜在步驟_中，判定先前程式脈衝經施加至 所有位元線（除了經鎖定之位元線以外，此係因為相關聯 之記憶體單元達到其目標抑或保持處於經抹除狀態）或僅 &力至仍需要程式化的位元線之一+集。&卩下將論述， 存在系統將僅程式化奇數位元線或僅程式化偶數位元線之 155370.doc -27· 201203258 某些情況。若系統正程式化需要程式化之所有位元線，則 下一個步驟為步驟622(見步驟620之「一起」結果）。若系 統正僅程式化需要被程式化之偶數位元線或奇數位元線， 則在步驟620後之下一個步驟為步驟64〇(見步驟62〇之「分 開J結果）。 在步驟622中，判定是否已發生觸發。在一實施例中， 當程式電壓Vpgm(例如，程式脈衝）之量值達到觸發電壓 時，已發生觸發◊其他實施例可使用其他觸發器（例如， 基於時間、經程式化的位元之數目、脈衝之數目 '電流 等）。若尚未發生觸發，則在步驟624中將程式電壓Vpgm 步升至下一個量值。舉例而言，下一個脈衝將具有比先前 脈衝大一步長（例如’ 0>1伏特至〇 4伏特之步長）之量值。 在使程式電壓Vpgm步進後，處理程序迴圈回至步驟61〇 , 且將下一個程式脈衝（處於在步驟624中設定之新量值）施加 至選定字線’使得發生對所有位元線（除了經鎖定之彼等 記憶體單元’此係因為其處於其目標狀態）之程式化。如 上所述，該處理程序自步驟61〇繼續。 步驟622之觸發經設定，使得其傳信或另外指示涉及電 容耦合之鎖定條件。一般而言，在相鄰浮動閘極之間存在 電容耦合。當正程式化兩個相鄰浮動閘極（第一浮動閘極 及第二浮動閘極）時，電容耦合保持恆定及/或可預測。當 第一浮動閘極鎖定而免受程式化（因為其達到其目標狀態） 時，彼第一浮動閘極之電壓電位將由於升壓而增加。因為 第一浮動閘極具有較高電壓電位，所以至第二浮動閘極之 155370.doc •28- 201203258 電容耦合增加。較高電容耦合將增加在第二浮動閘極上之 電壓，其將增加第二浮動閘極的程式化速度。此可造成過 度程式化。在自較慢程式化（當兩個相鄰記憶體單元仍正 在被程式化時）至較快程式化（當一記憶體單元正被程式化 且其相鄰記憶體單元被禁止程式化時）之轉變時，過度程 式化之風險較大。 圖11A展示兩個相鄰浮動閘極8〇6及81〇。每一浮動間極 806及810定位於各別作用區8〇4及8〇8上方。共同字線多晶 矽層802充當兩個浮動閘極之控制閘極，且亦提供浮動閘 極之間的屏蔽805。屏蔽805減少浮動閘極806與81〇之間的 耦合。圖11A展示兩個浮動閘極經程式化；因此，其作用 區被設定為零伏特。如上所述，若浮動閘極中之一者被鎖 疋而免乂程式化，則其作用區將被升壓至7伏特與1 〇伏特 之間，藉此使各別浮動閘極之電壓電位升壓且造成與其相 鄰浮動閘極之增加的電容耦合，相鄰浮動閘極將接著較快 地程式化。較快程式化將造成過度程式化。 雖然浮動閘極806與810之間的屏蔽805有助於減少電容 耦σ，但虽將大的電壓施加至字線時，多晶矽屏蔽805變 得空乏。舉例而言，圖11Β展示同樣的兩個浮動閘極8〇6及 81〇，在字線多晶矽層8〇2中有點線812。在點線812下方之 區為空乏的。因為在點線812下方之區空乏，戶斤以其不提 供對以上描述之電容耦合之完全屏蔽。 圖11C展示同樣的兩個浮動閘極8〇6及81〇，在點線812下 方有空乏區域。然1^，圖11C展示浮動閘極806經鎖定而免 155370.doc -29- 201203258 受程式化。因此’作用區804處於高電壓，此使浮動閘極 806處於高電壓。因為浮動閘極8〇6處於較高電壓且屏蔽 805空乏’所以浮動閘極806與810之間的電容耦合將使浮 動閘極810具有較高電位，且因此較快地程式化。 在一實施例中’使用器件特性化（包括模擬）判定在何字 線電壓下多晶石夕字線層802變得空乏，使得耦合發生，如 關於圖11C所描述。在其他實施例中，可藉由測試實際的 矽來篁測此字線電壓。在一些實施例中，可測試每一片 石夕°在其他實施例中’可測試零件之樣本，且經量測之電 壓可用於整群零件上。亦可使用用於判定引起空乏之電壓 的其他方式。 二乏嚴重到足以造成如上所述之程式化速度之增加的彼 子線電壓為在圖1〇之步驟622中使用之觸發電壓。因此， 若Vpgm程式脈衝之量值已達到觸發電壓（對於該觸發電 壓，在子線多晶矽層中存在足夠的空乏以允許耦合），則 滿足觸發且處理程序繼續進行至圖1〇之步驟。當一個 相鄰記憶體單元經鎖定且另一相鄰記憶體單元仍正程式化 時字線多晶矽層冑乏且允許耦合(藉此潛在地使程式化加 速）的條件在本文中被稱作鎖定條件。 用於步驟622的觸發之另一實施例為當記憶體單元（例 連接至奇數子線及偶數字線兩者之記憶體單元）中之 2定被程式化至-或多個資料狀態之―特^集合的至少預 定，記憶體單元已經成功程式化至一或多個資料狀態的該 特定集合時。舉例而言，觸發可為當意欲被程式化至狀態 I55370.doc 201203258 si之所有記憶體單元已經驗證為已成功達到資料狀態si 時。在替代方案中，系統可對意欲被程式化至狀態s i的 經驗證為已成功達到f料狀態S1之所有或預定數目個記憶 體單元進行測試。預定數目將為意欲達到資料狀態1之所 有記憶體單元減去可使用錯誤校正碼（或其他錯誤恢復處 理程序）在讀取處理程序期間校正之小數目的記憶體單 70。在另一替代方案中，替代基於記憶體單元達到一資料 狀態（例如，資料狀態S1)之觸發，可基於記憶體單元達到 多個資料狀態（諸如，資料狀態S1、S2&S3(最低的三個狀 態））來觸發系統。亦可使用其他資料狀態之集合。 當存有存在鎖定條件之合理可能性時（由步驟622之觸發 傳k )，系統將獨立於連接至偶數位元線之記憶體單元而 程式化連接至奇數位元線之記憶體單元。以此方式，自相 鄰έ己憶體單元之耦合為完全可預測的，此係因為對於將由 下一個程式化脈衝程式化之給定記憶體單元而言，保證了 其在相同字線上之相鄰記憶體單元被禁止。因為已知兩個 相鄰δ己憶體單元受到禁止且禁止兩個相鄰記憶體單元使程 式化加速（其可導致過度程式化），所以系統將減小程式脈 衝之電壓量值Vpgm以補償鎖定條件《亦即，降低程式脈 衝之電壓量值Vpgm使程式化變慢，其應補償使程式化加 速之鎖定條件。 在圖10之步驟630中，減小程式化信號（例如，程式脈 衝）之電壓量值。在一些實施例中，將電壓量值減小〇 5伏 特。在其他實施例中，電壓之減小可不同於5伏特。在一 155370.doc •31 · 201203258 些實施例中，程式信號之電壓量值之減小係基於在製造、 生產設計、測試時或另一時間設定之參數。在針對給定製 程或S又计製造了零件之樣本集合後，工程師可測試鎖定條 件影響程式化速度的程度且接著挑選程式信號之適當電壓 降低量以抵消鎖定條件。亦可使用器件模擬來判定程式信 號之適當電壓降低量以抵消鎖定條件。 在步驟632中，將程式脈衝施加至選定字線以便僅程式 化連接至偶數位元線之彼等記憶體單元。因此，偶數位元 線將處於零伏特，而奇數位元線將具有施加之Vdd。在步 驟632期間，將僅程式化偶數位元線。在執行了步驟632 後，執行步驟634，該步驟包括將程式脈衝施加至同一選 疋子線。在步驟6 3 4期間，將僅程式化連接至奇數位元線 之記憶體單元。因此，步驟634將包括將零伏特施加至奇 數位元線且將Vdd施加至偶數位元線。因此，步驟632及 634包括將兩個連續程式脈衝施加至同一字線（及因此，施 加至連接至彼字線之同一組記憶體單元）；然而，在第一 脈衝期間僅程式化偶數記憶體單元（步驟632)且在第二脈衝 期間僅程式化奇數記憶體單元（步驟634)β因此，獨立於連 接至奇數位元線之記憶體單元（奇數記憶體單元）而程式化 連接至偶數位元線之記憶體單元（偶數記憶體單元）。舉例 而s ，若WL2」為選定字線（見圖4)，則連接至bl〇、 BL2、BL4及WL2」之記憶體單元將在步驟632中程式化且 連接至BL1、BL3、BL5及WL2__i之記憶體單元將在步驟 634中程式化。雖然奇數記憶體單元接收步驟632之程式脈 155370.doc -32- 201203258 衝’但其被禁止在步驟632期間程式化。雖然偶數記憶體 單元在步驟634期間接收程式脈衝，但其被禁止在步驟634 期間程式化。在步驟634後，處理程序迴圈回至步驟612且 將全部一起驗證在偶數位元線及奇數位元線上之記憶體單 元（除非在一些實施中其先前因為已達到其目標而已經鎖 定）。如上所述，處理程序自步驟612繼續。在步驟632與 634之間不執行驗證操作。 再參看圖4，描繪記憶體單元之區塊（區塊i)e在一實施 例中，將沿著一字線之記憶體單元分解為兩個群。第一群 為連接至奇數位元線（例如，BL1、BL3、BL5、…）之全部 彼等記憶體單元。第二群包括連接至偶數位元線（例如， BL0、BL2、BL4、…）之全部記憶體單元。如可自圖4看 出，偶數位元線與奇數位元線交錯。因在匕，連才妾至偶數位 兀線之記憶體單元之群料接至奇數位元線之記憶體单元 父錯。若正在僅程式化偶數位元線，則將鎖定連接至奇數 位元線之所有記憶體單元。此將保證正被程式化之任一記 憶體單元的兩個相鄰記憶體單元皆被鎖定之情形。雖然此 可造成麵合，但因為保證了兩個相鄰記憶體單元皆被鎖 定，故麵合係可預測且怪定的。結果，過度程式化不大可 能。連接至字線之記憶體單元可被分成兩個以上群，且可 被分成不同於奇數及偶數群之類型的群。 在步驟62G中若判定程式化·驗證之先前反㈣於偶數及 奇數位元線施加單獨的脈衝’則處理程序在步驟64〇處繼 續。系統決定是否繼續證明對潛在鎖定條件之補償。 155370.doc -33- 201203258 在步驟640之一實施例中，當程式化脈衝（或程式化_驗 證反覆）之數目已達到預定數目時，系統結束補償（例如， 用於奇數及偶數位元線程式化之單獨脈衝）。舉例而言， 系統可測試PC是否小於一預定數目。 在步驟640之另一實施例中，當記憶體單元（例如，連接 至奇數字線及偶數字線兩者之記憶體單元）中之被假定程 式化至一或多個資料狀態之一特定集合的至少預定量記惶 體單元已經成功程式化至一或多個資料狀態的該特定集^ 時，系統結束補償（例如，用於奇數及偶數位元 之單獨脈衝）。舉例而言，當意欲達到資料狀態％之^有 或幾乎所有記憶體單元已經成功驗證為處於％時，系統可 結束補償。或’當意欲達到資料㈣S5AS6之所有或幾乎 所有記憶體單元已分別被成功驗證為處於似36時，系絲 可結束補償。系統可測試意欲達到—資料狀態之所有記憶 體單元被成功程式化或減去可使用錯誤校正♦(或其他錯 誤恢復處理程序）在讀取處理㈣期間校正之小的預定數 目之記憶體單it的全部記憶體單元被成功程式化。 在步驟640之另一實施例中，當判定額外鎖定條件之可 能性低時，系統結束補償（例如，用於奇數及偶數位 程式化之單獨脈衝）。如上論述，當正程式化-記憶體單 元、一相鄰記憶體單元經鎖定而免受程式化且字線電壓足 夠高時，發生鎖定條件。鎖定條件造成較快程式化。 在自較慢程式化至較快程式化之轉變時，可發生過度^ 化。因此’在-實施例中’系統檢查以瞭解是否存在可歸 155370.doc •34· 201203258 因於鎖定條件之開始而發生的自慢速㈣化絲速程式化 之潛在轉變。系統藉由檢查新/額外鎖定條件之潛在數目 來檢查自慢速程式化至快速程式化之潛在轉變。在一些實 施例中’系統可容許小數目個錯誤，此係'因為可使用此項 技術中已知之錯誤校正方案在讀取處理程序期間校正此等 錯誤。因此，若潛在鎖定條件之數目统可容 許錯誤之潛在性，且不必在程式化期間校正其。 在步驟640中，若判定補償在此時將不結束，則處理程 序繼續進行以執行步驟632及634，其包括與程式化奇數位 元線上之記憶體單元獨立地且在與程式化奇數位元線上之 記憶體單元不同的時間程式化偶數位元線上之記憶體單 元。 在步驟640中，若判定補償將在此時結束，則記憶體系 統將藉由一起程式化奇數及偶數位元線來繼續程式化處理 程序。在一實施例中，當切換回至一起程式化奇數及偶數 位το線時，系統亦將升高程式化電壓之量值（步驟642) ^在 於步驟642中升高了程式化電壓之量值後，處理程序在步 驟610處繼續且施加下一個程式化脈衝以程式化在奇數及 偶數位元線兩者上之記憶體單元。在一些實施例中，跳過 步驟642，使得當切換回至一起程式化奇數及偶數位元線 時，不升高程式化電壓之量值。 步驟642包括升高程式化電壓之量值。在一實施例中， 將程式化電壓之量值升高預定的固定量以獲取所要的程式 化速度。在另一實施例中，若未回應於判定存在觸發（步 155370.doc •35· 201203258 驟622)而降低程式化電壓之量值，則將程式化電壓之量值 升高至基於程式化信號之量值（其已按特定速率增加）的 值。亦即，若在步驟630中未降低程式化電壓vpgm之量 值，則其現在將處於X伏特之量值。因此，步驟642包括將 Vpgm之量值升高至X伏特。 在一實例實施中，在一步驟（步驟642)中將程式化電壓
Vpgm之量值升高至其目標。在另一實施中，在多個步驟 中將程式化電壓Vpgm之量值升高至其目標。舉例而言， 可在一組多個程式化·驗證反覆（步驟610及612)中將程式化 電壓Vpgm之量值升咼至其目標電壓。考慮以下情況：在 於步驟640中決定結束補償時，程式化電壓Vpgm比若其在 步驟630中從未降低時之電壓低〇7伏特。在此替代方案 中，程式化電壓Vpgm可對於步驟61〇中孓下一個程式化脈 衝升高0.45伏特，且接著對於步驟61〇之下一個反覆中之 隨後程式化脈衝升高額外〇.45伏特。程式化電壓Vpgm升高 0.9 v而非〇.7 v以考慮到在程式化脈衝之間的〇 2伏特之步 長。為了實現此，必須修改隨後步驟624以將程式化電壓
Vpgm升高〇·45而非0.2之步長。在另一替代方案中在兩 個以上步驟(例如’三個步驟或三個以上步驟)中將程式化 電壓Vpgm升高至其目標。 在步驟640中’若判定新/額外鎖定條件之潛在數目低， 則補償將繼續’且記憶體系統將藉由單獨地程式化奇數及 偶數位元線來繼續程式化處理程序。因此，處理程序將藉 由執行步驟632及634而繼續，其包括與程式化奇數位元線 155370.doc • 36 - 201203258 上之記憶體單元獨立地且在與程式化奇數位元線上之記憶 體單元不同的時間程式化偶數位元線上之記憶體單元。 圖12為程式電壓Vpgm之一實例波形。圖12之信號包括 脈衝 702、704、706、708、710、712、714、716、718、 720、722、724、726、728、730、732、734及 736。程式 脈衝702-720皆在觸發前施加。彼等脈衝之量值中的每一 者小於觸發電壓。將脈衝702-720作為圖1〇之步驟610的反 覆之部分施加。在施加了脈衝720後，已達到觸發電壓（例 如，Vpgm之量值大於觸發電壓）且處理程序執行獨立於奇 數位元線的偶數位元線之程式化（步驟632及步驟634)。因 此，圖12展示在722及724處之兩個脈衝，其具有相同量 值。程式化脈衝722用於程式化連接至偶數位元線之記憶 體單元（步驟632)，且程式化脈衝724用於程式化連接至奇 數位元線之記憶體單元（步驟634);然而，兩個脈衝722及 724皆被施加至同一選定字線。按照步驟630，脈衝722及 724之量值比脈衝720之量值低。在圖12之實例中，處理程 序繼續單獨地程式化奇數及偶數位元線（首先程式化偶數 位元線，且隨後程式化奇數位元線）。舉例而言，脈衝726 及728(其具有彼此相同之量值，但比脈衝722/724大之量 值）為圖10之步驟632及634之下一個反覆。脈衝730及732 為步驟632及634之隨後反覆。在圖12之實例中，脈衝734 及736為步驟632及634之最後反覆8在施加了脈衝734及 736後，已適當驗證了所有記憶體單元（或已驗證了足夠記 憶體單元）使得成功地完成該處理程序。 155370.doc •37· 201203258 圖13提供程式化脈衝Vpgm之另一實例波形。圖13之實 例包括自所有位元線程式化（步驟610)轉變至針對偶數及奇 數位元線的單獨程式化（步驟632及634)及接著轉變回至所 有位元線程式化（經由步驟640及642)之程式化處理程序。 在步驟610之反覆期間施加程式化脈衝75〇、752、754、 756、758、760、762、764、766 及 768。在程式化脈衝 768 後’已達到觸發電壓且處理程序執行步驟632及634以用程 式化脈衝770程式化連接至偶數位元線的記憶體單元及用 程式化脈衝772程式化連接至奇數位元線的記憶體單元。 歸因於圖10之步驟630，脈衝770及772之電壓量值比脈衝 768低。圖13展示步驟632及634之三個反覆》在步驟632及 634之第二反覆中’使用程式化脈衝774程式化連接至偶數 位元線之記憶體單元且使用程式化脈衝776程式化連接至 奇數位元線之記憶體單元。在步驟632及634之第三反覆 中，使用程式化脈衝778程式化連接至偶數位元線之記憶 體單元’且使用程式化脈衝780程式化連接至奇數位元線 之§己憶體單元。在於步驟634中施加了程式化脈衝780後， 判定鎖定條件之發生率低。因此，處理程序將執行步驟 642且將程式電壓Vpgm之量值升高回至若未提供補償則其 將具有之量值，且將程式化脈衝782施加（在步驟61〇中）至 連接至所有位元線之記憶體單元（除了由於已達到目標狀 態而已被鎖定之彼等記憶體單元外）。圖1〇之處理程序之 下一個反覆將包括在步驟610中施加一個程式化脈衝784。 在施加了程式化脈衝784後，判定已驗證了足夠的記憶體 155370.doc •38- 201203258 單元且已成功地完成了程式化處理程序。注意，虛線785 指示在補償前（例如，在單獨地程式化奇數/偶數位元線前） 程式化信號Vpgm之量值增加之方式，且指示程式化脈衝 782的量值等於若未回應於判定存在觸發而降低程式化信 號之量值時程式化信號之量值。 如上所述，在程式化脈衝之間執行一組驗證操作。在一 實施例中，針對每一驗證操作將驗證脈衝施加至選定字 線。舉例而言，若存在記憶體單元可處於之八個潛在資料 狀態，則將存在七個驗證操作及因此七個驗證脈衝。圖14 展示程式化脈衝706、708及710(亦見圖12)及在程式化脈衝 706、708與710之間施加的驗證脈衝之實例。圖14之每一 驗證脈衝與一驗證操作相關聯，如上所述。 圖15亦展示其間具有驗證脈衝之程式化脈衝。圖15展示 圖12之程式化脈衝722、724、726、728、730及732。此等 六個程式化脈衝與在已達到觸發電壓後施加程式化脈衝相 關聯。因此，單獨地程式化奇數與偶數記憶體單元。如上 所論述，程式化脈衝722程式化連接至偶數位元線之記憶 體單元，而程式化脈衝724程式化連接至奇數位元線之記 憶體單元。在一實施例中，在程式化脈衝722與724之間不 存在驗證操作。在程式脈衝724後且在下一對脈衝726、 7 2 8前，施加一組驗證脈衝以便執行驗證操作。在脈衝7 2 6 與728之間，不執行驗證操作。在脈衝728後且在下一對脈 衝（730、732)前，施加一組驗證脈衝以便執行一組對應的 驗證操作。 155370.doc -39- 201203258 圖16描繪在程式化期間的各種信號之行為。更特定言 之，圖16展示在圖10之步驟610、632或634之一反覆期間 的操作。可將所描繪之程式操作分群為位元線預充電階 段、程式化階段及放電階段。 在位元線預充電階段之週期（1)期間，藉由將SGS維持在 0 V來關斷源極選擇電晶體，同時藉由SGD升高至VSG來接 通汲極選擇電晶體，藉此允許位元線存取NAND串。在位 元線預充電階段之週期（2)期間，允許被禁止程式之NAND 串之位元線電壓（BL inhibit)升高至由VDD給出之預定電 壓。當被禁止程式之NAND串之位元線電壓升高至VDD 時，當在週期（3)中汲極選擇電晶體上之閘極電壓SGD下降 至VDD時，被禁止程式之NAND串將浮動。程式化NAND串 之位元線電壓（BL pgm)被主動地下拉至0 V。在一些替代 實施例中，基於程式化NAND串之相鄰串中的一或兩者是 否處於禁止程式模式下對程式化NAND串之位元線電壓加 偏壓。關於此偏壓之更多資訊可在被以引用的方式全部併 入本文中之美國專利7，187,5 85中發現。 在程式階段之週期（4)期間，將未選定字線（WL_unsel)設 定至VPASS以允許實現NAND串之升壓。由於被禁止程式 之NAND串正浮動，因此施加至未定址之記憶體電晶體之 控制閘極的高VPASS使未定址之記憶體電晶體之通道及電 荷儲存元件之電壓升壓，藉此禁止程式化。通常將VPASS 設定至相對於Vpgm(例如，〜12-24 V)之某一中間電壓（例 如，〜10 V)。 155370.doc -40- 201203258 =階段之週期(5)期間，將程式化電施加至 、疋子、、’ L_sel)作為程式化脈衝。將不程式化正 之記憶體單元（亦即，且古 „_ 卩具有升壓之通道及電荷儲存記憶體 早兀)。將程式化選定記憶體單元(連接至選定字線)。在放 電P“x之週期_間’允許各種控制線及位元線放電。 圖17為描述用於判定由於額外鎖定條件之可能性低是否 要結束補償（在圖1G之步驟_期間執行）的處理程序之一實 & 之机程圖》在步驟85〇中，t匕較每一記憶體單元與其 著同子線之相鄰記憶體單元》在步驟852中，系統計 數向鎖疋條件之潛在轉變之數目χ。由於相鄰記憶體單元 中之者可潛在地在另—者之前達到其目標且鎖定，因此 :兩個相鄰記憶體單元皆仍正被程式化，則存在一潛在鎖 疋條件。因此’在一實施例中，步驟852包括計數仍正被 程式化的相鄰記憶體單元之對數。若潛在鎖定條件之數目 大於一臨限值（步驟854)，則額外鎖定條件之可能性不低 (ν驟858)。若潛在鎖定條件之數目不大於一臨限值，則額 外鎖定條件之可能性低（步驟856)。基於可由錯誤校正碼 (或其他錯誤恢復處理程序）校正的位元之數目來設定步驟 854之臨限值。舉例而言，一實施例包括可修復高達七個 位το之不正確資料（合計為資料之大致〇 〇1百分比）的錯誤 校正碼。因此’若潛在鎖定條件之數目小於七，則額外鎖 定條件之可能性低（步驟856)。亦可使用其他臨限值。在另 貫施例中’步驟850比較僅包括將一子集之記憶體單元 與其相鄰記憶體單元，且將結果外推以獲得整個群體之結 155370.doc -41- 201203258 果，且與臨限值相比較。 圖18為可實施圖17之處理程序的硬體之一實例之方塊 圖。用於所有記憶體單元之資料鎖存器494(見圖5)將資料 提供至移位暫存器88(^在一實施例中，移位暫存器可 包括實際資料鎖存器494。移位暫存器880包括用於所有位 兀線之所有資料。一次將資料移位出一個位元，首先至一 位7G暫存器882，且接著至一位元暫存器884内。暫存器 882中之資料及來自暫存器884之資料經發送至n〇r閘 N0R閘886之輸出經發送至累加器⑽。將累加器888 之輸出提供至狀態機222，狀態機判定潛在鎖定條件之數 目是否不大於-臨限值。圖18之電路計數相鄰位元線儲存 〇-〇之發生率。在-實例中’為了組態感測電路以在位元 線上施加適當電壓，使用一資料鎖存器儲存特定記憶體單 元應被程式化或是被禁止程式化之指示。在一實施例中， 若位7G線將被禁止，則各別資料鎖存器將儲存一（丨），且若 將設置位元線以進行程式化，則各別資料鎖存器將儲存零 (〇)。亦可制相反極性^因此，圖18之電路將查找資料為 〇-〇的相鄰位元線且使用累加器888計數其發生的次數。若 累加器888計數()·〇之次數大於臨限值，則狀態機得出結 論：額外鎖定條件之可能性不低。 圖19描述判定額外鎖定條件之可能性是否低（在圖斷 步驟640期間執行）之另一實施例。在步驟9〇2中，計數仍 正被程式化的記憶體單元之數目。在一替代方案中計數 經鎖定的記憶體單元之㉟目。|步驟9〇4中，岁定仍正被 155370.doc • 42· 201203258 程式化的記憶體單元之數目是否小於一臨限值。若仍正被 程式化的記憶體單元之數目小於臨限值（步驟9G4)，則額外 鎖疋條件之可U·生低（步驟9G6)。若正被鎖定的記憶體單元 之數目不小於臨限值，則額外鎖定條件之可能性不低(步 驟9〇8)。在一實施例中’臨限值可經設定使得若僅0.4%的 記憶體單元仍正被程式化（或99 6%經敎），則額外鎖定 條件之可能性低。亦可使用其他臨限值。 圖20為描繪可用以實施圖19之處理程序的硬體之一實例 之方塊圖。圖20展示用於與比較器電路920通信之位元線 群中之每一者的處理器492中之每一者（例如，一處理器 492用於8個位凡線）。處理器中之每一者將指示其各別位 το線正被程式化或是鎖定。比較器92〇包括用於計數經鎖 定的位元線之數目之一電路。在一實施例中，此可藉由自 以上淪述之鎖存器提供資料來實現。比較器920可存取指 示δ»限值（見步驟904)之參數922，且比較彼臨限值與鎖定 的位元線之總和。將比較器92〇之輸出發送至狀態機222。 再參看圖10，使用一觸發（步驟622)來將程式化處理程 序自一起程式化奇數及偶數記憶體單元改變至單獨地程式 化奇數及偶數記憶體單元。一實施例包括使用器件特性化 (包括模擬）來判定適當觸發電壓。在一些實施例中，可針 對每一積體電路單獨地修整觸發電壓。亦即，在製造了積 體電路後，可測試每一積體電路。基於彼測試，可設定或 調整觸發電壓》 圖21、圖22及圖23為描述用於修整或設定觸發值之三項 155370.doc •43· 201203258 實施例之流程圖。可對一區塊執行圖21至圖23之處理程 序來自彼一區塊之資料可接著用於在彼記憶體器件上之 品鬼在替代方案中，可測試多個區塊，且可將結 果應用於所有區塊。在另__替代實施例中，可對每個區塊 執行圖21至圖23之處理程序，且每—區塊將接著具有其自 身的觸發值。在―實施例中，在―區塊中僅測試一個字 線。在其他實施例中，可測試一個以上字線，且將結果平 均或以其它方式組合。在其他實施中，可選擇其他記憶體 單元（例如，子線、字線群、頁、區段等）用於測試。 在圖21之步驟1002中，抹除特定的受測試之區塊（或該 等區塊）。處理程序將接著程式化在一選定字線上之偶數 記憶體單元。在—實施例中，僅-字線將接收程式化。基 於彼一字線，將針對整個區塊、整個晶片或整個記憶體系 統判定新觸發值。在其他實施例中，可程式化多個字線， 且可平均資料’或每一字線可具有其自身的觸發值❶在步 驟1004中’程式化連接至選定字線的記憶體單元。步驟 1004之程式化處理程序包括啟用連接至奇數位元線及偶數 位元線之所有記憶體單元以供程式化及施加具有增加之量 值的程式化脈衝，直至程式化脈衝達到Vpgin_test之量 值。在一實施例中，Vpgm_test—開始設定為比根據器件 特性化判定之觸發電麼低兩伏特。步驟1 之程式化處理 程序類似於圖10之處理程序’不同之處在於：在步驟62〇 後，處理程序在步驟624繼續（不存在步驟622或630-642)。 在完成了步驟1004之程式化處理程序後，接著在步驟1〇〇6 155370.doc • 44 - 201203258 中量測連接至偶數位元線之記憶體單元的臨限電壓分佈之 上限及下限。在步驟1008中，抹除區塊。 在步驟1010中，再次程式化連接至偶數位元線之記憶體 單元；然而，針對步驟1010之所有程式化脈衝，連接至奇 數位元線之記憶體單元被禁止程式化。步驟1010包括施加 具有增加之量值的一系列程式化脈衝，直至程式脈衝之量 值4於與步驟1004相同的Vpgm_test。在步驟1012中，量 測連接至偶數位元線的記憶體單元之臨限電壓分佈。在步 驟1014中，比較在步驟1012與1006中量測的臨限電壓分佈 之上限與下限。在一實施例中’比較兩個臨限電壓分佈之 下界。在另一實施例中，比較每一臨限電壓分佈之上界❶ 若臨限電壓分佈之下界（或上界）之間的差不大於一臨限 值，則將Vpgm_teSt增加預定量（例如，0.5伏特或其他值） 且處理程序藉由迴圈回至步驟1〇〇2而重複。若兩個臨限電 壓刀佈之最低點之間的差大於一臨限值，則在步驟I 中 修改觸發電壓（根據由器件特性化判定之值）以變為 Vpgm—test之當前值。在一些實施例中，可藉由添加某一 裕度偏差（margining 〇ffset)以考慮到樣本大小可能未捕獲 實際最壞情況之考量因素來進一步修改Vpgm—test。在一 實施例中，步驟1〇 16之臨限值等於〇·5伏特，且在步驟 1004及1〇1〇中用於程式化之程式脈衝步長為〇 4伏特。 圖22提供用於判定或修整觸發電壓的處理程序之另一實 施例。在步驟1050中，抹除受到考慮之區塊。在步驟1〇52 中，在於程式化處理程序之每一反覆中選擇連接至奇數位 155370.doc •45· 201203258 元線之記憶體單元用於程式化的情況下，程式化連接至偶 數位元線之S己憶體單元，直至其臨限電壓達到VxK特之目 標位準。Vx可藉由實驗設定。Vx之一實例值為3.5伏特。 在步驟1054中，記錄在步驟1〇52期間適當程式化連接至偶 數位7L線之記憶體單元所需要的程式化脈衝之數目。在步 驟1056中，抹除受到考慮之區塊。在步驟1058中，再次程 式化連接至偶數位元線之記憶體單元，直至其臨限電壓已 達到Vx伏特。在步驟1〇58中，針對每一循環始終禁止連接 至奇數位元線之記憶體單元。在步驟丨〇6〇中，記錄在步驟 1058中程式化記憶體單元所需要的程式脈衝之數目。在步 驟1062中，比較用於測試（步驟1054及1060)中之每一者的 脈衝之數目。預測在步驟1〇6〇中量測的脈衝之數目將少於 在步驟1054中量測的脈衝之數目。脈衝之此數目差指示與 以上描述之鎖定條件相關聯的干擾效應之量值。若差大於 臨限值，則將觸發電壓設定至來自步驟1058之程式化處 理程序的最後脈衝之量值。若差不大於臨限值，則增加電 壓Vx(例如，增加〇.5伏特），且處理程序迴圈回至步驟1〇5〇 以重複該等測試。在一實例中，步驟1064之臨限值等於一 脈衝。亦可使用其他臨限值。 圖23為用於判定或修整觸發電壓之另一實施例。在步驟 1102中，抹除該或該等選定區塊。在步驟1104中，程式化 連接至偶數位元線之記憶體單元，直至其臨限電壓等於電 壓Vy。在步驟1104之程式化處理程序期間，始終選擇連接 至奇數位元線之記憶體單元用於程式化。在步驟1106中’ 155370.doc -46- 201203258 量測經過度程式化的連接至偶數位元線之記憶體單元之數 目°舉例而言，可基於模擬估計理想的臨限電壓分佈，且 了判疋彼理想臨限電壓分佈的上部位準。若記憶體單元之 臨限電麗超出彼理想分佈之上限，則彼記憶體單元經過度 程式化。舉例而言，參看圖71，狀態36具有下界G及上界 op °若記憶體單元具有大於〇P之臨限電壓，則彼記憶體 單元經過度程式化。在其他實施例中，用於過度程式化之 比較位準可不同。 再參看圖23，在步驟11〇8中，將一或多個程式化脈衝施 加至選定字線。在於步驟11〇8處正施加彼程式化脈衝之同 時’連接至奇數位元線之所有記憶體單元被禁止程式化。 在步驟1108期間，在步驟11 〇4中達到臨限電壓vy之彼等記 憶體單元將保持鎖定。因此，步驟丨丨〇8之程式化脈衝將僅 程式化尚未達到臨限電壓Vy之彼等記憶體單元。在步驟 1110中’再次量測過度程式化之記憶體單元之數目。在步 驟1112中’比較在步驟ι110中量測的過度程式化之記憶體 單元之數目與在步驟1106中量測的過度程式化之記憶體單 元之數目。若過度程式化之記憶體單元之數目的差大於一 臨限值，則將觸發電壓設定至在步驟1108中施加的脈衝之 量值。來自步驟1114的臨限值之一實例為五個記憶體單 元。若差不大於該臨限值（步驟1114)，則在步驟mg處增 加電壓位準Vy(例如，增加0.5伏特），且處理程序迴圈回至 步驟1102且重複。 在一些實施例中’非揮發性儲存系統可對觸發電壓進行 155370.doc -47- 201203258 動態調整以便考慮到歸因於環境或使用條件（諸如，循環 歷史、溫度等）之改變。圖24為描述用於基於程式/抹除循 環之數目來動態改變觸發電壓之一實施例之流程圖。程式 /抹除循環包括執行抹除處理程序及程式處理程序。當非 揮發性儲存系統執行許多程式化/抹除循環時，電荷可捕 集於浮動閘極與通道之間的介電區域中。此條件可減小以 上關於圖11A至圖11C論述之空乏區域。因此，隨著器件 循環許多次，可能增加觸發電壓使得稍後在程式化處理程 序中發生奇數與偶數記憶體單元之單獨程式化。在圖以之 步驟1240中，記憶體器件執行χ個程式/抹除循環。在一實 例中，X個程式循環可為10,000個程式/抹除循環。亦可使 用X之其他值。在執行了 χ個程式/抹除循環後，在步驟 1242中，升高觸發電壓（例如，升高〇5伏特在於步驟 1242中升高了觸發電壓後，在步驟⑽中，記憶體系統將 執行Y個程式/抹除循環。在一實例中，γ個程式/抹除循環 可為5,000個程式/抹除循環，在步驟1246中將再次升高 觸發電壓（例如，升高〇.2伏特）。在於步驟1246中升高了觸 發電壓後，記憶體系統將繼續執行程式/抹除循環（步驟 1248卜圖24展示記憶體器件將觸發電壓升高兩次。然 而，在其他實施例中，可將觸發電壓升高僅一次或升高兩 次以上。可基於器件特性化或實驗方式散ΜΥ之不同 值。 圖2 5為用以執行圖2 4之處理程序的組件之一實例之方塊 圖。圖25展示與儲存觸發參數之暫存器1282及儲存循環參 155370.doc • 48 _ 201203258 數之暫存器1284通信的狀態機222。補償電路1286亦與暫 存器1282及暫存器1284通信。觸發參數為觸發電壓（或其 他觸發）之指示。觸發參數可為電壓量值、脈衝數或其他 參數之識別。循環參數可指示已執行的程式/抹除循環之 數目。基於循環參數之值，適當時，補償電路將更新觸發 參數。舉例而言，補償電路1286可更新觸發參數作為圖24 之步驟1242及1246之部分。狀態機222將在圖1〇之步驟622 期間使用觸發參數。 圖26為描述用於基於溫度而動態調整觸發電壓之一實施 例之流程圖。在步驟13〇2中，記憶體系統將量測溫度。在 一實施例中，記憶體系統可包括一溫度感測器。基於量測 之溫度’在步驟1304中可調整觸發電壓。預料空乏區域在 寒冷溫度下應更差，因此在程式處理程序中觸發應較早地 發生。此可藉由當存在寒冷溫度時降低觸發電壓來進行。 若在步驟1302中量測之溫度比預設定數冷，則可降低觸發 電壓。若在步驟1302中量測之溫度比預設定數高，則可升 向觸發電壓。在另一實施例中，狀態機222可儲存使溫度 範圍與觸發電壓相關聯之表。在步驟1302中，狀態機222 . 將讀取溫度，且在步驟1304中，狀態機222將使用該溫度 . 作為表之索引鍵而在該表中查找觸發值。在該表中發現之 觸發電壓將儲存於用於在程式化處理程序期間使用的參數 中。在另一實施例中，補償電路將讀取量測之溫度且在步 驟1304中調整觸發電壓。在步驟測中，系統將使用在步 驟1304中設定之觸發電壓執行程式化。在執行某一量的程 155370.doc •49· 201203258 式化後’處理程序將迴圈回至步驟1302，將再次量測溫 度，且可視情況在步驟1304中調整觸發值。在一實施例 中’可針對每個程式化處理程序執行步驟1302-1306之迴 圈。在替代實施例中，可每N個循環或每N個時間週期等 執行該處理程序。 圖27為描繪可實施圖26之處理程序的組件之一實例之方 塊圖。圖27展示與儲存觸發參數之暫存器135〇通信的狀態 機222。觸發參數為觸發電壓（或其他觸發器）之指示。觸發 參數可為電壓量值、脈衝數或其他參數之識別。補償電路 1352與暫存器1350及溫度感測器1354通信。溫度感測器 1354輸出指示溫度之信號（電壓或電流）。基於溫度感測器 1354之輸出，補償電路1352將更新觸發參數。舉例而言， 作為圖26之步驟1304之部分，補償電路1352可更新觸發參 數。可連續、週期性或按需求執行觸發參數之更新。 一實施例包括使用一程式化信號一起程式化且一起驗證 第-群非揮發性儲存元件及第二群非揮發性儲存元件、判 定存在第一條件、回應於判定存在第一條件而降低程式化 信號，及使用回應於射存在第—條件的降低之程式化信 號獨立於程式化第二群非揮發性儲存元件而程式 非揮發性儲存元件》 群 在-㈣中’第-群非揮發㈣存元件及第二群非揮發 存兀件連接至一共同控制線且接收該共同控制線上之 程式化信號。共同控制線之一實例為字線。 -實施例包括複數個非揮發性儲存元件(包括第—群非 】55370.doc •50· 201203258 揮發性儲存凡件及第二群非揮發性儲存元件）及邀 揮發性儲存元件通信之-或多個管理電路。該_或=』 理電路使用-程式化信號—起程式化且—起驗證第s 揮發性儲存元件及第三群非揮發性儲存元件。該—或 管理電路判定存在第-條件且回應於判定存在第-條= 降低程式化信號。該-或多個f理電路使用回應於判定存 在第-條件的降低之程式化信號獨立於程式化第二群非揮 發性儲存s件而程式化第—群非揮發性儲存元件。 一實施例包括用於程式化非揮發性儲存器之方法。在第 一觸發前’方法包括使用共同程式化信號一起程式化且一 起驗證第-群非揮發性儲存元件及第二群非揮發性儲存元 件，該共同程式化㈣包括隨時間過去^增加至在第一觸 發時之參考量值之程式化脈衝。在第—觸發後，該方法包 括使用在量值上比參考量值低之單獨的程式化脈衝獨立於 程式化第n卜揮發性儲存元件而㈣化第—群非揮發性 儲存元件’及將第一群非揮發性儲存元件與第三群非揮發 性儲存元件一起驗證。 已為說明及描述之目的呈現本發明之前述實施方式。其 並不意欲為詳盡的或將本發明限於所揭示之精確形式。按 知' 上述教不，可能作出許多修改及變化。選擇所述實施例 係為了最好地解釋本發明之原理及其實際應用，從而使得 其他熟習此項技術之者能夠最好地利用在各種實施例中及 具有適合於預期特定使用的各種修改的本發明。希望藉由 隨附於此處之申請專利範圍界定本發明之範疇。 155370.doc -51 · 201203258 【圖式簡單說明】 圖1為NAND串之俯視圖。 圖2為NAND串之等效電路圖。 圖3為一非揮發性記憶體系統之方塊圖。 圖4為描繪一記憶體陣列之一實施例之方塊圖。 圖5為描繪一感測區塊之一實施例之方塊圖。 圖6描繪臨限電壓分佈之實例集合且描述用於程式化非 揮發性記憶體之處理程序。 圖7 A至圖71展示各種臨限電壓分佈且描述用於程式化非 揮發性記憶體之處理程序。 圖8為描繪程式化非揮發性記憶體之次序的一實例之 表。 圖9描繪描述用於程式化非揮發性記憶體的處理程序之 一實施例之流程圖。 圖10描繪描述用於程式化非揮發性記憶體元件的處理程 序之一實施例之流程圖。 圖11A至圖11C描繪兩個實例相鄰記憶體單元之部分。 圖12描繪一組程式脈衝。 圖13描繪一組程式脈衝。 圖14描繪一組程式脈衝及驗證脈衝。 圖15描繪一組程式脈衝及驗證脈衝。 圖16描繪實例波形。 圖17為描述用於判定是否存在一條件的處理程序之 施例之流程圖。 155370.doc •52· 201203258 圖18為判定是否存在一條件的電路之一實施例之方塊 圖。 圖19為描述用於判定是否存在—條件的處理程序之一實 施例之流程圖。 圖20為判定是否存在一條件的電路之一實施例之方塊 圖。 圖21為描述用於判定用以改變程式化處理程序之觸發點 的處理程序之一實施例之流程圖。 圖2 2為描述用於判定用以改變程式化處理程序之觸發點 的處理程序之一實施例之流程圖。 圖23為描述用於判定用以改變程式化處理程序之觸發點 的處理程序之一實施例之流程圖。 圖24為描述用於動態調整觸發電壓的處理程序之一實施 例之流程圖。 圖25為說明實施圖24之處理程序的組件中之一些組件之 方塊圖。 圖26為描述用於動態調整觸發電壓的處理程序之一實施 例之流程圖。 圖27為說明實施圖26之處理程序的組件中之一些組件之 方塊圖。 【主要元件符號說明】 100 電晶體 100FG 浮動閘極 100CG 控制閘極 155370.doc •53· 201203258 102 電晶體 102FG 浮動閘極 102CG 控制閘極 104 電晶體 104FG 浮動閘極 104CG 控制閘極 106 電晶體 106FG 浮動閘極 106CG 控制閘極 120 選擇閘 122 選擇閘 126 位元線接觸點 128 源極線 200 記憶體單元陣列（二維或三維） 210 記憶體器件 212 記憶體晶粒或晶片 220 控制電路 222 狀態機/狀態機電路 224 晶片上位址解碼器/解碼器電路 226 功率控制模組/功率控制電路 230A 讀取/寫入電路 230B 讀取/寫入電路 232 線 234 線 155370.doc -54- 201203258 240A 列解碼器/解碼器電路 240B 列解碼器/解碼器電路 242A 行解碼器/解碼器電路 242B 行解碼器/解碼器電路 244 控制器 300 感測區塊 420 資料匯流排 470 感測電路 472 貢料匯流排 480 感測模組 482 位元線鎖存器 490 共同部分 492 處理器 493 輸入線 494 資料鎖存器 496 I/O介面 502 臨限電壓分佈 504 臨限電壓分佈 506 臨限電壓分佈 508 臨限電壓分佈 510 臨限電壓分佈 702 脈衝 704 脈衝 706 脈衝 155370.doc -55- 201203258 708 脈衝 710 脈衝 712 脈衝 714 脈衝 716 脈衝 718 脈衝 720 脈衝 722 脈衝 724 脈衝 726 脈衝 728 脈衝 730 脈衝 732 脈衝 734 脈衝 736 脈衝 750 程式化脈衝 752 程式化脈衝 754 程式化脈衝 756 程式化脈衝 758 程式化脈衝 760 程式化脈衝 762 程式化脈衝 764 程式化脈衝 766 程式化脈衝 155370.doc ·56· 201203258 768 程式化脈衝 770 程式化脈衝 111 程式化脈衝 774 程式化脈衝 776 程式化脈衝 778 程式化脈衝 780 程式化脈衝 782 程式化脈衝 784 程式化脈衝 802 字線多晶矽層 804 作用區 805 屏蔽 806 浮動閘極 808 作用區 810 浮動閘極 812 點線 880 移位暫存器 882 位元暫存器 884 位元暫存器 886 NOR閘 888 累加器 920 比較器 922 參數 1282 暫存器 155370.doc -57- 201203258 1284 暫存器 1286 補償電路 1350 暫存器 1352 補償電路 1354 溫度感測器 BLO 位元線 BL1 位元線 BL2 位元線 BL3 位元線 BL4 位元線 BL5 位元線 BL69,622 位元線 BL69,623 位元線 c* 驗證點 E* 驗證點 g* * 驗證點 G* 驗證點 SGD 選擇線/選擇閘汲極線 SGS 選擇線/選擇閘源極線 WLO 字線 WL1 字線 WL2 字線 WL2_i 選定字線 WL3 字線 155370.doc -58-