201141071 六、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於電子器件，且更具體言之係關於 回饋電路。 【先前技術】 回饋電路為回饋一輸出信號且用以控制電路之操作的電 路。回饋電路通常用於各種應用中，諸如三角積分（δς)調 變、鎖相迴路（PLL)等。可藉由在回饋電路之前向路徑 及回饋路徑中使用不同轉移函數來獲得回饋電路之不同總 函數。 回饋電路可藉由各種電路區塊（諸如，放大器、求和 器、量化器等）來實施。理想地，放大器應具有零輸入偏 移’使得當輸入為零時’放大器之輸出為零。然而，放大 器通常具有某一輸入偏移，其將導致當輸入為零時輸出不 為零。 大體而言’回饋電路之電路區塊中存在輸入偏移可導致 回饋電路中之各點處的直流（DC)偏移。DC偏移大體上指 代一靜態值’且可為針對電壓或電流的偏移。DC偏移在 回饋電路中之特定點處可能相對較大。電路區塊之輸出端 處的大DC偏移可能不合需要，此係因為dc偏移可能會縮 減電路區塊之輸出信號範圍。電路區塊因而可能必須支援 DC偏移以及所要信號。dc偏移可減小電路區塊之信號範 圍’且可使回饋電路之效能降級。 【發明内容】 151747.doc 201141071 本文中描述具有DC偏移消除之回饋電路。在一例示性 設計中，一回饋電路可包含一慢速積分器及一求和器。該 慢速積分器可具有一小於1之增益’例如，小於ο. 1，小於 0.01等等。該慢速積分器可在該回饋電路中之一特定點處 接收一第一中間信號’且可提供一第二中間信號。該求和 器可位於該特定點之後，且可接收該第—中間信號及該第 二中間信號並對其求和以減小該第一中間信號中之DC偏 移。 在另一例示性設計中，一 ΔΣ調變器（其為一種類型之回 饋電路）可包含級聯耦接之至少一積分器、一慢速積分器 及一求和器。該慢速積分器可耦接至最後積分器之輸出 端，可接收一來自該最後積分器之第一中間信號，且可提 供一第二中間信號。該求和器可耦接至該最後積分器及該 慢速積分器，且可對該第一中間信號及該第二中間信號求 和以減小該第一中間信號中之DC偏移。 下文更詳細地描述本發明之各種態樣及特徵。 【實施方式】 本文中所描述之具有DC偏移消除之回饋電路可用於ΔΣ 調變器、PLL等。為了清楚起見，下文針對ΔΣ調變器描述 DC偏移消除之特定態樣，該等ΔΣ調變器廣泛用於各種應 用，諸如類比至數位轉換器（ADC)、數位至類比轉換器 (DAC)等。ΔΣ調變器可接收一類比輸入信號， _ 且以一向輸 出取樣率產生-具有―或少數位元之數位輸出信號。^調 變器可使用具有一或少數位元之解析度之量化 ° 度王数位 151747.doc 201141071 輸出信號且可因此達成良好線性。此外，ΑΣ調變器可在頻 譜上對量化雜訊整形以使得將大部分雜訊自所要信號頻帶 推向較高頻率。可藉由簡單之類比濾波器來較容易地對較 高頻率下之帶外雜訊濾波。 △ Σ調變器可藉由各種拓撲或架構（諸如，前饋式積分器 級聯（cascade of integrators feed-forward，CIFF)拓撲、回 饋式積分器級聯（cascade 〇f integrators with feedback， CIFB)拓撲、多級雜訊整形（_出_stage n〇ise化叩㈣, MASH)拓撲等）來實施。為了清楚起見，下文描述藉由 CIFF拓撲及MASH拓撲實施之一些ας調變器。 圖1展不無DC偏移消除之二階CIFF ΔΣ調變器1〇〇之方塊 圖。在ΔΣ調變器100内，求和器112接收一類比輸入信號。 及-來自量化器122之數位輸出信號V，自該輸入信號減去 «亥輸出u，且提供-誤差信號。第—積分器i 14對該誤 差，號積A ’且提供一第一中間信號χι。第二積分器ιι8 對°玄第+間仏號積分，且將一第二中間信號Χ2提供至- 求和器120。乘法器116將該第-中間信號調整至兩倍，且 將其輸出提供至求和器12()。求和器丨戰類比輸入信號、 乘法器116之輸出及該第二中間信號求和。量化器m將求 。：之輸出量化至-或多個位元，且提供數位輸出信 號。除數位輸出信號之外，胃i中之所有信號可為類比信 號。 母積为器可具有Z域中 之轉移函數孖(z)，其可表示為： I51747.doc 201141071 其中指示一 一個取樣週期之延遲。
V = U + (1-z-')2.e , 等式（1) 區塊無輸入偏移，則Σ調變器 *可表示為： 等式（2) X,= -/.(1 一厂i).E，及 Χ2=-ζ'2·Ε，
至一或少數位元的量化誤差或雜訊。 如等式⑺中所展不，輸出信號V等於輸入信號u加上經 滤波之量化雜訊。求和器112自輸人信號減去輸出信號， 且提供僅包含量化雜訊之誤差信號。積分器114及u8接著 藉由所要雜訊整形轉移函數來處理量化雜訊。第一中間信 等式（3) 等式（4) 器120之輸出量化 號乂,包含經濾波並延遲之量化雜訊，且第二中間信號心包 含經延遲之量化雜訊。 積分器114可藉由具有輸入偏移〇Si之放大器來實施該 輸入偏移OS!可模型化為至一理想積分器之dc輸入〇Sl。 類似地’積分器118可藉由具有輸入偏移〇S2之放大器來實 施，該輸入偏移OS2可模型化為至一理想積分器之為DC輸 入OS2。量化器122可藉由具有輸入偏移OS;之一或多個比 較器來實施，該輸入偏移OS3可模型化為至一理想量化器 之DC輸入OS3。ΔΣ調變器100 t之中間信號及輸出信號可 接著表示為： 151747.doc 201141071 等式（5) 等式（6) 等式（7) V = U + (1-z-1)2-E + OS1 , xi=_z-1.(i-2_1).E-os2，及 X2=-z-2 E + 〇S1+20S2-〇S3。 如等式（5)至等式（7)中所展示，輸入偏移〇Si、〇S2&〇S3 反映於中間#號以及輸出信號中。來自第二積分器118之 第一中間彳§唬X2包括一包含所有三個輸入偏移之DC偏移 (或OSi+20S丨-OS3)。此DC偏移可能相對較大且可使…調 變器100之效能降級。 在一態樣中，在ΔΣ調變器（或回饋電路）中之特定點處的 DC偏移可藉由在該點處應用之慢速積分器（sl〇w 來消除。DC偏移消除可改良△2：調變器之效能。 圖2展示具有DC偏移消除之二階CIFF ΔΣ調變器1〇2之設 汁的方塊圖。ΑΣ調變器1〇2包括圖丨中之ΔΣ調變器1〇〇中之 所有電路區塊。ΔΣ調變器102進一步包括用於Dc偏移消除 之慢速積分器130。慢速積分器13〇接收第二中間信號&， 且提供一第三中間信號X3。求和器12〇對類比輸入信號1；、 乘法器11 6之輸出、來自積分器118之第二中間信號及來自 慢速積分器130之第三中間信號求和，且將其輸出提供至 量化器122。 慢速積分器130具有轉移函數，其可表示為：
等式（8) 其中灸為慢速積分器130之增益。可選擇增益灸為〇<Λ<<1# 獲得一慢速積分器。舉例而言，增益Α可設定為〇1、 151747.doc 201141071
值。大體而言’較小增益众可 但可能需要較長時間消除DC 0.01、0.001，或某一其他小值。 對迴路回應產生較小影響，但3 偏移。 △ Σ調變器102中之中間信號及輸出信號可表示為 V = U + (1-z-')2-E/D + OS, Xi=-z_1.(1-z_1).E/D-0S2， X2=-z'2-E/D ,
等式（9) 專式（1 0) 等式（11) 等式（12) 等式（13) D才曰示歸因於漫速積分器13〇之轉移函數。當增益灸接近〇 時，轉移函數D接近1。 如等式（9)至等式（11)中所展示，對於〇<yt<<1，具有慢速 積分器130之調變器1〇2之轉移函數類似於無慢速積分器 之ΑΣ調變器1〇〇之轉移函數，除了 DC偏移自來自第二積分 器118之第二中間信號&移位至來自慢速積分器13〇之第三 中間信號X3。如等式（11)及等式（12)中所展示，第三中間 信號X3緩慢地穩定至DC偏移OS, +2〇S, -，而第二中間信 號X2之DC偏移變為〇。此藉由慢速積分器13〇之高Dc增益 及ΔΣ調變器1〇2之回饋電路之閉合迴路操作來達成。慢速 積分器130幾乎不引起ΔΣ調變器102之總轉移函數的改變。 慢速積分器130針對極低頻率信號分量將ας調變器1〇2之 階數增加1 ’但對中頻至高頻之信號分量具有較小影響。 由於針對極低頻率，ΑΣ調變器1 02之階數增加1，因此在第 151747.doc 201141071 二積分器118之輸出端處的歸因於輸入偏移〇1、〇1及〇^ 之DC偏移轉移至慢速積分器130之輪出。在第二積分器 11 8之輸出端處之DC偏移因此得以消除咬減小。 圖2展示使用慢速積分器13〇來消除帛二積分器118之輸 出中之DC偏移的設計，該第二積分器118之輸出可具有歸 因於ΔΣ調變器102中之積分器及量化器之輸入偏移的相對 最大之DC偏移。對於ΔΣ調變器1〇〇與^2：調變器1〇2兩者， 第一積分器114、求和器120及量化器122之輸出中之DC偏 移類似，如用於ΔΣ調變器1〇〇之等式（5)至等式（7)及用於 △ Σ調變器102之等式（9)至等式（11)中所展示。大體而言， 電路區塊（例如，積分器）之輸出中之DC偏移可藉由慢速積 分器及位於該電路區塊之後的求和器來減小。舉例而言， 慢速積分器可接收來自第一積分器114之第一中間信號 Χι ’且可將其輸出提供至求和器12〇或置放於積分器i 14與 積分器118之間的求和器。 陵速積为器130可具有一輸入偏移，該輸入偏移可模型 化為至一理想積分器之DC輸入〇心。慢速積分器13〇之輸 入偏移可反映於來自第二積分器U8之第二中間信號中， 其可表不為： 等式（14) X2=-r2.E/D + OS4 〇 可校準及移除慢速積分器13〇之輸入偏移。在一設計 中’可對第二中間信號X2濾波以獲得一 DC分量，該DC分 量可對應於慢速積分器13〇之輸入偏移。可接著（例如）藉由 改變慢速積分器13〇中之輸入電晶體之大小來校準及移除 15J747.doc •10· 201141071 慢速積分器130之輸入偏移° 圖1及圖2展示具有單一量化器之單級二階ΔΣ調變器1〇〇 及102。較高階ΑΣ調變器可藉由級聯耦接之更多積分器來 實施。具有較多位元及/或較高階數之ΑΣ調變器亦可藉由 MASH拓撲來實施。 圖3展示無DC偏移消除之二級MASH ΔΣ調變器300之方 塊圖。對於ΑΣ調變器3 00之第一級3 04，求和器312接收一 類比輸入信號U及一來自量化器322之第一數位輸出信號 V,’自該類比輸入信號減去該第一輸出信號，且提供一第 一誤差信號。第一積分器314對該第一誤差信號積分，且 提供一第一中間信號X,。求和器316對該第一中間信號及 該第一輸出信號求和，且將其輸出提供至第二積分器 318。第一積分器318對求和器316之輸出積分，且將一第 二中間信號X2提供至量化器322。量化器322量化該第二中 間信號’且提供該第一輸出信號。求和器324自該第二中 間信號減去該第一輸出信號，且將一第二輸入信號〜提供 至ΔΣ調變器3〇〇之第二級3〇5。 對於第二級305，求和器332自該第二輸入信號減去一第 二數位輪出信號V2，且提供一第二誤差信號。第三積分器 3 3 4對5玄第二誤差信號積分，且提供一第三中間信號&。 求和器336對該第三中間信號及該第二輸出信號求和，且 將其輸出提供至第四積分器338。第四積分器338對求和器 336之輸出積分，且將_第四中間信號提供至量化器 342。里化器342量化該第四中間信號，且提供該第二輸出 151747.doc 201141071 信號。數位消除邏輯電路360接收來自第一級3〇4之第一輸 出L號及來自第一級305之第二輸出信號V2，組合該第 一輸出信號及該第二輸出信號，且提供一最終數位輸出信 號V。 如圖3中所展示，在ΑΣ調變器300内之各種電路區塊中可 能存在輸入偏移。積分器314、318、334及338可分別具有 輸入偏移081、082、083及084。量化器322及342可分別 具有輸入偏移OS5及OS6。積分器3 14及3 18以及量化器322 之輸入偏移〇S!、OS2及OS5可分別反映於來自積分器318之 第二中間信號X2以及提供至第二級3〇5之第二輸入信號U2 中。該第二中間信號及該第二輸入信號可分別具有歸因於 輸入偏移OSi ' OS2及OSs之相對較大的DC偏移。大DC偏 移可使ΔΣ調變器300之效能降級。 圖4展示具有DC偏移消除之二級MASH δς調變器302之 設計的方塊圖。ΑΣ調變器302包括圖3中之ΔΣ調變器300中 之所有電路區塊。ΔΣ調變器3〇2進一步包括用於DC偏移消 除之慢速積分器330及350以及求和器332及352。 對於第一級306中之DC偏移消除，慢速積分器330接收 來自積分器318之第二中間信號X2，且提供一第五中間信 號Xs。求和器320對該第二中間信號及該第五中間信號求 和’且將其輸出提供至量化器322。慢速積分器330及求和 器320可能夠減小該第二中間信號中之歸因於輸入偏移 0S丨、OS:及〇S5之DC偏移。該第二中間信號中之DC偏移 可接近於〇。 151747.doc 12 201141071 對於第一級3 08中之DC偏移消除，慢速積分器3 5 〇接收 來自積分器338之第四中間信號χ4，且提供一第六中間信 號X6。求和器340對該第四中間信號及該第六中間信號求 和’且將其輸出提供至量化器342。慢速積分器35〇及求和 器340可能夠減小第四中間信號中之歸因於輸入偏移〇S3、 OS4及OS6之DC偏移。該第四中間信號中之Dc偏移可接近 於0。 圖4展示分別使用慢速積分器33〇及35〇消除積分器318及 338之輸出中之DC偏移的設計。亦可藉由慢速積分器及位 於此等積分器之後的求和器來消除積分器3 14及334之輸出 中之DC偏移。 圖2及圖4展示具有DC偏移消除之例示性單級ΔΣ調變器 102及例示性二級ΔΣ調變器302。大體而言，可以任何數目 個級、任何階數及任何拓撲來執行△2調變器之偏移消 除。可在△2調變器中之一或多個點處執行DC偏移消除， 例如，在需要低DC偏移或不需要DC偏移之每一點（諸如， 每一級中之最後積分器之輸出端）處。每一點處之DC偏移 消除可藉由耦接至彼點之慢速積分器及置放於彼點 求和器來執行。 可執行ΔΣ調變器之DC偏移消除，如上文所描述。亦可 執行其他類型之回饋電路的DC偏移消除。 圖5展示#DC偏移消除之回饋電路500之方塊圖。在回 饋電路500内，求和器512接收一輸入信號U及一來自回饋 區塊540之回饋信號，自該輸入信號減去該回饋信號，且 151747.doc -13· 201141071 提供一誤差信號。前向區塊520藉由一轉移函數好⑴處理該 誤差信號且提供一輸出信號V。回饋區塊54〇藉由一轉移函 數G(s)處理該輸出信號且提供回饋信號。可選擇轉移函數 片⑷及G⑷以獲得回饋電路5〇〇之所要總函數。舉例而言， 前向區塊520可包括圖2中之積分器118至量化器122，且回 饋區塊540可包括一直接連接以使得= j。 如圖5中所展示，前向區塊52〇可具有—輸入偏移〇s， 該輸入偏移OS可反映於輸出信號中。該輸入偏移可使回饋 電路500之效能降級。 圖6展示具有DC偏移消除之回饋電路5〇2之設計的方塊 圖。回饋電路502包括圖5中之回饋電路50〇甲之所有電路 區塊。回饋電路502進一步包括用於DC偏移消除之慢速積 分器530及求和器532。前向區塊520藉由轉移函數//⑺處理 來自求和器512之誤差信號，且提供一第一中間信號又丨。 慢速積分器530接收該第一中間信號&，且提供一第二中 間信號X2。求和器532對該第一中間信號及該第二中間信 號求和。慢速積分器530及求和器532可消除第一中間信號 中之歸因於前向區塊520之輸入偏移的DC偏移。該第一中 間信號中之DC偏移可接著接近於〇。求和器532可提供回 饋電路502之輸出信號V，如圖6中所展示。或者，前向區 塊520可提供回饋電路502之輸出信號（圖6中未展示）。 圖6展示在前向區塊520之輸出端處所執行的偏移消 除。大體而言，可在回饋電路中之任何點處執行DC偏移 消除。慢速積分器可在回饋電路中之一點處接收一第一中 151747.doc -14· 201141071 間信號，且可提供一第二中間信號。在彼點之後的求和器 可對該第一中間信號及該第二中間信號求和以減小該第一 中間信號中之DC偏移。 本文中所描述的具有DC偏移消除之回饋電路可提供各 種優點。DC偏移消除可在先前技術中操作，且可能無需 起動時之校準。用於DC偏移消除之慢速積分器並不處理 輸入信號，且因此無需具有良好線性。因此，慢速積分器 之複雜性可能極低。DC偏移消除亦可針對DC偏移中之歸 因於操作條件（例如，溫度及電源供應變化）之漂移而具有 彈性。 本文中所描述的具有DC偏移消除之回饋電路可用於各 種電子ϋ件，諸如無線通信H件、蜂巢式電話、個人數位 助理（PDA)、手持型器件、無線數據機、膝上型電腦、無 線電話、廣播接收器、藍芽器件、消費型電子器件等。下 文描述具有DC偏移消除之回饋電路在無線通信器件中之 使用，該無線通信器件可為蜂巢式電話或某一其他器件。 圖7展示無線通信器件700之設計的方塊圖。在接收路徑 中’天線710接收由基地台及/或其他傳輸器台所傳輸之信 號，且提供一所接收之射頻（RF)信號，該所接收之rf信號 經由雙工器/開關712投送且提供至接收器（RCVR)722。接
收器722處理（例如，放A、遽波及降頻轉換）所接收之RF =號’且提供-輸入基頻信號。欺724數位化輸入基頻 信號，且將輸入樣本提供至數位區段75〇。adc 724可為 包含具有DC偏移消除之ΛΣ調變器（例如，如圖2或圖*中所 151747.doc 15 201141071 展示）的ΑΣ ADC。 在傳輸路徑中，數位區段750處理待傳輸之資料，且將 輸出樣本提供至DAC 726。DAC 726將輸出樣本自數位轉 換至類比，且提供一輸出基頻信號。DAC 726可為包含具 有DC偏移消除之ΔΣ調變器的ΑΣ DAC。傳輸器（TMTR)728 處理（例如，放大，濾波及增頻轉換）該輸出基頻信號，且 提供一輸出RF信號，該輸出RF信號經由雙工器/開關712投 送且經由天線710傳輸。 本地振盪器（LO)信號產生器732產生LO信號並將LO信號 提供至接收器722，且將LO信號傳輸至傳輸器728。PLL 734接收來自數位區段750之控制資訊，且將控制信號提供 至LO信號產生器732以在適當頻率下產生傳輸LO信號及接 收LO信號。PLL 734可藉由具有DC偏移消除之回饋電路來 實施。 在數位區段750内，調變器/解調變器（Mod/Demod)752執 行資料傳輸之調變及資料接收之解調變。編碼器/解碼器 754執行資料傳輸之編碼及資料接收之解碼。處理器/控制 器760指導無線器件700内之各種處理單元的操作。記憶體 762儲存用於無線器件7〇〇之程式碼及資料。壓控振盪器 (VCO)/PLL 764產生用於數位區段750内之處理單元的時脈 信號。VCO/PLL 764可包括具有DC偏移消除之回饋電路。 數位區段750亦可包括具有Dc偏移消除之其他回饋電路 756。 圖7中之電路區塊可實施於一或多個積體電路（IC)上。 151747.doc 201141071 舉例而言，接收器722及傳輸器728可實施於一或多個類比 IC、RF IC_C)、混合信㈣等上。adc 724 dac ^ 及數位區段750可實施於—或多個特殊應用積體電路 (ASIC)及/或其他1C上。 在-例示性設計中’-裝置可包括―回饋電路，該回饋 電路接收一輸入信號且提供一輪出信號。該回饋電路可包 含-慢速積分器及-求和器，（例如）如圖6中所展示。該慢 速積分H可具有小於1(例如’小於G1或小於〇叫之增 益，可在該回饋電路中之一特定點處接收一第一中間信 號，且可提供-第二中間信號。該求和器可位於該特定點 之後，且可接收該第-中間信號及該第二中間信號並對其 求和。歸因於慢速積分器，可減小該第一中間信號中之 DC偏移。該回饋電路可包含—ΔΣ調變器、一pLL等。 在另一例示性設計中，—裝置可包含— Μ調變器，該 △Σ調變器接收-輸人信號且提供—輸出信號。输調變 器可包含級聯耦接之至少一積分器、—慢速積分器及一求 和器。該慢速積分器可純至最後積分器之輪出端可接 收一來自該最後積分器之第一中間信號，且可提供一第二 :間信號。該求和器可耦接至該最後積分器及該慢速積： 器，且可對該第一中間信號及該第二中間信號求和以減: 該第-中間信號中之DC偏移，變該慢速積分器(例 如，可調整該慢速積分器之輸入電晶體的大小）以減】， 慢速積分器之輸入偏移。 ~ 在-設計中，ΔΣ調變器可包含級聯耦接之兩個積分器， 151747.doc •17- 201141071 (例如）如圖2中所展示。該慢速積分器可耦接至最後積分器 之輸出端。在另一設計中，ΔΣ調變器可包含多級，（例如） 如圖4中所屐示。第一級可包含級聯耦接之至少一積分 器。該第一中間信號可用以產生第二級之一第二輸入信 说。玄第一級可包含級聯麵接之至少一額外積分器、一第 一慢速積分器及一耗接至該第二級中之最後積分器之第二 求和器，（例如）如圖4中所展示。該第二慢速積分器可耦接 至該第二級中之最後積分器之輸出端，可接收一來自該第 二級中之該最後積分器之第三中間信號，且可提供一第四 中間信號。該第二求和器可耦接至該第二級中之該最後積 分器及該第二慢速積分器，且可對該第三中間信號及該第 四中間信號求和以減小該第三中間信號中之〇(：偏移。 △Σ調變器可藉由CIFF拓撲（例如，如圖2中所展示）、 MASH拓撲（例如，如圖4中所展示）、CIFB拓撲或某一其他 拓撲來實施。ΑΣ調變器可為ADC、DAC、pLL等之部分。 該裝置可為一無線通信器件'一積體電路或某一其他器 件。 圖8展示用於執行信號處理之程序8〇〇之設計。可藉由一 回饋電路（例如，一 ΔΣ調變器）來處理一輸入信號以獲得一 輸出信號（區塊812)。可藉由一慢速積分器（例如，具有小 於1之增益的慢速積分器）而對該回饋電路中之—特定點處 的-第-中間信號積分以獲得—第二中間信號（區塊81句。 該第一中間信號可來自該^^:調變器中之最後積分器。可在 該回饋電路中之該特定點之後對該第一中間信號及該第二 151747.doc •18· 201141071 中間信號求和以減小該第一中間信號中之DC偏移（區塊 816)。 熟習此項技術者將理解，可使用多種不同技術及技藝中 之任一者來表示資訊及信號。舉例而言，可藉由電壓、電 流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合 來表示可貫穿以上描述所引用之資料、指令、命令、資 訊、信號、位元、符號及碼片。 熟習此項技術者將進一步瞭解，結合本文中之揭示内容 而描述之各種說明性邏輯區塊、模組、電路及演算法步驟 可實施為電子硬體、電腦軟體或兩者之組合。為了清楚地 說明硬體與軟體之此可互換性’上文已大體上在功能性方 面描述了各種說明性組件、區塊、模組、電路及步驟。將 此功能性實施為硬體抑或軟體視特定應用及強加於整個系 統之設計約束而定。熟習此項技術者可針對每一特定應用 以變化之方式來實施所描述之功能性，但不應將此等實施 決策解釋為導致脫離本發明之範疇。 “結合本文中之揭示内容而描述之各種說明性邏輯區塊、 模組及電路可藉由通用處理器、數位信號處理器（DSP)、 特殊應用積體電路（ASIC)、場可程式化間陣列（FpGA)或其 他可程式化邏輯益件、離散閘或電晶體邏輯 =或其經設計以執行本文中所描述之功能的任何組合加以 或執行。通用處理器可為微處理器，但在替代例中， 處理器可為任何習知之處理器、 窃衩制态、微控制器或狀態 機。處理器亦可實施為計算 #亞1干又組合，例如，DSP與微 I5l747.doc 201141071 處理器之組合、複數個微處理器、結合Dsp核心之一或多 個微處理器’或任何其他此組態。 結合本文中之揭示内容而描述之方法或演算法的步驟可 直接體現於硬體中、由處理器執行之軟體模組中，或兩者 之組合中。軟體模組可駐留於RAM記憶體、快閃記憶體、 ROM記憶體、憶體、EEPR〇M記憶體、暫存器、 硬碟、抽取式則、CD_R〇M或此項技術巾已知的任何其 他形式之儲存媒體中。㈣性儲存媒體㈣至處理器，使 得處理器可自儲存媒體讀取資訊及將資訊寫人至儲存媒 體。在替代例中，儲存媒體可整合至處理器。處理器及儲 存媒體可駐留於臟中。繼可駐留於使用者終端機 中。在替代财，處理器及儲存媒體可作為離散組件而駐 留於使用者終端機中。 在-或多個例示性設計中，所描述之功能可以硬體、軟 體、勒體或其任何組合來實施。若以軟體加以實施，則該 =::可作為-或多個指令或程式碼而儲存於電腦可讀媒 經由電腦可讀媒體進行傳輪。電腦可讀媒體包括電 體及通信媒體兩者，通信媒體包括促進電腦程式 或專=移至另—處之任何媒體。儲存媒體可為可由通用 電腦可Γ存取之任何可用媒體。藉由實例而非限制，此 其他包含RAM、刪、eepr⑽、⑶-編或 二=存器、磁碟儲存器或其他磁性儲存器件，或可 且可由通Γ㈣呈指令或資料結構形式之所要程式碼構件 或專用電腦或通用或專用處理器存取的任何其 151747.doc 201141071 他媒體x ’將任何連接恰當地稱作電腦可讀媒體。舉例 而言’若使用同軸電纜、m線、雙絞線、數位用戶線 (DSL)或無線技術（諸如，紅外線、無線電及微波）而自網 站、飼服器或其他遠端源傳輸軟體，制轴㈣、光纖镜 線又级線、DSL或無線技術（諸如，紅外線、無線電及微 波）包括於媒體之定義巾。如本文中所使用，磁碟及光碟 包括緊密光碟(CD)、雷射光碟、光碟、數位影音光碟 (DVD)、軟性磁碟及藍光光碟，纟中磁碟通常以磁性方式 再生資料，而光碟藉由雷射以光學方式再生資料。上述各 物之組合亦應包括在電腦可讀媒體之範疇内。 提供本發明之先前描述以使任何熟習此項技術者能夠製 造或使用本發明。對本發明之各種修改對於熟習此項技術 者將顯而易見’且在不脫離本發明之範疇的情況下，可將 本文中所定義之一般原理應用於其他變化。因&，本發明 不意欲限於本文中所描述之實例及設計，而應符合與本文 所揭示之原理及新穎特徵—致的最廣範疇。 、 【圖式簡單說明】 圖1展示無DC偏移消除之單級△1調變器； 圖2展示具有DC偏移消除之單級△2調變器； 圖3展示無DC偏移消除之多級△二調變器； 圖4展示具有DC偏移消除之多級么2調變器； 圖5展示無DC偏移消除之回饋電路； 圖6展示具有DC偏移消除之回饋電路； 圖7展示無線通信器件之方塊圖；及 151747.doc 201141071 圖8展示用於執行信號處理之程序。 【主要元件符號說明】 100 二階前饋式積分器級聯（CIFF)三角積分（ΔΣ)調變 器/單級二階ΔΣ調變器 102 二階前饋式積分器級聯（CIFF)三角積分（ΔΣ)調變 器/單級二階ΑΣ調變器 112 求和器 114 第一積分器 116 乘法器 118 第二積分器 120 求和器 122 量化器 130 慢速積分器 300 二級多級雜訊整形（MASH)三角積分（ΔΣ)調變器 302 二級多級雜訊整形（MASH)三角積分（ΔΣ)調變器 304 第一級 305 第二級 306 第一級 308 第二級 312 求和器 314 第一積分器 316 求和器 318 第二積分器 320 求和器 151747.doc -22- 201141071 322 量化器 324 求和器 330 慢速積分器 332 求和器 334 第三積分器 ' 336 求和器 338 第四積分器 340 求和器 342 量化器 350 慢速積分器 360 數位消除邏輯電路 500 回饋電路 512 求和器 520 前向區塊 530 慢速積分器 532 求和器 540 回饋區塊 700 無線通信器件 710 天線 712 雙工器/開關 722 接收器（RCVR) 724 類比至數位轉換器（ADC) 726 數位至類比轉換器（DAC) 728 傳輸器（TMTR) I51747.doc -23- 201141071 732 本地振盪器（LO)信號產生器 734 鎖相迴路（PLL) 750 數位區段 752 調變器/解調變器（Mod/Demod) 754 編碼器/解碼器 756 其他回饋電路 760 處理器/控制器 762 記憶體 764 壓控振盪器（VCO)/鎖相迴路（PLL) 800 用於執行信號處理之程序 -24- 151747.doc