TW201135873A - A memory cell that includes a carbon-based memory element and methods of forming the same - Google Patents

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201135873 六、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體，且更特定而言係關於一 種包括一以碳為基礎之記憶體元件之記憶體單元及其形成 方法。 【先前技術】 吾人已知由可逆電阻切換元件形成之非揮發性記憶體。 舉例而言，2007年12月31日提出申請且標題為「Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance Switching Element And
Methods Of Forming The Same」、序號為 11/968,154之美國 專利申請案（「，154申請案」）（檔案號SD-MXA-241)闡述包 括與一以碳為基礎之可逆電阻率切換材料串聯耗合之二極 體之一可重寫非揮發性記憶體單元，出於各種目的該專利 申請案以全文引用之方式併入本文中。 然而’由以碳為基礎之材料製造記憶體裝置在技術上具 有挑戰性’且期望形成採用以碳為基礎之材料之記憶體裝 置之經改良之方法。 【發明内容】 在本發明之一第一態樣中，提供一種可逆電阻切換 MCM裝置，該MCM裝置包括：（a)—第—導電層；（b)一第 二導電層；及（c)安置於該第一導電層與該第二導電層之間 的-可逆電阻切換元件，其中該可逆電阻切換元件包括熱 CVD石墨材料且包括便於裂縫形成之—高電阻區。 154107.doc 201135873 在本發明之一第二態樣中，提供一種形成一町逆電阻切 換MCM結構之方法，該方法包括：（a)形成第〆導電層及 第二導電層；及（b)在該第一導電層與該第二導電層之間形 成一可逆電阻切換元件，其中該可逆電阻切換元件包括一 熱CVD石墨材料且具有便於裂縫形成之一高電陴區。 在本發明之一第三態樣中，提供一種形成一彳逆電阻切 換MCM結構之方法，該方法包括：（a)形成具有〆第一寬 度及小於該第一寬度之一第二寬度之一特徵；及（b)在該特 徵之一側壁上安置一可逆電阻切換元件，其中該讦逆電阻 切換元件包括熱CVD石墨材料。 在本發明之一第四態樣中，提供一種形成一可逆電阻切 換MCM結構之方法，該方法包括：（a)形成一第一導電 層；（b)在該第一導電層上方形成一第一絕緣材料層；（c) 在該第一絕緣材料層上方形成一第二絕緣材料層，該第二 絕緣材料不同於該第一絕緣材料；（d)在該第二絕緣層上方 形成一第二導電層；及⑷在該第二導電層、該第-絕緣材 料層及该第二絕緣材料層上沈積一可逆電阻切換元件，其 中該可逆電阻切換元件包括熱CVD石墨材料。 在本發明之一第五態樣中，提供一種形成一記憶體單元 之方法’該方法包括：⑷形成—第—導體；（b)在該第— 導體上方形成一特徵，該特徵具有具有一第一寬度之一第 :部分及具有小於該第一寬度之一第二寬度之一第二部 分^⑷在該特徵之—側壁上形成—可逆電阻切換元件，其 中違可逆電阻切換元件包括熱CVD石墨材料；及⑷在該可 154107.doc 201135873 逆電阻切換元件上方形成一第二導體。 在本發明之一第六態樣中，提供一種形成—記憶體單元 之方法，該方法包括.（a)形成一第一導體；（b)在該第一 導體上方形成一第一絕緣材料層，其中該第一絕緣材料層 具有一第一寬度；（c)在該第一絕緣層上方形成一第二絕緣 材料層，其中該第二絕緣材料不同於該第一絕緣材料，且 其中該第二絕緣材料層具有該第一寬度；（d)將該第一絕緣 材料層收縮至小於該第一寬度之一第二寬度；⑷在該經收 縮之第一絕緣材料層及該第二絕緣材料層上形成一可逆電 阻切換元件，其中該可逆電阻切換元件包括熱⑽石墨材 料；及（f)在該可逆電阻切換元件上方形成一第二導體。 在本發明之一第七離機φ，担jt± ^ 乐怎傈f k供一種記憶體單元，該記 憶體單元包括··（a)一第一導體 贫播A 符徵，其安置於該 第一導體上方’該特徵具有具有一第 第寬度之一第一部分 具有小於該第一寬度之一第二寬 ^ 見厌您一第二部分；（c) — 可逆電阻切換元件，其安置於兮姓外七 、文置;^ s亥特徵之一側壁上，豆 :逆：：切換元件包括熱CVD石墨材料；及⑷一第二； 八女置於該可逆電阻切換元件上方。 在本發明之樣巾，提供 憶體單4括：⑷m⑻7體早兀，該记 其安置於該第-導體上方，d 一絕緣材料層， 第二盲卢w、 八中該第—絕緣材料層具有一 見度，（C)—第二絕緣 上方，其中該第1置於該第-絕緣層 中該第二絕缘枒 第— >、邑，、彖材料，且其 氣、有一第-寬度；⑷-可逆電阻切換 154J07.doc 201135873 70件’其安置於該第—絕緣材料層及該第二絕緣材料層 上，其中該可逆電阻切換元件包括熱CVD石墨材料；及⑷ 一第二導體，其安置於該可逆電阻切換元件上方。 依據以下詳細說明、隨附申請專利範圍及附圖，本發明 之其他特徵及態樣將變得更加完全地顯而易見。 【實施方式】 依據結合以下圖式考量之以上詳細說明，彳更清楚地理 解本發明之特徵’所有圖式中相同之參考編號表示相同之 元件。 諸如石墨稀、石墨、碳奈米t(在本文中統稱作「石墨 碳」）、含有非晶碳（「ac」）之奈米晶石墨烯、非晶類鑽碳 (「DLC」）、碳化矽、碳化硼及其他類似以碳為基礎之材 料等碳膜可展現電阻率切換行為，電阻率切換行為可使得 此等材料適合用於微電子非揮發性記憶體中。 的確，某些以碳為基礎之材料已因接通與關斷狀態之間 的100x間隔及中至尚範圍電阻改變而在實驗室級裝置上展 現出可逆電阻率切換記憶體性質。在接通與關斷狀態之間 的此間隔使以石反為基礎之材料成為記憶體元件中使用碳 材料形成之記憶體單元之可行候選材料。如本文中所用， DLC係往往主要具有四面體碳_碳單鍵（經常稱作sp3鍵）且 關於長程有序往往係非結晶的一種碳材料。 一以碳為基礎之記憶體元件可係藉由在底部電極與頂部 電極之間配置一以碳為基礎之電阻率切換材料來形成一 MCM裝置而形成。在此一組態中，夾在兩個金屬層或別 154107.doc -6 - 201135873 樣導電層之間的以碳為基礎之電阻率切換材料充當一以碳 為基礎之可逆電阻切換元件。然後可藉由將該MCM裝置 與一導引元件（諸如二極體、隧道接面、薄膜電晶體或類 似物）串聯而形成一記憶體單元。 可使用各種方法形成用於一MCM裝置中之以碳為基礎 之電阻率切換材料。一種有時稱作「熱化學氣相沈積」或 「熱CVD」之技術係用於石墨碳之保形生長之一方法。如 本文中所用’「熱化學氣相沈積」與「熱CVD」係指在約 700°C至900°C之間更一般而言在約600°C至1000X：之間的 沈積溫度下用於石墨碳之保形生長之方法。如本文中所 用，使用熱CVD形成之石墨碳薄膜稱作「熱cVD石墨 碳」。 雖然熱CVD石墨碳亦展現電阻率切換行為，但該切換機 制不同於諸如非晶碳等其他碳膜之切換機制。特定而言， 研究者已指出：（1)熱CVD石墨碳僅在於碳材料中形成一界 限清楚之裂縫之後切換，且切換係發生在裂縫部位；及（2) 裂縫形成最常出現在碳材料内之缺陷部位處。然而，由於 碳材料中之缺陷部位之位置一般具有極高之不可預測性， 因而難以形成可靠地切換之熱CVD石墨碳記憶體裝置。 根據本發明之實施例’提供用於形成熱CVI)石墨碳記憶 體單元之設備及方法。特定而言，提供包括由一熱CvD石 墨材料形成之一可逆電阻切換元件之MCM裝置，該熱 CVD石墨材料包括便於裂縫形成之一界限清楚之高電阻 區0 154107.doc 201135873 在本發明之實例性實施例中，熱CVD石墨可逆電阻切換 兀件可經形成而包括具有一第一寬度之一第一部分、具有 小於該第一寬度之一第二寬度之一第二部分，及耦合於該 第一部分與該第二部分之間的一第三部分。該第一部分具 有一第一電阻R1，該第二部分具有一第二電阻R2，且該 第二部分具有一第三電阻R3，其中R3>>R1及。舉例而 言’第三電阻R3可係在約i〇〇x_i〇〇〇x R1、R2之間。 雖然不希望受到任一特定理論約束，但咸信該高電阻第 二部分包括便於裂縫形成之Sp3缺陷線。如本文_所用， 「sp3缺陷線」係一sp2六邊形片中之五邊形/七邊形碳-碳 環。因此’咸信根據本發明之方法改良熱CVD石墨記憶體 裝置中之良率且提供熱CVD石墨記憶體裝置中之均勻切 換。 實例性發明性記憶體單元 圖1係根據本發明之一實例性記憶體單元10之一示意性 圖解說明。記憶體單元10包括耦合至一引導元件14之一以 妷為基礎之可逆電阻切換元件12。以碳為基礎之可逆電阻 切換兀件12包括具有可在兩個或更多個狀態之間可逆地切 換之一電阻率之一以碳為基礎之可逆電阻率切換材料（未 早獨展不）。 舉例而σ元件1 2之以碳為基礎之可逆電阻切換材料在 製造時可處於一初始低電阻率狀態中。在施加一第一電壓 及/或電流時，該材料可切換至一高電阻率狀態。施加一 第二電壓及/或電流可將可逆電阻率切換材料返回至一低 154107.doc 201135873 電阻率狀態。 當用於一記憶體單元中時，一個電阻狀態可表示二進制 「〇」，而另一電阻狀態可表示二進制Γι」，但可使用多於 兩個之資料/電阻狀態。在（舉例而言）2〇〇5年5月9日提出申 請且標題為「Rewriteable Memory Cell Comprising a
Diode And A Resistance Switching Material」序號為 11/125,939之美國專利巾請案（「，939巾請案」）（檔案號sd_ MA-146)中闡述了眾多可逆電阻率切換材料及採用可逆電 阻切換元件之記憶體單元之運作，出於各種目的該專利申 請案以全文引用之方式併入本文中。 引導元件14可包括一薄膜電晶體、二極體、金屬-絕緣 體-金屬隧穿電流裝置或藉由選擇性地限制跨越及/或流經 以碳為基礎之可逆電阻切換元件12之電壓及/或電流而展 現出非歐姆傳導之另一類似引導元件。以此方式，記憶體 單元10可用作二維或三維記憶體陣列之一部分且可在不影 響該陣列中其他記憶體單元狀態之情形下將資料寫入至記 憶體單元10及/或自記憶體單元1 0讀取資料。 下文參照圖2A-2D及圖3A_3F闡述記憶體單元1〇即以碳 為基礎之可逆電阻切換元件12與料元件14之實例性實施 例0 s己憶體單元及記憶體陣列之實例性實施例 圖2A係根據本發明之記憶體單元1〇之一實例性實施例之 一簡化透視圖。記憶體單元1〇包括與一引導元件Μ串聯耦 合之-以碳為基礎之可逆電阻切換元件12。在某些實施例 154107.doc 201135873 中，以碳為基礎之可逆電阻切換元件12可定位於引導元件 下方。在某些實施例中，可省卻？|導元件14，及記憶體 單元10可與位於遠處之一引導元件一起使用。 在某些實施例中，可在以碳為基礎之可逆電阻切換元件 12與引導元件14之間形成一障壁層24，可在以碳為基礎之 可逆電阻切換元件12與第二導體22之間形成一障壁層26 ’ 及可在引導元件14與第一導體2〇之間形成一障壁層28。障 壁層24、26、28可包括氮化鈦、氮化组、氮化物、鎢、銦 或其他類似障壁層材料。在某些實施例中，障壁層26可形 成為第二導體22之部分。 引導tl件14可包括一薄膜電晶體、二極體、一金屬-絕 緣體-金屬隧穿電流裝置或藉由選擇性地限制跨越及/或流 以碳為基礎之經可逆電阻切換元件12之電壓及/或電流而 展現出非歐姆傳導之另一類似引導元件。在圖2A之實例 中’引導元件14係二極體。因此，在本文中有時將引導元 件14稱作「二極體14」。 二極體14可包括任一適合二極體，諸如一垂直多晶p_n 或p-i-n二極體’無論是二極體之一 η區在一 p區上方之上指 二極體還是二極體之一 ρ區在一 η區上方之下指二極體。舉 例而言，二極體14可包括一重摻雜η+多晶矽區丨4a、位於 n+多晶石夕區14a上方之一輕摻雜或本徵（非故意摻雜）多晶矽 區14b、及位於本徵區1仆上方之一重摻雜p+多晶矽區 14c。應理解，可顛倒該n+區與p+區之位置。下文參照圖 3 A至圖3 C闡述二極體14之實例性實施例。 154107.doc •10· 201135873 在圖2A之貫例性實施例中，以碳為基礎之可逆電阻切換 兀件12包括具有一第—寬度之一第一部分12a、具有小於 該第一寬度之一第二寬度之一第二部分12b>及耦合於第 一部分12a與第二部分12b之間的一第三部分12c。在該所 . _說明之實施例中’胃第一寬度大致與二極體14之寬度 相同。熟習此項技術者應理解，部分12a可替代地具有大 於或小於二極體14之寬度之一寬度。 在本發明之貫例性實施例中，以碳為基礎之可逆電阻切 換π件12可包括保形石墨碳（諸如熱CVD石墨碳）或其他類 似之以碳為基礎之可逆電阻切換材料。障壁層24、以碳為 基礎之可逆電阻切換元件12及障壁層26形成一 MCM裝置 13，其中障壁層24及26分別形成MCM裝置13之底部電極 及頂部電極。 第一導體20及/或第二導體22可包括任一適合導電材 料’諸如鎢、任一適當金屬、重摻雜半導體材料、一導電 矽化物、一導電矽化物-鍺化物、一導電鍺化物或類似材 料。在圖2A之實施例中，第一導體2〇及第二導體22分別係 轨道形狀且在不同（例如，大致彼此垂直之）方向上延伸。 可使用其他導體形狀及/或組態。在某些實施例中，可將 • 障壁層、黏合層、抗反射塗層及/或類似層（未展示）與第一 導體20及/或第二導體22一起使用用以改良裝置效能及/或 幫助裝置製造。 圖2B係由複數個記憶體單元ι〇(諸如，圖2A之記憶體單 元10)形成之一第一記憶體層級32之一部分之一簡化透視 154107.doc ,, 201135873 圖。簡明起見，未單獨展示可逆電阻切換元件12、二極體 14及障壁層24、26及28。記憶體層級32係一「交叉點」陣 列，其包括耦合有多個記憶體單元（如所展示）之複數個位 7G線（第二導體22)及字線（第一導體2〇卜可使用其他記憶 體陣列組態，如可使用多個記憶體層級。 舉例而言，圖2C係一單片三維陣列4〇a之一部分之一簡 化透視圖，該單片三維陣列包括定位於一第二記憶體層級 44下方之一第一記憶體層級42。記憶體層級42及44各自包 括呈一交又點陣列之複數個記憶體單元1〇。熟習此項技術 者應理解，在第一記憶體層級42與第二記憶體層級44之間 可存在額外層（例如，一層間電介質），但為簡明起見而未 將其展示於圖2C中。可使用其他記憶體陣列組態，如可使 用額外記憶體層級。在圖2C之實施例中，所有二極體可 「指」向相同方向（諸如向上或向下，此相依於p_in二極 體在二極體底部還是頂部上具有一p摻雜區）’從而簡化二 極體製造。 舉例而言，在某些實施例中，可如標題為r High-Density Three-Dimensional Memory Cell 」 之美 國專利 6,952,030號中所闡述來形成記憶體層級，出於各種目的該 專利特此以全文引用之方式併入本文中。舉例而言，一第 一記憶體層級之上部導體可用作定位於該第一記憶體層級 上方之一第二記憶體層級之下部導體，如圖2D中所示。在 此等實施例中，毗鄰記憶體層級上之二極體較佳指向相反 方向’如以下美國專利申請案中所闡述：2007年3月27日 154107.doc • 12· 201135873 &出申凊且標題為「Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current」之序號為 11/692,151之美國專利申請案（r i151申請案」）（檔案號sD-MXA-196X) ’出於各種目的該專利申請案特此以全文引用 之方式併入本文中。舉例而言，如圖2D中所示，第一記憶 體層級42之二極體可係如箭頭a 1所指示的上指二極體（例 如’其中p區位於該等二極體底部處）’而第二記憶體層級 44之二極體可係如箭頭A2所指示的下指二極體（例如，其 中η區位於該等二極體底部處），或反之亦然。 一單片二維記憶體陣列係一種其中多個記憶體層級形成 於一單個基板（諸如’一晶圓）上方而無介入基板之記憶體 陣列。形成一個記憶體層級之層係直接沈積或生長在一個 或多個現有層級之層上方。相比之下，堆疊式記憶體係藉 由在單獨基板上形成記憶體層級並將該等記憶體層級彼此 上下黏合來構造’如在Leedy之標題為「Three Dimensional Structure Memory」之美國專利5,91 5,167號中所述。可在 接合之前將該等基板變薄或自該等記憶體層級移除，但由 於該等記憶體層級最初係形成於單獨基板上方，因此此等 記憶體並非真正的單片三維記憶體陣列。 圖3A至圖3C圖解說明形成於一基板（諸如晶圓（未展示）) 上之圖2A之記憶體單元10之一實例性實施例之剖視圖。參 照圖3A ’記憶體單元10a包括與二極體14分別串聯耦合於 第一導體20與第二導體22之間一以碳為基礎之可逆電阻切 換元件12。記憶體單元10a亦可包括障壁層24、26及28、 154107.doc -13- 201135873 一側壁襯裏54、矽化物層50、矽化物形成金屬層52、一電 介質層58、一介電插腳58c以及黏合層、抗反射塗層及/或 可分別與第一及/或第二導體20及22—起使用以改良裝置 效能及/或促進裝置製造之類似層（未展示）。 第一導體20可包括任一適合導電材料，諸如鎢、任一適 當金屬、重摻雜半導體材料、一導電矽化物、一導電矽化 物-鍺化物、一導電鍺化物或類似材料。第二導體22包括 一障壁層26及一導電層140，障壁層26可包括氮化鈦或其 他類似障壁層材料，導電層14〇可包括任一適合導電材 料’諸如鎢、任一適當金屬、重摻雜半導體材料、一導電 矽化物、一導電矽化物·鍺化物、一導電鍺化物或類似材 料。 二極體14可係一垂直p-n或p-i_n二極體，其可係上指或 下指。在圖2D之實施例中（其中毗鄰記憶體層級共享導 體）’她鄰記憶體層級較佳具有指向相反方向之二極體， 諸如一第一記憶體層級之下指p_i_n二極體及一她鄰第二記 憶體層級之上指p-i-n二極體（或反之亦然）。 在某些實施例中，二極體14可由一多晶半導體材料（諸 如多晶矽、一多晶矽-鍺合金、多晶鍺或任一其他適合材 料）形成。舉例而言，二極體14可包括一重摻雜n+多晶矽 區14a、位於n+多晶矽區14a上方之一輕摻雜或本徵（非故 意糝雜）多晶矽區14b、及位於本徵區14b上方之一重摻雜 P+多晶矽區14c。應理解，可顛倒該n+區與p+區之位置。 在某些實施例中’可在n+多晶矽區143上形成一薄鍺及/ 154107.doc -14 · 201135873 或矽-鍺合金層（未展示）以防止及/或減少摻雜劑自n+多晶 石夕區14a遷移至本徵區14b中。此一層之使用闡述於（舉例 而言）以下專利申請案中：2〇〇5年12月9日提出申請且標題
Type Dopant Diffusion And Method Of Making」之序號為 11/298,331之美國專利申請案（「，331申請案」），出於各種 目的該申請案特此以全文引用之方式併入本文中。在某些 貫細1例中’可採用數百埃或更少之石夕_錯合金（其中錯含量 約為1 0個原子百分率或更多）。 若二極體14係由沈積矽（例如’非晶或多晶）製造，則在 製造時可在二極體14上形成矽化物層5〇以將該沈積矽置於 一低電阻率狀態中。此一低電阻率狀態允許更容易地程式 化記憶體單元10，此乃因將該沈積矽切換至一低電阻率狀 ,4並不需要一大電壓。舉例而言’可在p+多晶石夕區1上 沈積矽化物形成金屬層52(諸如鈦或鈷）。在某些實施例 中，可在矽化物形成金屬層52之一頂部表面上形成一額外 氮化物層（未展示）。特定而言’對於高反應性金屬（諸如 鈦），可在矽化物形成金屬層52上形成一額外頂蓋層（諸如 TiN層）。因此’在此等實施例中，在p+多晶矽區之頂 部上形成一 Ti/TiN堆疊。 然後可執行一快速熱退火（「RTA」）步驟以藉由矽化物 形成金屬層52與p+區14c之反應形成矽化物區。可在約 650 C與約750°C之間、更一般而言在約6〇〇°C與約800。(：之 間、較佳地在約750°C之一溫度下執行該RTA步驟達在約 154107.doc -15· 201135873 10秒與約60秒之間、更一般而言在約1 〇秒與約90秒之間、 較佳地約1分鐘之一持續時間，且致使矽化物形成金屬層 52與二極體14之沈積矽反應以形成矽化物層50，從而消耗 全部或一部分石夕化物形成金屬層52。 如標題為「Memory Cell Comprising A Semiconductor Junction Diode Crystallized Adjacent To A Silicide」之美 國專利7，176,064號所闡述，在退火期間諸如鈦及/或鈷等 矽化物形成材料與沈積矽反應以形成矽化物層，出於各種 目的該專利以全文引用之方式併入本文中。矽化鈦及石夕化 始之晶格間距接近矽之晶格間距，因此此等矽化物層看似 可在毗鄰之經沈積矽結晶時充當該經沈積矽之r結晶模 板」或「晶種」（例如，石夕化物層5 0在退火期間增強石夕二 極體14之結晶結構）。藉此提供較低電阻率之矽。對於石夕_ 鍺合金及/或鍺二極體可達成類似結果。 在其中在矽化物形成金屬層52之一頂部表面上形成氮化 物層之實施例中，在該RTA步驟之後，可使用一濕式化學 法來剝除該氮化物層。舉例而言，若矽化物形成金屬層52 包括一 TiN頂部層’則可使用一濕式化學法（例如，以 10:2:1 之比之η20:Η202:ΝΗ40Η，在約 40。(：至 6〇t 之一溫度 下）來剝除任何殘留TiN。 可在第一導體20與n+區14a之間形成一障壁層28，諸如 TiN、TaN、WN、W、鉬或其他類似材料（例如，以防止及/ 或減少金屬原子遷移至該等多晶矽區中）。在某些實施例 中，障壁層28可係具有在約1〇〇埃至2〇〇〇埃之間的一厚度 154107.doc -16· 201135873 之TiN，但可使用其他材料及/或厚度。 件12之間形成— —障壁層24，諸如TiN、TaN、
類似地’可在二極體14與以碳為基礎之可逆電阻切換元 如 iiN、TaN、WN、W、钥 24可係約loo 1材料及/或厚 第二導體22可包括一障壁層26，諸如TiN、Τ&Ν、wn、 W鉬或其他類似材料。在某些實施例中，障壁層2 6可係 具有在約100埃至2000埃之間的一厚度之TiN，但可使用其 他材料及/或厚度。 根據本發明，以碳為基礎之可逆電阻切換元件12與障壁 層24及26形成與二極體14分別串聯耦合於第一導體2〇與第 二導體22之間的一 MCM裝置13。如在圖3A至圖3B中所圖 解說明’以碳為基礎之可逆電阻切換元件12包括具有一第 一寬度W1之一第一部分i2a、具有小於第一寬度W1之一第 二寬度W2之一第二部分12b、及搞合於第一部分i2a與第 二部分12b之間的一第三部分12c。 第一部分12a具有圍繞介電插腳58c之一第一部分安置之 一環狀形狀’且第二部分12b具有圍繞介電插腳58c之一第 二部分安置之一環狀形狀。亦可使用其他形狀。第一部分 12a具有一厚度T1及第一電阻R1，第二部分12b具有一厚度 T1及一第二電阻R2，及第三部分l2c具有一第三電阻R3， 其中R3»R1、R2。舉例而言，第三電阻R3可係在約100χ_ 1 OOOx Rl、R2之間。在實例性實施例中，高電阻第三部分 154107.doc .17- 201135873 12c包括便於裂縫形成之sp3缺陷線。 在此實例性實施例中，第一寬度W1大致與二極體“之 寬度相同。第一寬度W1可在約3〇〇埃與約15〇〇埃之間，更 一般而言在約200埃與約5000埃之間。然而，熟習此項技 術者應理解，第一部分12a可具有大於或小於二極體Μ之 寬度之一第一寬度W1。 第一寬度W2在約200埃與約1400埃之間，更—般而士在 約1〇0埃與約侧埃之間。簡明起見，剩餘說明將又以料 基礎之可逆電阻切換元件12稱作「碳元件12」。碳元件I] 可係熱CVD石墨碳。厚度T1可在約1〇埃與約川埃之間更 一般而言在約7埃與約1 〇〇埃之間。 下表1闡述用於形成熱CVD石墨碳材料之實例性製程條 件，s亥熱CVD石墨碳材料可用於形成碳元件丨2。 、 表1.用於石墨碳之實例性熱CVD製程參數
700-900 ~~ 1 ___ 實例性前體包括氫（H2)及烴化合物；烴化合物可具有分^ 式CxHy，其中X在介於自約丨至4之範圍内且^介於自約 至1〇之範圍内。可使用或不使用一載氣來進行cvd ;若仓 用一載H，則減可包含任一適合之情，陵或非反應性葬 體，諸如He、Ar、H2、Kr、Xe、N2等中之一者或多者^ 154107.doc •18· 201135873 :使用其他前體、載氣、流動速率、比、壓力及，或溫 記憶體單元1〇4亦可包括一電介質側壁襯襄54，電介質 側壁襯襄54可包括氮化石夕（「叫队」）、氮化蝴（「bn」）或 其「他類似電介質材料。側壁襯裏54可係藉由原子層沈積 (ALD」）、PECVD或其他類似方法形成，且可具有在約 5〇埃與約1GG埃之間、更一般而言在約3()埃與約埃之間 的一厚度。可使用其他厚度及沈積方法。 再次參照圖3B，側壁襯裏54可形成為安置於碳元件12之 -側壁上之一環或套圈’但可使用其他形狀。側壁襯裏Η 可在隨後沈積一富氧電介質插腳58c期間保護碳元件以之 側壁。在2009年8月5日提出申請且標題為「A Cell That Includes a Carbon-Based Memory Element and Methods of Forming the Same」序號為 i2/536 457之美國專 利申請案（「’457中請案」）(檔案號SD_MXA_335)中閣述用 於形成電介質側壁襯裏之方法及設備，出於各種目的該申 請案特此以全文引用之方式併人本文卜電介質插㈣^ 可包括二氧化矽或其他類似電絕緣材料。 雖然不希望受到任-特定理論約束，但如在圖3c中所圖 解說明’咸信流經記憶體單元1〇a之電流工流經第二導體 22、碳元件12之第—部分⑺、第三部分以及第二部分 Ub，且經由二極體14至第一導體2〇。另外，械信若 R3»R1、R2 ’則當將一充分高之偏壓電壓或電流(例如在 ’力3伏至8伏之間或約0.5巾八至“ mA之間）施加至記憶體 I54107.doc •19· 201135873 單元10a時第三部分12C形成將便於裂縫形成之一高電阻 區。 雖然圖3 A中所圖解說明之實例性實施例展示碳元件丨之係 在二極體14上方，但熟習此項技術者應理解碳元件12可替 代地定位於二極體14下方。另外，雖然實例性記憶體單元 10包括耦合至二極體14之MCM 13，但熟習此項技術者將 理解根據本發明之記憶體單元i 〇可替代地包括分別耦合於 第一導體20與第二導體22之間供與遠處製造之引導元件一 起使用之MCM裝置。 圖3D至圖3F圖解說明圖2A之記憶體單元1〇之一替代實 例性實施例之剖視圖。參照圖3D，記憶體單元1〇b包括與 二極體14分別串聯耦合於第一導體2〇與第二導體22之間的 一碳元件12,。記憶體單元1〇b亦可包括一側壁襯裏54，、一 第絕緣層56、一第二絕緣層60、一障壁層62、以及黏合 層、抗反射塗層及/或可分別與第一導體2〇及/或第二導體 22—起使用用以改良裝置效能及/或促進裝置製造之類似 層（未展示）。 第一絕緣層56係由不同於第二絕緣層6〇之一材料製造。 用於形成第絕緣層56及第二絕緣層60之材料較佳地係易 於蝕刻，且在彼此之間及在每一絕緣材料與電介質材料 (諸如二氧化矽）之間具有良好之蝕刻選擇性。舉例而言， 可使用碎、氮化#、氧化碎、氧化㉝、其他類似氧化物/ 氮化物或其他類似材料來形成第一絕緣層56及第二絕緣層 60 〇 154107.doc •20· 201135873 在某些實施例中，第一絕緣層56包括約200埃至5〇〇埃、 更一般而言100埃至1000埃之氮化矽，且第二絕緣層6〇包 括約200埃至500埃、更一般而言1〇〇埃至1〇〇〇埃之二氧化 铪。可使用其他絕緣材料及/或厚度。 障壁層62可包括TiN、TaN、W、WN、鉬或其他類似材 料。在某些實施例中’障壁層62可係具有在約5〇〇埃至 1000埃之間的一厚度之TiN，但可使用其他材料及/或厚 度。 根據本發明，碳元件12’與障壁層24及62形成與二極體 14分別串聯耦合於第一導體2〇與第二導體22之間的一 MCM裝置》如在圖3D至圖3E中所圖解說明，碳元件12包 括具有一第一寬度W1，之一第一部分12a，、具有小於第一 寬度W1’之一第二寬度W2·之一第二部分12b，、及耦合於第 一部分12a'與第二部分i2b'之間的一第三部分12c，。第一部 刀12a具有圍繞第二絕緣層6〇及障壁層62安置之一環樣形 狀，且第二部分12b’具有圍繞第一絕緣層56安置之一環樣 形狀。可使用其他形狀。第一部分丨2 a'具有一厚度τι·及第 一電阻R1’，第二部分12b•具有一厚度T1，及一第二電阻 R2 ’及第二部分12c’具有一第三電阻R3'，其中R3'>>R1'、 R2’。舉例而言，第三電阻R3,可在約ι〇〇χ1〇〇〇χ R1,、R2, 之間。在實例性實施例中，高電阻第三部分12c，包括便於 裂缝形成之sp3缺陷線。 在此實例性貫施例中，第一寬度W1，大於二極體14之寬 度。第一寬度W1，可在約320埃與約1560埃之間，更一般而 154107.doc •21 · 201135873 言在約220埃與約5060埃之間。 第二寬請，在約220埃與約,彻埃之間，更一般 約⑵埃與約侧埃之間。碳元㈣.可係諸如上文以。 所蘭述之所形成之熱CVD石墨碳，且可具有在約师 观之間、更-般而言在約7埃與约1〇〇埃之間的」产 記憶體單元⑽亦可包括-電介質側壁襯襄54.，該電解 質側壁襯裏可包括Si3N4、BN或其他類似電介質材料。側 壁襯裏54’可係藉由ALD、pECVD或其他類似方法形成且 可具有在約50埃與約1〇〇埃之間的、更一般而言在約3〇埃 與約3〇0埃之間的-厚度。可使用其他厚度及沈積方法。 側壁襯裏54·可形成為安置於碳元件12，之一側壁上之一 環或套圈但可使用其他形狀。側壁襯襄54'可在隨後沈 積一富氧電介質58期間保護碳元和之側壁。 雖然不希望又到任一特定理論約束’但如在圖3F中所圖 解說明，咸k流經記憶體單元⑽之電流r流經第二導體 22、障壁層62、碳元件12.之第一部分12a，、第三部分i2c, 及第一 #分121>'’且經由二極體14至第一導體20。另外， A >>KV ' R2' ’則當將一充分高之偏壓電壓或電流 施加至δ己憶體單元10b時第三部分12c，形成將便於裂縫形成 之一高電阻區。 雖然圖3D中所圖解說明之實例性實施例展示碳元件12, 係在一極體14上方’但熟習此項技術者應理解碳元件12，可 替代地疋位於二極體丨4下方。另外，雖然實例性記憶體單 154107.doc -22- 201135873 兀l〇b包括耦合至二極體14iMCM 13,，但熟習此項技術 者將理解根據本發明之記憶體單元i 〇 b可替代地包括分別 耦合於第一導體20與第二導體22之間供與遠處製造之引導 元件一起使用之MCM裝置。 用於記憶體單元之實例性製造製程 現在參照圖4A至圖4K，闡述形成根據本發明之—實例 性記憶體層級之一第一實例性方法。如下文將闡述，該第 一記憶體層級包括複數個記憶體單元，每一記憶體單元包 括一引導元件及耦合至該引導元件之一可逆電阻切換元 件。可在該第一記憶體層級上方製造額外記憶體層級（如 先前參照圖2C至圖2D所闡述）。 參照圖4A，圖中將基板100展示為已經歷數個處理步 驟。基板100可係任一適合基板，諸如矽、鍺、矽鍺、未 摻雜、經摻雜 '體、絕緣體上矽（「簡」）基板或者具有 或不具有額外電路之其他基板。舉例而言，基板1〇〇可包 括一個或多個η井或p井區（未展示）。 在基板100上方形成隔離層1〇2。在某些實施例中，隔離 層102可係二氧化矽、氮化矽、氧氮化矽層或任一其他適 合絕緣層。 在隔離層102形成之後，在隔離層1〇2上方形成一黏合層 104(例如，藉由物理氣相沈積或另一方法）。舉例而言，黏 合層104可係在約2〇至約5〇〇埃之間、且較佳為約1〇〇埃之 氣化欽或另—適合黏合層，諸如氮化组、氮化鶴、-個或 夕個黏合層之組合或類似層。可採用其他黏合層材料及/ 154107.doc •23· 201135873 或厚度。在某些實施例中，黏合層104可係可選的。 在黏合層104形成之後，在黏合層104上方沈積一導電層 106。導電層1〇6可包括任一適合導電材料，諸如鎢或另一 適當金屬、重摻雜半導體材料、一導電矽化物、一導電石夕 化物-鍺化物、一導電鍺化物或藉由任一適合方法（例如， 化學氣相沈積（「CVD」）、PVD等等）沈積之類似材料。在 至少一個實施例中，導電層1〇6可包含在約200埃至約25〇〇 埃之間的鎢。可使用其他導電層材料及/或厚度。 在導電層106形成之後’圖案化及姓刻黏合層及導電 層106。舉例而言，可藉助一軟或硬遮罩使用習用微影技 術及濕式或乾式蝕刻處理來圖案化及蝕刻黏合層1 〇4及導 電層106。在至少一個實施例中，黏合層1〇4及導電層 經圖案化及蝕刻以形成大致平行、大致共面第一導體2〇。 第一導體20之實例性寬度及/或各第一導體2〇之間的間距 介於自約200埃與約2500埃之間，但可使用其他導體寬度 及/或間距。 在已形成第一導體20之後，在基板100上方形成一電介 質層58a以填充第一導體2〇之間的空洞。舉例而言，可^ 基板100上沈積約3000埃至7000埃之二氧化矽並使用化學 機械拋光或一回蝕製程將其平坦化以形成一平坦表面 110。平坦表面110包括由電介質材料分離之第—導體2〇之 曝露之頂部表面（如圖所示）。可使用其他電介質材料（諸 如，氮化矽、氧氮化石夕、低让電介質等）及/或其他電介質層 厚度。實例性低"介質包括摻碳氧化物、石夕碳層或類似 154W7.doc •24- 201135873 物。 在本發明之其他實施例中，可使用一鑲嵌製程來形成第 一導體20,於該鑲嵌製程中，形成、圖案化及蝕刻電介質 層58a以形成第一導體20之開口或空洞。然後可用黏合層 104及導電層1〇6(及/或一導電晶種、導電填料及/或障壁層 (若需要））來填充該等開口或空洞。然後可平坦化黏合層 104及導電層106以形成平坦表面110。在此一實施例中， 黏合層104將給每一開口或空洞之底部或側壁加襯。 在平坦化之後’形成每一記憶體單元之二極體結構。參 照圖4B，在基板1 〇〇之經平坦化之頂部表面丨丨〇上方形成一 障壁層28 ^障壁層28可係在約20埃與約500埃之間、且較 佳為約100埃之氮化欽或另一適合障壁層’諸如氮化钽、 氮化鎢、鎢、鉬、一個或多個障壁層之組合、組合其他層 之障壁層（諸如’鈥/氮化鈦、钽/氮化钽或鎢/氮化鎢堆疊 或類似堆疊）。可採用其他障壁層材料及/或厚度。 在沈積障壁層28之後，開始沈積用以形成每一記憶體單 元之一極體之半導體材料（例如’圖2及3中之二極體14)。 每二極體可係如先前所闡述之一垂直p_n或p_i_n:極體。 在某些實施例中，每二極體由一多晶半導體材料（諸如多 晶矽、一多晶矽•鍺合金、多晶鍺）或任一其他適合材料形 成。為方便起見，本文中闡述一多晶矽之下指二極體之形 成。應理解，可使用其他材料及/或二極體組態。 參圖4B ’在障壁層28形成之後，在障壁層上沈積一 重摻雜n+矽層Ma。在某些實施例中，n+矽層14a在沈積時 154107.doc -25- 201135873 處於非的狀i中》在其他實施例中，n+石夕層l4a在沈積 時處於一多晶狀態中。可採用CVD或另一適合製程來沈積 n+矽層14a。在至少一個實施例中，n+矽層丨“可由（舉例 而言）具有約1X1021 Cm·3之—摻雜濃度之自約100埃至約 1000埃較佳為約100埃之摻磷或砷之矽形成。可使用其 他層厚度、摻雜類型及/或摻雜濃度。可對n+矽層14a進行 原位摻雜，舉例而言，藉由在沈積期間流入一施主氣體。 可使用其他摻雜方法（例如，植入）。 在沈積n+矽層14a之後，在n+矽層14a上方形成一輕摻 雜、本徵及/或非故意摻雜矽層14b。在某些實施例十，本 徵矽層i4b在沈積時處於一非晶狀態中。在其他實施例 中，本徵矽層14b在沈積時處於一多晶狀態中。可採用 CVD或另一適合沈積方法來沈積本徵矽層ub。在至少一 個實施例中，本徵矽層14b之厚度可係約5〇〇埃至約Μ⑼ 埃、較佳約2500埃。可使用其他本徵層厚度。 可在沈積本徵矽層14b之前在n+矽層14a上形成一薄（例 如，數百埃或更少）鍺及/或矽·鍺合金層（未展示）以防止及/ 或減少摻雜劑自n+矽層14a遷移至本徵矽層14b中（如先前 併入之'331申請案中所闡述）。 重摻雜p型矽或者係經沈積並藉由離子植入來摻雜或者 係在沈積期間進行原位摻雜以形成_ p+矽層1钭。舉例而 S，可採用一毯覆P+植入將硼植入本徵矽層14b内之—預 定深度。實例性可植入分子離子包括bf2、bF3、B、Ga、 AI及類似物。在某些實施例中，可採用約1-5X1015個離子/ 154107.doc -26 - 201135873 cm2之一植入劑量。可使用其他植入物種及/或劑量。此 外，在某些實施例中，可採用一擴散製程。在至少一個實 施例中，所形成之p+矽層14c具有在約100埃與約700埃之 間的一厚度，但可使用其他p+矽層大小。 在P+矽層14C形成之後，在p+矽層14c上方沈積矽化物形 成金屬層52 ^實例性矽化物形成金屬包括濺鍍或以其他方 式沈積之鈦或鈷。在某些實施例中，矽化物形成金屬層Μ /、有在、力1 〇埃與約200埃之間、較佳地在約2〇埃與約5〇埃 之間且更佳地為約2G埃之-厚度。可使用其他石夕化物形成 金屬層及/或厚度。可在矽化物形成金屬層52頂部處形成 氮化物層（未展示）。 在夕化物形成金屬層52形成之後，可在約54〇它下執行 一 RTA步驟達約一分鐘以形成矽化物層5〇，從而消耗所有 或一部分矽化物形成金屬層52。在該RTA步驟之後，可使 用一濕式化學法剝除來自矽化物形成金屬層52之任一殘留 氮化物層，如以上所闡述且如此項技術中所已知。 在矽化物形成金屬層52上方沈積一障壁層24。障壁層24 可在約20埃與約500埃之間、且較佳為約200埃之氮化鈦或 另適合障壁層，諸如氮化组、氮化鎢、鎢、翻、一個或 多個障壁居> Λ 尽疋組合、組合其他層之障壁層（諸如，鈦/氮化 组/氮化纽或鎢/氮化鎢堆疊或類似堆疊）。可採用其他 障J層材料及/或厚度。可使用任一適合方法形成障壁層 56舉例而言’可採用PVD、ALD或類似方法。 」後，在障壁層24上方沈積一第一層80，且在第一層80 154107.doc •27· 201135873 上方沈積第二層82。如下文將闡述，在一鑲嵌製程中將使 用層80及82形成將用可逆電阻切換材料進行填充之空洞。 就此而言’有時將層80及82稱作「犧牲層」。 第一犧牲層80係由不同於第二犧牲層82之一材料製造。 用於形成第一犧牲層80及第二犧牲層82之材料較佳地係易 於蝕刻’且在彼此之間及在每一犧牲材料與電介質材料 (諸如一氧化石夕）之間具有良好之触刻選擇性。舉例而言， 可使用矽、鍺、碳或其他類似材料來形成第一犧牲層8〇及 第二犧牲層82。 在至少一個實施例中，第一犧牲層80包括約2〇〇埃至約 500埃、更一般而言1〇〇埃至1000埃之碳，且第二犧牲層82 包括約200埃至500埃、更一般而言1〇〇埃至1〇〇〇埃之鍺。 可使用其他犧牲層材料及/或厚度。可使用任一適合方法 形成第一犧牲層80及第二犧牲層82。舉例而言，可採用 CVD、PVD、ALD或類似方法。 如在圖4C中所示，圖案化及蝕刻第二犧牲層82、第一犧 牲層80、障壁層24、矽化物層50、二極體層i4a至14c及障 壁層28以形成具有一第一宽度wi之柱132。舉例而言，柱 132可具有在約300埃與約1500埃之間、更一般而言在約 200埃與5000埃之間的一第一寬度W1。柱132應該具有與 下方之導體2 0大約相同之間距及大約相同之寬度贾1，以 使得每一柱132形成於一導體20之頂部上。可容許某些不 對準。 舉例而言，可沈積光阻劑' 使用標準光微影技術將其圖 154107.doc -28· 201135873 案化，可钮刻層82、80、24、5〇、14a至14c及28,且然後 可移除該光阻劑。另一選擇係，可在障壁層82頂部上形成 某一其他材料（舉例而言，二氧化矽）之一硬遮罩，在頂部 上存在底部抗反射塗層（r BARC」）之情形下，然後對其 進行圖案化及蝕刻。類似地，電介質抗反射塗層 (「DARC」）可用作一硬遮罩。 可使用任一適合遮蔽及蝕刻製程來形成柱132。舉例而 言，可藉助約1微米至約！^微米、更佳地約12微米至約 1.4微米之光阻劑（rPR」）使用標準光微影技術來圖案化層 82、80、24、50、14a至14c及2^較薄之PR層可與較小之 臨界尺寸及技術節點一起使用。在某些實施例中，可在該 PR層下方使用氧化物硬遮罩以在蝕刻期間改良圖案轉印且 保護下伏層。 可使用任何蝕刻化學法、及任何適合蝕刻參數、流動速 率、腔壓、功率位準、製程溫度及/或蝕刻速率。 在蝕刻之後，可使用一稀釋氫氟酸/硫酸清潔劑來清潔 柱132。無論在蝕刻之前是否執行pR灰化，皆可在任一適 合清潔工具（諸如，可自Semito〇l，Kalispell, Montana購得 之Raider工具）中執行此清潔。實例性敍刻後清潔可包括 使用超稀釋硫酸（例如，約丨5至丨8 wt%)達約6〇秒及使用 超稀釋氫氟酸（「HF」）(例如，約〇4_〇6 wt%)達約6〇秒。 可使用或可不使用兆頻超音波。 如在圖4D中所示，使用一收縮技術窄化第一犧牲區⑼以 形成具有一第二寬度W2之第一犧牲區8〇。在某些實施例 154i07.doc •29· 201135873 中，經收縮之第一犧牲區80具有在約200埃與約14〇〇埃之 間、更一般而έ在約1〇〇埃與約4900埃之間的一第二寬度 W2。熟習此項技術者應理解，可使用其他第二寬度貨2 值。 較佳地，可採用選擇性地僅縮短第一犧牲區8〇之寬度且 較佳地不影響柱Π2之其他層之收縮技術。可藉由橫向地 對其等進行蝕刻來達成第一犧牲層8〇之寬度之收縮。 舉例而3，若第一犧牲區8 〇包含碳，則可使用任一適合 之碳層收縮技術，諸如基於一選擇性濕式蝕刻化學法、乾 式蝕刻化學法或高能電漿物種之技術。舉例而言，可使用 適當之前體氣體（例如，〇2、NH3、H2、N2〇、c〇、c〇2等） 形成氧、氫及/或胺（NH2)之高能電漿物種且將使用該高能 電漿物種來選擇性地細化第一犧牲區8〇之寬度。可（舉例 而言）藉由控制電漿無方向性之程度來控制第一犧牲區8〇 之底切量，可藉由（舉例而言）調變壓力、電漿密度、離子 百分比及離子能量來控制電漿無方向性之程度自身。與使 用一遙遠電漿源相比，當使用原位尺!^電漿時，無方向性控 制好像得以改良。 然後，可在柱132上方沈積一電介質層58b以填充柱132 之間的空洞《舉例而言，可沈積約2〇〇〇埃至7〇〇〇埃之二氧 化石夕且使用化學機械拋光或一回触製程將其平坦化以移除 多餘電；I質材料58b且形成一平坦表面84，從而形成圖4E 中所圖解說明之結構。平坦表面84包括由電介質材料58b 分離之柱132之已曝露頂部表面（如圖所示）。可使用其他電 154107.doc 201135873 介質材料（諸如氮化矽、氧氮化矽、低k電介質等等）及/或 其他電介質層厚度。實例性低k電介質包括摻碳氧化物、 矽碳層或類似物。 然後，藉由（諸如）一選擇性濕式或乾式蝕刻製程來移除 第一犧牲區80及第二犧牲區82，以形成空洞86，從而形成 圖4F中所示之結構。舉例而言，可使用任一乾式蝕刻技術 相對於二氧化矽選擇性地蝕刻碳及鍺。 然後，可在空洞86中保形地沈積一碳材料層12，從而形 成圖4G中所示之結構。舉例而言，可藉由使用熱cvd石墨 碳保形地沈積在約10埃與約3〇埃之間、更一般而言在約7 埃與力100埃之間的熱CVD石墨碳來形成碳層丨2。用於形 成熱CVD石墨碳之實例性製程參數係闡述於上表丨中。熟 習此項技術者應理解，可使用其他以碳為基礎之材料、： 積方法及/或厚度。 奴層12具有一垂直側壁厚 如在圖4G中所圖解說 ——· 一 一…Λ汁伙 Τ1。在某些實施例中，磁居 J r 灰層12具有在約7埃與約100埃之 間、且更佳地在約1 〇埃盘約3 〇检 7』味/、，·、；! π埃之間的一垂直側壁厚度 Τ1。可使用其他厚度。 又 如在圖4Η中所圖解說明，在碳層 反增12上方沈積一保形電介 質層54。可使用氮化矽、氧氮 礼虱化矽、氮化硼、低k電介質 或其他類似電介質材料形点雷人陆 何叶小成電介質層54。實例性低k電介 質包括摻碳氧化物、石夕碳層或龅 厌增及類似物。電介質層54具有一 垂直側壁厚度T2。在某歧實旛你丨士 呆一貫施例中，電介質層54具有在約 50埃與約1〇〇埃之間、更一妒 丄 I而s在約30埃與約300埃之間 154107.doc •31- 201135873 的一垂直側壁厚度Τ2β可使用其他厚度。可使用任一適合 方法形成層54。舉例而言，可採用pECVD、ald或類似方 法。 參照圖41，在基板100上方沈積一電介質層58c以填充空 洞86。舉例而言，可沈積約15〇〇埃至約35〇〇埃之二氧化 石夕。可使用其他電介質材料（諸如氮切 '氧氮化石夕、低k 電介質等等)及/或其他電介質層厚度。實例性低让電介質包 括摻碳氧化物、矽碳層或類似物。使用機械化學拋光或一 回蝕製程平坦化該結構以移除多餘電介質材料58c且形成 一平坦表面88，從而形成圖4J中所圖解說明之結構。平坦 化可移除電介質側壁襯裏54及碳元件12之部分。因此，平 坦表面8 8包括由電介質材料5 8 c分離之電介質側壁襯裏$ 4 及碳元件12之曝露之頂部表面（如所展示）。 參照圖4K，在電介質層58c平坦化之後，以與形成第一 導體20類似之一方式形成一第二導體22。舉例而言，在某 些實施例中，可在沈積用於形成第二導體22之一導電層 140之前，沈積一個或多個障壁層及/或黏合層％。 導電層140可由任一適合導電材料形成，諸如鎢、另一 適合金屬、重摻雜半導體材料、一導電矽化物、一導電石夕 化物-鍺化物、一導電鍺化物或藉由任一適合方法（例如， C VD、PVD等）沈積之類似材料。障壁層及/或黏合層％可 包括氮化鈦或另一適合層，諸如氮化鈕、氮化鎢、一個或 多個層之組合、或任一（任何）其他適合材料。在至少一個 實施例中，導電層140可包含約200埃至約25〇〇埃之鎢，且 154107.doc -32- 201135873 障壁層/黏合層26可包含約20埃至約5〇〇埃之TiN。可使用 其他導電層及障壁層材料及/或厚度。 可圖案化及餘刻所沈積之導電層14〇及障壁及/或黏合層 26以形成第二導體22。在至少一個實施例中，第二導體22 係大致平行、大致共面導體’其沿一不同於第一導體2〇之 方向延伸。 在本發明之其他實施例中，可使用一鑲嵌製程來形成第 二導體22,於該鑲嵌製程中，形成、圖案化及蝕刻一電介 質層以形成導體22之開口或空洞。可用黏合層26及導電層 140(及/或一導電晶種、導電填料及/或障壁層（若需要））來 填充該等開口或空洞。然後可平坦化黏合層％及導電層 140以形成一平坦表面。 在第二導體22形成之後，可將所形成之結構退火以使所 沈積之二極體Μ之+導體材料結晶（及/或藉由石夕化物形成 金屬層52與ρ+區14c之反應形成矽化物區）^在至少一個實 施例中，可在約600至80(rc、且更佳在約65〇與75〇。(：之間 的度下之氮氣中執行該退火達約1 〇秒至約2分鐘。可 使用其他退火時間、溫度及’或環境。當每一矽化物形成 金屬層區52與p+區14e反應時所形成之⑪化物區可在退火 期間充當形成二極體14之下伏沈積半導體材料之「結晶模 板二或Ba種」（例如，將任一非晶半導體材料改變為多 曰:半導體材料及/或改良二極體14之整體晶體性質)。藉此 提供更低電阻率之二極體材料。 現在參照SI 5A至圖5L ’闡述形成根據本發明之一實例 I54107.doc -33· 201135873 性記憶體層級之一替代實例性方法。如下文將闡述，該第 一記憶體層級包括複數個記憶體單元，每—記憶體單元包 括一引導元件及搞合至該引導元件之—可逆電阻切 件。可在該第一記憶體層級上方製造額外記憶體層級(如 先前參照圖2C至圖2D所闡述）。 參照圖5A，基板100展示為已經歷數個處理步驟，且包 括隔離層102、大致平坦、大致共面之第一導體2〇、電介 質層58a及平坦表面11〇。 參照圖5B，在基板100之經平坦化之頂部表面ιι〇上方形 成障壁層28、重摻雜n+矽層14a、輕摻雜、本徵及/或非故 意摻雜矽層14b、P+矽層14c及矽化物形成金屬層52，執行 一 RTA步驟以形成矽化物層5〇，且在矽化物形成金屬層52 上方沈積障壁層24，如上文結合圖4B所闡述。 然後，在障壁層24上方沈積第一絕緣層56，在第一絕緣 層56上方沈積第二絕緣層60，且在第二絕緣層60上方沈積 障壁層62。如上文所闡述，第一絕緣層56係由與第二絕緣 層60不同之一材料製造，用於形成第一絕緣層％及第二絕 緣層60之材料較佳地係易於蝕刻，且在彼此之間及在每一 絕緣材料與電介質材料（諸如二氧切）之間具有良好之钱 刻選擇性。舉例而^'，可使用矽、氮化矽、氧化矽、氧化 鋁、其他類似氧化物/氮化物或其他類似材料來形成第一 絕緣層56及第二絕緣層6〇。 在至少一個實施例中，第一絕緣層56包括約200埃至約 500埃、更一般而言1〇〇埃至1〇〇〇埃之氧化鋁，且第二絕緣 154107.doc •34· 201135873 層60包括約200埃至500埃、更一般而言10〇埃至1〇〇〇埃之 氣化妙。可使用其他絕緣材料及/或厚度。可使用任一適 合方法形成第一絕緣層56及第二絕緣層60。舉例而言，可 採用CVD、PVD、ALD或類似方法。 障壁層62可包括TiN、TaN、W、WN、鉬或其他類似材 料。在某些實施例中，障壁層62可係具有在約5〇〇埃至 1〇〇〇埃之間的一厚度之TiN，但可使用其他材料及/或厚 度。 然後’將圖案化及姓刻障壁層62、第二絕緣層6〇、第一 絕緣層56、障壁層24、矽化物層50、二極體層14a至14c及 障壁層28以形成具有一第一寬度冒丨之柱132ι，如在圖5C中 所示。舉例而言，柱132,可具有在約300埃與約15〇〇埃之 間、更一般而言在約200埃與5000埃之間的一第一寬度 W1。柱132’可具有與下方之導體2〇大約相同之間距及大約 相同之寬度W1，以使得每一柱132,形成於一導體2〇之頂部 上。可容許某些不對準。 舉例而言，可沈積光阻劑、使用標準光微影技術將其圖 案化’可钱刻層62、60、56、24、50、14a至14c及28，且 然後可移除該光阻劑。另一選擇係，可在障壁層62頂部上 形成某一其他材料（舉例而言，二氧化矽）之一硬遮罩，在 頂部上具有BARC之情形下，然後對其進行圖案化及蝕 刻。類似地，可將DARC用作一硬遮罩。 可使用任一適合遮蔽及蝕刻製程來形成柱132，。舉例而 °可藉助約1微米至約1 ·5微米、更佳地約1.2微米至約 154107.doc •35- 201135873 1.4微米之光阻劑使用標準光微影技術來圖案化層62、 60、56、24、50、14a至14c及28。較薄之PR層可與較小之 臨界尺寸及技術節點一起使用。在某些實施例中，可在該 PR層下方使用氧化物硬遮罩以在触刻期間改良圖案轉印且 保護下伏層。 可使用任何蝕刻化學法、及任何適合蝕刻參數、流動速 率、腔壓、功率位準、製程溫度及/或蝕刻速率。 在蝕刻之後，可使用一稀釋氫氟酸/硫酸清潔劑來清潔 柱1 32’。無論在蝕刻之前是否執行pR灰化，皆可在任一適 合清潔工具（諸如一 Raider工具）中執行此清潔，如上文所 提及。實例性蝕刻後清潔可包括使用超稀釋硫酸（例如， 約1.5至1.8 wt%)達約60秒及使用超稀釋HF(例如，約〇4_ 0.6 wt%)達約60秒。可使用或可不使用兆頻超音波。 然後，可在柱^]，上方沈積一電介質層58b以填充柱132· 之間的空洞’從而形成圖5D中所示之結構。舉例而言，可 沈積約2_埃至7_埃之二氧化矽。在藉由cMp平坦化頂 部表面之後’然後使用一回蝕製程移除多餘電介質材料 5扑至矽化物層50之頂部上’從而形成一表面以，從而形 成圖5E中所圖解說明之結構。可使用其他電介質材料（諸 如氮化石夕、氧氮化石夕、低k電介質等等）及/或其他電介質層 厚又實例/·生低k電介質包括摻碳氧化物、矽碳層或類似 物。 如在圖5F中所示’使用-收縮技術窄化第-絕緣區56以 形成具有一寬度W3之第-絕緣區56及各柱之間的空洞 154I07.doc -36- 201135873 87。在某些實施例中’第一絕緣區56具有在約2〇〇埃與約 1400埃之間、更一般而言在約1〇〇埃與約49〇〇埃之間的一 寬度W3 ^熟習此項技術者應理解，可使用其他值。 較佳地，採用選擇性地僅減小第一絕緣區56之寬度且較 佳地不影響柱132,之其他層之收縮技術。可藉由（舉例而 言）橫向地對其等進行蝕刻來達成第一絕緣區％之寬度之 收縮。 又 舉例而言，若第一絕緣區56包括氧化鋁，則可使用任一 適合之氧化！S收縮技術，諸如基於—選擇性濕絲刻化學 法、乾式蝕刻化學法或高能電漿物種之技術。舉例而古， 可使用稀釋之HF溶液或HF蒸汽來選擇性地細化第一 ^緣 區56之寬度。可藉由（舉例而言）控制蝕刻時間或濃度來 控制第一絕緣區56之底切量。 、然後，可在空洞87中保形地沈積一碳材料層11，從而形 成圖5G十所不之結構。舉例而言，可藉由使用熱CvD石墨 碳保形地沈積在約10埃與約30埃之間，更一般而言在約7 埃與約1GG埃之間的熱CVD石.1碳來形成碳層11。用於形 =熱CVD石墨碳之實例性製程參數係闡述於上表1中。熟 習此項技術者應理解’可使用其他以碳為基礎之材料、沈 積方法及/或厚度。 在圖5G中所圖解說明，碳層丨1具有一垂直側壁厚度 T1。在某些貫施例中，碳層u具有在約1〇埃與約3〇埃之 間、且更佳地在約7埃與約100埃之間的一垂直側壁厚度 τι'。可使用其他厚度。 又 154107.doc -37- 201135873 如在圖5H中所圖解說明，在碳層11上方沈積-保形電介 質層53。可使用氮化秒、氧氮化石夕、I化硼、低k電介質 或其他類似電介質材料形成電介質層53。實例性低k電介 質包括掺碳氧化物、石夕碳層或類似物。電介質㈣具有一 垂直側壁厚度T2’。在某些實施例中，電介質層54，具有在 4 50埃與約1〇〇埃之間、更一般而言在約观與約则埃之 間的一垂直側壁厚度T2，。可使用其他厚度。可使用任一 適。方法形成層53。舉例而言，可採用pECVD、ald或類 似方法。 然後’使用一各向異性蝕刻移除電介質層53之橫向部 分，^而僅保留側壁部分54,，如在圖51中所圖解說明。舉 例而吕’可使用濺链触刻或其他適合製程來各向異性地姓 刻電介質層53。可使用其他蝕刻製程。 使用一第二各向異性蝕刻移除碳層11之橫向部分，從而 將側壁部分保留為碳元件12，，從而形成大致平行之柱，如 在圖5J中所圖解說明。舉例而言，可使用一減鑛钮刻或其 他適合製程來各向異性地蝕刻碳層丨丄。 然後’在基板1〇〇上方沈積一電介質層58c以填充空洞 87。舉例而言，可沈積約1500埃至約3500埃之二氧化矽。 可使用其他電介質材料（諸如氮化石夕、氧氮化石夕、低k電介 _ * )或其他電介質層厚度。實例性低k電介質包括摻 碳氧化物、石夕碳層或類似物。使用機械化學抛光或一回姓 裝程平坦化該結構以移除多餘電介質材料他且形成一平 坦表面90’從而形成圖5K中所圖解說明之結構。平坦化可 154107.doc •38· 201135873 移除電介質側壁襯裏54·及碳元件12，之部分。因此，平坦 表面90包括由電"質材料58c分離之電介質側壁襯襄π及 碳元件12·之曝露之頂部表面（如所示）。 參‘、圖5L ’在電介質層58。平垣化之後，以與形成第一 . ㈣2〇類似之-方式形成-第二導體22。舉例而言，在某 些實粑例中，可在沈積用以形成第二導體22之一導電層 140之前，沈積一個或多個障壁層及/或黏合層％。 導電層140可由任_適合導電材料形成，諸如鶴、另一 適合金屬、重換雜半導體材料、—導電石夕化物、一導電石夕 化物-鍺化物、-導電鍺化物或藉由任—適合方法（例如， C VD _ PVD等）沈積之類似材料。障壁層及，或黏合層％可 包括氮化鈦或另一適合層，諸如氮化紐、氣化u或 多個層之組合、或任一(任何)其他適合材料。在至少一個 實施例中’導電層14〇可包含約·埃至約25⑼埃之鶴，且 障壁層/黏合層26可包含約2〇埃至約5〇〇埃之TiN。可使用 其他導電層及障壁層材料及/或厚度。 可圖案化及蝕刻所沈積之導電層14〇及障壁及/或黏合層 26以形成第二導體22。在至少一個實施例巾，第三導體a • 係、大致平行、大致共面導體，其沿—不同於第-導體20之 方向延伸。 在本發明之其他實施例中，可使用-鑲嵌製程來形成第 二導體22,於該鑲嵌製程中，形成、圖案化及㈣一電介 質層以形成導體22之開口或空洞。可用#合層臟導電層 14〇(及/或一導電晶種、導電填料及/或障壁層（若需要））來 154107.doc •39- 201135873 填充該等開口或空洞。然後可平坦化黏合層26及導電層 140以形成一平坦表面。 在第二導體22形成之後，可將所形成之結構退火以使所 沈積之二極體14之半導體材料結晶（及/或藉由矽化物形成 金屬層52與p+g14c之反應形成矽化物區），如上文所闡 述。 上文說明僅揭示本發明之實例性實施例。熟習此項技術 者將顯而易見對歸屬於本發明範疇之對以上所揭示設備及 方法之修改。 因此，雖然已結合本發明之實例性實施例來揭示本發 明，但應理解，其他實施例可歸屬於由以下申請專利範圍 所界定之本發明精神及範疇内。 【圖式簡單說明】 圖1係根據本發明之一實例性記憶體單元之一圖示； 圖2 A係根據本發明之一實例性記憶體單元之一簡化透視 圖； 圖2 B係根據本發明之一第一實例性記憶體層級之一部分 之一簡化透視圖； 圖2C係根據本發明之一第一實例性三維記憶體陣列之一 部分之一簡化透視圖； 圖2D係根據本發明之一第二實例性三維記憶體陣列之一 部分之一簡化透視圖； 圖3 A係根據本發明之一實例性記憶體單元之一剖視圖； 圖3B係按圖3 A中所示之線3B-3B所指示之一剖視圖； 154107.doc 201135873 圖3C係圖3A之實例性記憶體單元之一部分剖視圖； 圖3D係根據本發明之另一實例性記憶體單元之一剖視 圖； 圖3E係按圖3D中所示之線3E-3E所指示之一剖視圖； 圖3F係圖3D之實例性記憶體單元之一部分剖視圖； 圖4A至4K圖解說明在實例性地製造根據本發明之一單 個記憶體層級期間之一基板之一部分之到視圖.及 圖5A至圖5LK解說明在替代地實例性地製造根據本發 明之一單個記憶體層級期間之一某杌 丞做之—部分之剖視圖。 【主要元件符號說明】 10 記憶體單元 10a 記憶體單元 10b 記憶體單元 11 碳材料層 12 可逆電阻切換元件 12' 碳元件 12a 第一部分 12a' 第一部分 12b 第二部分 12b， 第二部分 12c 第三部分 12c， 第三部分 13 金屬-碳-金屬寰置 13' 金屬-碳-金屬裂置 154107.doc -41 - 201135873 14 引導元件 14a 重摻雜n+矽層 14b 本徵矽層 14c ρ+ί夕層 20 第一導體 22 第二導體 24 障壁層 26 障壁層及/或黏合層 28 障壁層 32 第一記憶體層級 40 單片三維陣列 42 第一記憶體層級 44 記憶體層級 50 石夕化物層 52 矽化物形成金屬層 53 電介質層 54 電介質層 54' 電介質層 56 第一絕緣層 58 電介質層 58a 電介質層 58b 電介質層 58c 電介質層 60 第二絕緣層 154107.doc -42- 201135873 62 障壁層 80 第一犧牲層 82 第二犧牲層 84 平坦表面 86 空洞 87 空洞 88 平坦表面 140 導電層 100 基板 102 隔離層 104 黏合層 106 導電層 110 平坦表面 132 柱 132' 柱 154107.doc •43

Claims (1)

  1. 201135873 七 1. 2. 3. 4. 5. 6. 、申請專利範圍： 種可逆電阻切換金屬_碳_金屬（「MCM」）裝置，其包 含： 一第一導電層； 一第二導電層；及 一可逆電阻切換元件，其安置於該第一導電層與該第 一導電層之間’其中該可逆電阻切換元件包括熱cvD石 墨材料且包括便於裂縫形成之一高電阻區。 青求項1之裝置，其中該可逆電阻切換元件包含具有 第寬度之一第一部分、具有小於第一寬度之一第二 寬度之一第二部分及耦合於該第一部分與該第二部分之 間的一第三部分。 如請求項2之裝置，其中： 該第-部分具有一第一電阻，該第二部分具有一第二 電阻，且該第三部分具有一第三電阻；且 $第三電阻大於該第一電阻及該第二電阻。 月求項3之裝置，其中該第三電阻係介於該第一電阻 及/或該第二電阻之約100倍與1000倍之間。 如求項1之裝置’其進一步包含—電介質材料，其中 °亥可逆電阻切換元件係毗鄰該電介質材料安置。 如請求们之裝置’其進—步包含—第—絕緣層及一第 ::緣層，其中該可逆電阻切換元件包含圍繞該第二絕 之第一部分及圍繞s亥第一絕緣層安置之—第 二部分。 # 154107.doc 201135873 7. 如請求項1之奘罟 其中該可逆電阻切換元件包含介於 約7埃與約100埃之間的一厚度。 、 8. 如明求項1之裝置，其中該高電阻區包含叩3缺陷線。 成可逆電阻切換金屬-絕緣體-金屬（r mcm」） 結構之方法，該方法包含： 形成第一導電層及第二導電層；及 在该第一導電層與該第二導電層之間形成一可逆電阻 刀換元件，其中該可逆電阻切換元件包括一熱CVD石墨 材料且具有便於裂縫形成之一高電阻區。 10’如明求項9之方法，其中形成該可逆電阻切換元件包含 形成帶有具有一第一寬度之一第一部分、具有小於第一 寬度之一第二寬度之一第二部分及搞合於該第一部分與 S玄第二部分之間的一第三部分之該可逆電阻切換元件。 11.如請求項10之方法，其中： 該第一部分具有一第一電阻，該第二部分具有一第二 電阻’且該第三部分具有一第三電阻；且 該第三電阻大於該第一電阻及該第二電阻。 12·如請求項11之方法，其中該第三電阻係介於該第一電阻 及該第二電阻之約100倍與1000倍之間。 13. 如請求項9之方法，其進一步包含形成一電介質材料， # +該可逆電阻切換元件係圍繞該電介質材料安置。 14. 如請求項9之方法，其進一步包含形成一第一絕緣層及 一第二絕緣層，其中該可逆電阻切換元件包含圍繞該第 二絕緣層安置之一第一部分及圍繞該第一絕緣層安置之 154107.doc 201135873 一第二部分β 1 5.如睛求項9夕士·、j_ 約7埃心 其中該可逆電阻切換元件包含介於 力7埃與約100埃之間的-厚度。 如”月求項9之方法’其中該高電阻區包含。 17· 一種根據如請求項9之方㈣成之觀。 18. 如請求項9夕古、、+ ’其進一步包含形成與該可逆電阻切 換元件串聯耦合之一引導元件。 19. 如請求項18之方法，其中該引導元件包含-ρ-η或p-i-n二 極體。 2〇·如請求項18之方法，其中該引導元件包含—多晶二極 體。 21. —種根據如請求項18之方法形成之記憶體單元。 22. 一種形成一可逆電阻切換金屬-碳-金屬（「MCM」）結構 之方法’該方法包含： 形成具有一第一寬度及小於該第一寬度之一第二寬度 之一特徵；及 在該特徵之一側壁上安置一可逆電阻切換元件，其中 該可逆電阻切換元件包括熱CVD石墨材料。 23 ·如凊求項22之方法，其中該可逆電阻切換元件具有介於 約7埃與約100埃之間的一厚度。 24. 如請求項22之方法，其中安置該可逆電阻切換元件包含 在該特徵上方沈積一保形碳材料層。 25. 如請求項22之方法，其中安置該可逆電阻切換元件包含 藉由一化學氣相沈積技術在介於約600°C與約1 〇〇〇°C之 154107.doc 201135873 間的一溫度下沈積碳材料。 26_如請求項22之方法’其進一步包含在該可逆電阻切換元 件上方沈積一保形電介質材料層。 27. —種根據如請求項22之方法形成之MCM。 28. —種形成一可逆電阻切換金屬-碳-金屬（「mcm」）結構 之方法，該方法包含： 形成一第一導電層； 在該第一導電層上面形成一第一絕緣材料層； 在s亥第一絕緣材料層上面形成一第二絕緣材料層，該 第一絕緣材料不同於該第一絕緣材料； 在該第二絕緣層上面形成一第二導電層；及 在該第二導電層、該第一絕緣材料層及該第二絕緣材 料層上女置一可逆電阻切換元件，其中該可逆電阻切換 元件包括熱CVD石墨材料。 29. 如„月求項28之；5r法’其十該可逆電阻切換元件包含具有 第-電阻之一第一部分、具有一第二電阻之一第二部 分及耦合於該第-部分與該第二部分之間的-第三部 分0 月求項29之裝置，其中該第三電阻大於該第一電阻及 該第二電阻。 '求項30之裝置’其中該第三電阻係介於該第一電阻 及/或該第—電阻之約⑽倍與1()⑻倍之間。 耷求項28之方法’纟中該可逆電阻切換元件具有介於 、·勺7埃與約1000埃之間的一厚度。 154107.doc 201135873 33.如請求項28之方法，其中安置該可逆電阻切換元件包含 在該第二導電層、該第一絕緣材料層及該第二絕緣材料 層上沈積一保形碳材料層。 .34·如請求項28之方法，其中安置該可逆電阻切換元件包含 藉由一化學氣相沈積技術在約6〇(rc與約1〇〇〇它之間的 一溫度下沈積碳材料。 35.如清求項28之方法，其進一步包含在該可逆電阻切換元 件上方沈積一保形電介質材料層。 36· —種根據如請求項28之方法形成iMCM。 37. —種形成一記憶體單元之方法，該方法包含： 形成一第一導體； 在該第一導體上面形成一特徵，該特徵具有具有一第 一寬度之一第一部分及具有小於該第一寬度之一第二寬 度之一第二部分； 在该特徵之一側壁上形成一可逆電阻切換元件，其中 该可逆電阻切換元件包括熱CVD石墨材料；及 在°亥可逆電阻切換元件上面形成一第二導體。 38. 如請求項37之彳法，彡中該可逆電阻切換元件具有介於 約7埃與約1〇〇埃之間的一厚度。 .39·如印求項37之方法，其中安置該可逆電阻切換元件包含 在6亥特徵上方沈積一保形碳材料層。 40.如請求項37之方法，其中安置該可逆電阻切換元件包含 玄立 | 化予氣相沈積技術在約600。〇與約1〇〇〇。〇之間的 一溫度下沈積碳材料。 154107.doc 201135873 41. 42. 43. 44. 45. 46. 47. 方法，其進一步包含在該 件上方沈積一仅於根 ^ m阻切換兀 m保形電介質材料層。 如凊求項37之方法，其中形成該特徵包含： 形成一第一犧牲材料層； :::-犧牲層上面形成一第二犧牲材料層，其中該 -犧牲材料不同於該第—犧牲材料； I第#牲材料層及該第二犧牲材料層圖案化及蚀 刻至該第一寬度； 將該第一犧牲材料層收縮至該第二寬度； 她鄰該第一犧牲材料層及該第二犧牲：料層形成一電 介質層；及 移除該第-犧牲材料層及該第二犧牲材料層以在該電 介質層中形成一空洞。 如凊求項37之方法’其進_步包含形成與該可逆電阻切 換元件串聯搞合之一引導元件。 如請求項43之方法，其中該引導元件包含一”或…二 極體。 如請求項43之方法，直φ兮· A 八T該引導元件包含一多晶二極 體。 一種根據如請求項37之方法形成之記憶體單元。 一種形成-記憶體單it之方法，該方法包含： 形成一第一導體； 在該第-導體上面形成一第—絕緣材料層，其中該第 一絕緣材料層具有一第一寬度； 154107.doc • 6 - 201135873 在該第、絕緣層上面形成一第二絕緣材料層其 第一絕緣材料不同於贫笫一绍接从丨 、^ 个）J於该第，絕緣材料，且其令該第 緣材料層具有該第一寬度； 將該第一絕緣材料層收縮至小於該第-寬度之一第二 寬度； — 在乂、星收縮之第一絕緣材料層及該第二絕緣材料層上 形成-可逆電阻切換元件，其中該可逆電阻切換元件包 括熱CVD石墨材料；及 在該可逆電阻切換元件上面形成一第二導體。 48. 49. 50. 51. 52. 53. 54. 如咕求項47之方法，其中該可逆電阻切換元件具有介於 約7埃與約1〇〇埃之間的一厚度。 如清求項47之方法’其中形成該可逆電阻切換元件包含 在該經收縮之第—絕緣材料層及該第二絕緣材料層上面 沈積一保形碳材料層。 如請求項47之方法，其中形成該可逆電阻切換元件包含 藉由一化學氣相沈積技術在約600。(：與約lOOOt：之間的 一溫度下沈積碳材料。 如請求項47之方法，其進一步包含在該可逆電阻切換元 件上方沈積一保形電介質材料層。 如請求項47之方法，其進一步包含形成與該可逆電阻切 換元件串聯搞合之一引導元件。 如請求項52之方法，其中該引導元件包含一 p_n或p_i_n二 極體。 如請求項52之方法，其中該引導元件包含一多晶二極 154107.doc 201135873 體。 55. —種根據如請求項47之方法形成之記憶體單元。 56. —種記憶體單元，其包含： 一第一導體； 一特徵，其安置於該第一導體上面，該特徵具有具有 一第一寬度之一第一部分及具有小於該第一寬度之一第 二寬度之一第二部分； 一可逆電阻切換元件，其安置於該特徵之—側壁上， 其中該可逆電阻切換元件包括熱CVD石墨材料；及 一第二導體，其安置於該可逆電阻切換元件上面。 57. 如請求項56之記憶體單元’其中該可逆電阻切換元件具 有介於約7埃與約1〇〇埃之間的一厚度。 58. 如請求項56之記憶體單元，其進一步包含安置於該可逆 電阻切換元件上面之一保形電介質材料層。 59. 如請求項56之記憶體單元，其進一步包含與該可逆電阻 切換元件_聯耦合之一引導元件。 60. 如請求項59之記憶體單元，其中該引導元件包含— pi或 p-i-n二極體。 61. 如請求項59之記憶體單元，其中該引導元件包含一多晶 二極體。 62. —種記憶體單元，其包含： 一第一導體； 一第一絕緣材料層，其安置於該第一導體上面，其中 該第一絕緣材料層具有一第二寬度； 154107.doc 201135873 一第二絕緣材料層，其安置 Φ访势-* 絕緣層上面’其 口〆第— 邑緣材料不同於該一 矛.·、&緣材枓，且其中該第 二絕緣材料層具有一第一寬度： 、 一可逆電阻切換元件，其$ ^ 丹女置於該第一絕緣材料層及 該第二絕緣材料層上，装+ 再中s亥可逆電阻切換元件包括熱 CVD石墨材料；及 一第二導體，其安置於該可逆電阻切換元件上面。 63. 64. 65. 66. 67. 如4求項62之記憶體單元，其中該可逆電阻切換元件具 有介於約7埃與約100埃之間的一厚度。 如叫求項62之記憶體單元，其進一步包含安置於該可逆 電阻切換元件上方之一保形電介質材料層。 如凊求項62之記憶體單元，其進一步包含與該可逆電阻 切換元件串聯耦合之一弓丨導元件。 如請求項65之記憶體單元’其中該引導元件包含一ρ_η或 p-i-n 二極體。 如請求項65之記憶體單元，其中該引導元件包含一多晶 二極體。 154107.doc 9·
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