TW201112404A - Apparatus for SRAM bit cell and CAM bit cell - Google Patents
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201112404 六、發明說明： 【發明所屬之技術領域】 本發明係有關於靜態隨機存取記憶體（Static Random Access Memory，SRAM )的位元單元結構與提供 具有改善的待機漏電流（Isb )的位元單元的方法，以獲 得改善的待機動作、改善的Vcc，min、降低的供應位準有 最小功率、高速讀取時間。 位元單元包括一個新的佈局與單元電晶體中的多重 厚度閘極氧化層。本發明的用途提供將SRAM利用於具 備邏輯電路或使用者指定的電路之積體電路的優點。除 了 SRAM位元單元的SRAM陣列，SRAM單元也具備改 善的穩定度且提供可靠的操作於廣泛的狀況中。製作包 括本發明特徵的SRAM位元單元的方法可以相容於現存 的技術狀況與計劃的半導體製程。 【先前技術】 現今一般對電子電路的需求，特別是被製作為半導 體製程中積體電路的電子電路的需求，是基板上的或内 建的§己憶儲存元件陣列。這些元件可以是動態隨機存取 記憶體（DRAM)單元，也可以是靜態隨機存取記憶體 (SRAM)單元。DRAM H SRAM記憶體稱為揮發性記 憶單元，其中要是移除供應積體電路的電源，儲存的資 料就會消失。DRAM單元可以提供非常密集的陣列，因 為DRAM單兀只需要單一的存取電晶體與儲存電容。然 而，DRAM電路具有相對較慢的讀取與寫入時間，而且 0503-A34830TWF/richi 4 201112404 需要較複雜的控制電路。每一個DRAM單元以充電於漏 電容的方式儲存資料，因此DRAM陣列必須週期性地更 新來維持狀態。這需要處理器週期性地停止其他運算來 執行更新循環，或是專用的記憶控制器（較常使用於目 前生產的裝置）來執行更新循環。SRAM陣列需要較多 的矽區域，因為每個位元單元一般是由6個或更多電晶 體所組成的鎖相器。然而只要供應電壓存在，SRAM單 元就會保持資料。更進一步的優點是SRAM單元的存取 φ 時間比起DRAM單元快，使得SRAM單元在暫存或工作 資料的儲存上（如處理器的快取記憶體）特別有吸引力。 最近的晶片系統（SOC )設計通常併入一個或多個核心。 這些核心通常是預先設計的流程的處理器（如DSPs、 ARMs、RISC、或微處理器），與該處理器鄰接或在附近 配置了一個SRAM單元的第1級（L1 )快取記憶體，使 得運算處理速度能夠更快。 積體電路使用於電池驅動裝置的情況日漸提高。例 φ 如，SOC可能用於提供全部或大部分用來實現行動電 話、手提電腦、筆記型電腦、影音播放器、攝錄影機、 相機、智慧型電話、或PDA主要功能的電路。在這些裝 置中，客戶定義的邏輯或許可的處理器核心設計會與其 他預定的或巨集的單元（如微處理器、數位信號處理器、 核心（如ARM、RISC、或相似核心功能）、行動電話模 組等）整合在一起。 在SRAM位元單元中，資料會儲存在兩個逆相關的 儲存節點中。一對CMOS反相器（由四個MOS電晶體組 0503-A34830TWF/richi 5 201112404 成）被配置做為一拴鎖單元。在互補式MOS (CMOS) 技術中，每一個儲存節點是由兩個M0S電晶體的閘極端 子所形成，並且接收由兩個M0S電晶體組成的反相器的 輸出。 第1圖顯示一典型6T配置的SRAM位元單元1〇。 在第1圖中，一對MOS傳導閘PG1、PG2電性分別連接 一對資料線（也稱為位元線BL與BLB )至儲存接點1 與SN2。傳導閘PG1與PG2在習知技術中一般是由NM〇s 電晶體所組成。圖中顯示一正的供應電壓Vdd，其範圍 在0.6伏特到3.0伏特或更高，主要視技術而定。上拉電 晶體PU1與PU2由PM0S電晶體組成，並且會將正的供 應電壓電性連接至一個或另一個儲存節點，依單 元10的狀態而定。目中也顯示一第2供應電M Vss，通 常是接地。 兩個下拉電晶體PD1與PD2(也是NM0S電晶體） 將負的或接地電壓vss電性連接至1或另—個儲存節 點SN1與SN2，依位it單元的狀態而定。位元單元是— 個鎖相H，只要供應電源足以正確地操作電路，該鎖相 器會無限時地保存資料狀態。兩個分別由pm、pDi與 PU2、PD2所組成CMOS反相器徙屮▲… ▲ 々窃伋此交錯耦合，而他們 ^呆作用來連續地增強儲存於儲存節點髓與撕的電 =兩個儲存節點如圖中顯示彼此反相。#隱為邏輯 狀態1 (通常為高電位），SN2在pi “ 間會為邏輯狀態 〇C通常是低電位），反之亦然。 當SRAM位元單元10被寫入’互補的寫入資料會分 〇503-A34830TWF/richi 201112404 別輸入位元線對BL與BLB。字元線WL上正的控制信號 會電性連接至兩個傳導閘PG1與PG2的閘極。電晶體 PU1、PD1與PU2、PD2的所訂定的尺寸能夠使位元線上 的資料覆寫儲存的資料，藉此寫入SRAM位元單元10中。 當SRAM位元單元10被讀取，正的電壓施加於字元 線WL，傳導閘PG1與PG2允許位元線BL與BLB電性 連接至儲存節點SN1與SN2來接收資料。不同於動態記 憶單元，如果電源供應Vdd維持在足夠的高位準下， φ SRAM位元單元在讀取期間不會喪失其儲存的狀態。因 此讀取動作結束後就不需要進行寫回（writeback)的動 作。 位元線BL與BLB構成一對互補的資料線對。這兩 條成對的資料線可電性連接至一差動感應放大器（未表 示於圖中），而差動電壓可以被感應且放大，此為該技 術領域知識者所熟知的設計。這個既放大且感應的輸出 信號可以做為資料往該裝置中其他的邏輯電路的輸出。 φ 第2圖顯示另一種形式的傳統SRAM位元單元12， 其中使用了 8個電晶體（8T)並且讀取埠14的配置有附 加的功能。在第2圖中，具有第1圖所示的6T的單元10。 SRAM位元單元12另外具有一個由兩個NMOS電晶體組 成的讀取埠14，這兩個電晶體分別為讀取埠下拉電晶體 RPD與讀取埠傳導閘電晶體RPG。該讀取埠14還具有一 條只供讀取用讀取字元線RWL。先前在第1圖中的字元 線WL在第2圖的8T的單元12中是僅供寫入的寫入字 元線WWL。將讀取埠分離出來的好處是減低了讀取干擾 0503-A34830TWF/richi 7 201112404 的機率’因為儲存於位元單元的資料會被讀取動作所影 響。相對地’讀取下拉電晶體RPD會根據電性連接至其 閘極的儲存節點SN2來導通或截止。因為NMOS電晶體 具有增益’儲存在節點SN2的資料信號會被電晶體rpd 的增益放大。因此當讀取字元線RWL被施加正電壓時， 讀取傳導閘RPG會導通並且將讀取位元線rbl電性連接 至讀取下拉電晶體，因此讀取埠會輸出一個對應的資料 位元在讀取位元線RBL上。在許多應用當中，許多位元 單元的SRAM陣列被用來儲存恢復用與稍後使用的資料 或程式。SRAM單元在同樣的時間内經歷的讀取動作會 比寫入動作多。因此透過讀取埠14將讀取動作與位元單 元分離疋相當有幫助的，縱使8T的單元要使用較多的石夕 佈局面積來完成。另外’當嘗試節省電力（Vdd)時，最 小的特性量測對讀取電路而言變得更為重要，因為那是 電路中最常作動的部份。 第3圖顯示另一種習知的SRAM位元單元20，其中 使用了 10個電晶體（10T) ^在這個配置中，電路具備 兩個讀取埠’分別電性連接至6丁單元1〇的儲存節點sni 與SN2。讀取埠22與24分別具有各自的控制線RWU 與RWL2及下拉NMOS電晶體與傳導閘NM〇s電晶體。 兩條讀取位元線RBLi與RBL2分別透過傳導閘RpGi與 RPG2電性連接至下拉電晶體Rpm與RpM。下拉電晶 體分別具有一連接至儲存節點SN1與SN2的閘極。讀取 動作可以獨立或同時地進行^料個讀取埠提供了附 加的彈性並且能夠使兩個輸出同時從單元讀取出來。 0503-A34830TWF/richi 8 201112404 由於低耗電積體電路需求的持續與増加（特別是更 複雜的電池供電的攜帶裝置），SRAM單元需要具有良 好的省電特性。電力消耗的限制方法之一必須倚靠待機 漏電流（此後以Isb表示）。當SRAM單元沒有正在使 用，SRAM陣列會處於待機模式。待機時的漏電流Isb必 須被減小。在習知的技術中，盡可能地降低待機模式時 的正電源供應來減低CMOS電路的電力消耗的方法廣為 知曉。用來決定Vcc位準的公制是Vcc，min。提供一個具 φ 備低的vcc，min值的SRAM單元是很明顯有利的。而這 對於6T儲存單元而言很難有效地去實施，這是因為裝置 尺寸的縮小以及製程的進步所導致的製程變動與其他限 制漸增。 然而上述的電路仍具有優秀的時間（讀取速度）並 且可以不產生讀取干擾錯誤而有效地操作。最後的特性 可以稱為電路的穩定性。一個維持穩定性的方法是降低 施加至SRA1V[儲存單元的Vcc，min。而隨著半導體製程 • 的進步’裝置尺寸持續縮小。更小的裝置的使用導致裝 置的表現有極大的變動幅度。為了維持這些裝置的操作 可靠性，必須要有—個較低的Vcc,min。雖然降低Vcc，min 是一個降低耗電的好方法，但降低Vcc，min對SRAM陣 列也是必要的。 因此’我們需要一個改良的SRAM位元單元結構， 該結構具有較低待機漏電流Isb、改善的vcc，mjn用以降 低待機耗電、與改善的存取速度（特別是讀取動作時）， 同時維持習知半導體製程技術用來製造積體電路的相容 0503_A34830TWF/richi 9 201112404 性，並且不增加明顯的部驟與成本。 【發明内容】 這些或其他問題大致被解決或避開，藉由本發明的 實施例達成了技術上的優點。本發明提供一種SRAM位 元單元在儲存單元電晶體具備較厚的閘極氧化層，在讀 取埠電晶體具備較薄的閘極氧化層。厚閘極氧化層使用 於儲存單元電晶體提供了穩定的資料儲存與較低的待機 電流。薄閘極氧化層使用於讀取埠電晶體提供了快的讀 取時間與允許較低的Vcc，min。供應至讀取埠的電力可電 性連接至裝置的邏輯部分，同時供給至儲存單元電晶體 的電力可以比較高來改善可靠度。本方法是用來形成具 有雙重閘極氧化層厚度的SRAM單元並且其製程步驟可 以相容於現行用於半導體製造的步驟流程。 在一個實施例中，一種SRAM位元單元的裝置，包 括： 一半導體基板；以及至少一個SRAM位元單元，形 成於上述半導體基板的一個部分。其中上述至少一個 SRAM位元單元更包括具備第一閘極介電層厚度的電晶 體，與具備較薄的第二閘極介電層厚度的附加電晶體， 上述較薄的第二閘極介電層厚度在上述第一閘極介電層 厚度的75%- 99%之間。 在另一個實施例中，一種SRAM位元單元的積體電 路，包括：一邏輯部分，形成於半導體基板的第一部分， 且具備複數電晶體，上述電晶體的其中一些具有較薄的 0503-A34830TWF/richi 10 201112404 閘極介電層；與一 SRAM陣列。其中SRAM陣列包括複 數個SRAM位元單元，每個SRAM位元單元形成在半導 體基板的第二部分。SRAM位元單元更包括具備較厚的 閘極介電層厚度的電晶體，與具備較薄的第二閘極介電 層厚度的附加電晶體，上述附加電晶體電性連接至具備 較厚的閘極介電層厚度的電晶體。上述較薄的第二閘極 介電層厚度在上述第一閘極介電層厚度的75%- 99%之 間。 φ 在另一個實施例中，一種CAM位元單元的裝置，包 括： 一半導體基板；以及至少一個CAM位元單元，形成 於上述半導體基板的一個部分。其中上述至少一個CAM 位元單元更包括具備第一閘極介電層厚度的電晶體，與 具備較薄的第二閘極介電層厚度的附加電晶體，上述較 薄的第二閘極介電層厚度在上述第一閘極介電層厚度的 75%- 99%之間。 φ 本發明内容描述了本發明部分的實施例，並非限定 本發明。本發明其他附加的特徵與優點將會於在此後說 明，該說明的内容構成本案申請專利範圍的標的。熟知 此技藝人士可以暸解本案的觀點與實施例可以做為基礎 來修改或設計其他結構或製程來實施與本案相同目的。 因此熟知此技藝人士應能瞭解相似的結構並未脫提本發 明的精神與範疇，本發明的範疇將由後述的申請專利範 圍所定義。 0503-A34830TWF/richi 11 201112404 【實施方式】 本發明較佳的實施例的製作與使用方法將詳述如 下。本發明所提供的許多發明應用概念可以實施於種類 廣泛的特定内容中。以下所討論的特定實施例僅是描述 製作與使用本發明的特定方法而非限制本發明的範疇。 第4圖係本發明一實施例，顯示一個8T SRAM位元 單元40的電路圖，其中包含了本發明的雙重閘極氧化層 的特徵。在第4圖中6T儲存單元部分42具備2個如第 1-3圖所示的PMOS上拉電晶體PU1與PU2，以及4個 如第1-3圖所示的NMOS電晶體PG1、PG2、PD1與PD2。 在此發明中，厚閘極介電層被用於形成這四個NMOS電 晶體。藉由厚閘極介電層的使用，SRAM儲存單元部分 42的待機電流Isb下降並且穩定度提昇。至於8T SRAM 位元單元的讀取埠部分44，則相反地採用薄閘極氧化介 ‘層。薄閘極介電層會使讀取較快並且有較低的 Vcc，min。事實上在一個具備邏輯核心部份的積體電路 中，讀取部分44可以與該邏輯部分一起生產並且使用該 邏輯部分的薄閘極介電層與電力。因此NMOS讀取埠電 晶體RPG與RPD有較快的反應時間使讀取週期較快，並 且允許較低的Vcc，min使讀取動作時的耗電降低。 閘極介電層可以是傳統習知技術所知的石夕氧化層、 二氧化矽、矽氮化物、矽氮氧化合物與其他包含矽的電 介質。高k值的閘極介電層可能會被使用，例如在本發 明一些實施例中，電介質包括具備或不具備矽酸鹽及氧 的铪、鍅可被使用。儲存單元部分42的薄閘極介電層厚 0503-A34830TWF/richi 12 201112404 度二讀取部分44的厚閑極介 .=，，佳的選… • 5-0太90。在一個沒有限制的例子中，厚的間極介電層 的半導體製程中由二氧切所形成。2.43奈米 電層厚度在這個例子中是由熱氧化所形成。但 *日應用於任何半導體製程並且有利於現今與規劃中 的5不28奈米、22奈米甚至更小尺寸的製程。 在SRAM位元單元的實施例中，狄剔位元單元的 :也會為了更進—步達到本發明雙㈣極氧化 的優點而變更。 入雷^描述②些優點，首先顯示—個傳統具有單閘極 二電層厚度的位元單元。第5圖顯示一個认施訂位元 〇的平面佈局圖’其具備閘極介電層厚度為定值。 m、，主動區以〇d表示該主動區形成在隔離領 /歹1淺層溝渠隔離STI或L0C0S隔離）之間。如同 =域知識者所熟知的，主動區包括擴散區其延伸至半 2基板並且可以摻雜來形成N或P型領域與輕摻雜的 而主動區也可包含附加的移植來形成源極或 2肩域。主動區可以位於半導體晶圓片的表面或是位 於外延形成於絕緣體fS〇n 水丄 时 1 上的矽層當中。電晶體形成 早το區域中，其使用沈積或圖案化在介電材料（覆 ί = 2上）上的閘極導體來形成。閘極介電層在此 千面圖中無法看到，但多晶石夕閘極會以ρ〇表示。完整的 電晶體會利用Ρ0層將共用間極端子電性連接在一起，並 且會使用金屬層卜金屬層1被標示為Ml。在實施例中， 〇503-A34830TWF/richi 201112404 金屬層2也被使用並且被標示為m2，根據第5圖中的陰 影鍵’金屬層2使用陰影來與其他區域區別。第2圖中 每一個電晶體是例如在矽基板上。主動區〇D形成m〇S 電晶體的源極與汲極領域。儲存單元電晶體pG1、PG2、 PU1、PU2、PD1、PD2顯示於圖中並組成6T的SRAM 位元單元佈局。讀取埠電晶體rPD與rPg也顯示於圖中 並且形成第2圖的讀取埠電路。 第6圖顯示第5圖中6-6’線段的剖面圖。主動區〇d 由隔離領域所分離，閘極介電層61覆蓋在主動區上並且 位於電晶體閘極多晶矽P〇下。在習知第6圖的剖面構造 中，閘極介電層61在讀取部分與在6T的儲存單元皆是 相同的厚度。接觸層C〇的形成將金屬層〗的部分河1連 接至多晶矽。金屬層透過一個或多個層間介電層（ILD， 未顯示）所形成的隔離體彼此隔離並且也與多晶矽隔 離。氧化物、氮化物、氮氧化物與包括層間介電賢的碳 可以被使用於此。金屬層M1與厘2可以使用沈積技術由 鋁、鋁合金、銅、或銅合金等形成。當使用銅或銅合金 時，如習知技術所熟知的，單鑲嵌或雙鑲嵌與CMp技術 可以用來形成導體。同樣在習知技術中，内襯物質（或 是所謂的BARC與ARC層）與多相介電質可以用來形 成金屬層與間隔離層。 金屬2的讀取位元線RBL覆蓋在8T位元單元的讀 取埠上w以這樣的傳統佈局配置，需要金屬2、通道（金 屬1上的通道VI)、金屬1的部分⑷、接觸層c〇將讀 取位元線RBL連接至位元單元。 0503-A34830TWF/richi 201112404 亓4不—個使用本發明技術特徵的8T的位元單 路實施I:::局圖。第7圖的平面圖是顯示第4圖的電 其他佑m非限定的佈局方式。該電路當然也可使用 = = 而這些變化的佈局都可視為本發明附加 第7圖中，6T的儲存單元72與形成於〇〇層 =主動區-起佈局’單元的範圍由隔離領域如奶所
，電日日體的閘極以多晶石夕形成並且覆蓋在閘極介電 ；(圖中無法看幻。繼〇S電機挺P(H、PD卜PD2 1、_G2電陡連接至兩個PM〇S上拉電晶體PU1與PU2。 早疋的讀取埠74的配置鄰接與電性連接至6T單元72， 同第4圖的電路圖。讀取埠中的兩個麵電晶體分 別是讀取下拉電晶體RPD與讀取傳導閘RpG，兩者皆為 NMOS電晶體。 除了兩個不同厚度的閘極介電層的使用（厚的問極 介電層使用於6T的儲存單元72讀顧邠電晶體内，薄 的閘極介電層使用於讀取部分74内的讀取埠NM〇s電晶 體内），第7圖所示的單元佈局實施例也包括了改善的 讀取位元線構造。在這個實施财，讀取位元線紐由 金屬層1 (以Ml表tf )所形成。如以下即將說明的，藉 由，制讀取位元線的金屬化，使其僅為金屬丨連接至讀 取單元的讀取埠（如同讀取傳導閘電晶體RpG只有一個 接觸層，沒有其他介於其關通道），讀取位元線狐 的電容與讀取速度比起冑統位元單元的佈局有大幅地 善。 第8圖顯示第7圖的佈局圖中8_8，線段的剖面圖。 0503-A34830TWF/richi 15 201112404 f「8圖中’主動11 QD由隔離氧化物所界定。覆蓋在主 動區上方6T的位元復盍在主 入+a 早兀區域内的是具有第1厚度的閙栖 介電層61。覆蓋扃主紅广， 予又Θ7間極 雷屉0目士ά 動區上方的讀取部分内的是閘極介 ρ=二 的第2閘極厚度。薄閘極介電層盘厚 =介電層的比例可以有报多種變化，在此視“二 =二薄閘極厚度可以是W倍的厚_厚= =疋該比例為0·85_0.99、0 85鲁甚至是〇 85_"〇 倍。/、他的範例可包括 0.75_0 95、0 75 0 90 0 75_0 80 阜的介電層的重要優點是允許讀取埠電晶 體以較4速度切換，並且以較低的Vee，min操作 對8T電路的讀取琿而言更為重要。將厚的介電層使用於 6T儲存單元部分中對單元的穩定性而言相當重要，並且 也提供了 SRAM單元（包括儲存節點）的寫入部分的較 低待機漏電流Isb。相對於以傳統方法所實行的同樣的單 儿，結合兩個不同介.電層厚度的NM〇s電晶體於一個 SRAM位兀單凡提供了明顯的省電與與表現上的優點。 另外，相較於薄介電層厚度的電晶體而言，供應至6丁的 SRAM單元部分的電力可以操作於較高# ^，地位 準。因為讀取動作比寫入頻繁許多，讀取Vcc，min更為 重要。較高的Vcc’min位準供應至6T儲存陣列改善了電 路儲存部分的穩定性與可靠性。 而第8圖的剖面圖顯示金屬1讀取位元線rbl覆蓋 在電路的讀取部分上。一個單一接觸層c〇也位於金屬層 1與讀取傳導電晶體RPG的多晶矽閘極之間。 另外一張圖更好地顯示出使用單一金屬層讀取位元 16 〇503-A34830TWF/richi 201112404 - 線比起傳統8T的位元單元佈局的優點。第9圖顯示了傳 統金屬2讀取位元線的佈局剖面圖，並且也顯示了連接 至主動區需要將金屬2讀取位元線電性連接至讀取傳導 閘的汲極端子。在傳統的配置中金屬2讀取位元線透過 通道1(金屬1上的通道）電性連接至金屬層1。接著透 過接觸層CO電性連接至主動區，該主動區對應讀取傳導 閘（RPG )電晶體的一個端子。因此，電容路徑包括金 屬2、VI層的通道、金屬1、接觸層c〇、與主動區〇d φ 上的接觸阻抗。 第10圖顯示實施例的讀取位元線構造的剖面圖。第 10圖中，金屬層1讀取位元線RBL覆蓋並且接觸單一接 觸層CO,接觸層c〇接觸主動區〇D的表面。因此，阻 抗路徑只包括金屬1 Ml、單一接觸層C0、與主動區上 的接觸阻抗。 第U圖顯示一電性模擬比較的結果，該比較對]象為 傳、.充半導體製程形成第9圖金屬2讀取位元線的連接配 •置與本發明金屬1結構的實施例（例如第10圖所示）。 如第11圖所示，實施例的結構相對於傳統方法在電阻的 減低上有28%的改善，並且有相對應的讀取速度的增加。 第12圖顯示將4個8丁的位元單元7〇配置在一起的 實施例的佈局圖。如第12圖所示，位元單元7〇可以透 過由左到右垂直地重疊與由上至下水平地重疊來有效封 裝在一起。這個配置使得每個單元較薄的閘極介電層裝 ，RPD與RPG處於陣列中央的共通區域，而6T的儲存 單元的較厚的閘極介電層裝置共用主動區〇D並且形成 〇503-A34830TWF/richi 201112404 在陣列的尾端。當實杆介雷爲+灶止 光罩與光阻技術：：：二 積步驟的製程時，使用 。u阻技術來隔離區塊是較簡易的方法 單的實行方法中，製鞋可yI 個間 ^缺从 氟耘了以先沈積閘極介電層在一個卩 域’然後再沈積在另外—個區域個s 介電層厚度。 ㉗肖此形成不同的閘極 ，做為本發明另一個實施例（取代厚的介電芦 陣列的-個部分，薄的介電層形成於= ㉖取部分），兩個不同的間極介電層可以使用較
南及較，的介電常數。較高介電常數的介電層可用於6T 的儲存單70來提供高穩定性與低待機漏電流。較低介電 常數的介電層可用於位元單^的讀取部分來提供低
Vcc:min與較快的讀取速度。使用金屬ι讀取位元資料線 於讀取部分，再加上㈣兩個不㈣度的_介電層， 形成了相對於傳統技術而言可提供附加表現優點的實施 例。 第13圖顯示1〇Τ位元單元6〇的實施例佈局圖。在 第13圖中，佈局部分64的構造與前述6丁位元單元的構 造相似。1GT的單元具有兩個讀取埠，兩者分別位於單元 的兩端，且兩者皆與前述的8Τ的位元儲存單元的讀取埠 相似。在部分62中的閘極介電層厚度較部分64内的閘 極介電層厚度薄，與先前8Τ的位元單元相同。因此讀取 電晶體比起寫入電晶體具有較快的速度與較低的vt。 第14圖顯示使用金屬ι(Μ1)於對應第13圖的1〇τ 單元的佈局圖。第14圖中，可以看到金屬} (M1 )讀取 位元線RBL0與RBL1在1〇τ單元的兩端。如上所述，藉 0503-A34830TWF/richi 18 201112404 由對讀取部分限制金屬1讀取位元線，使其與單元之間 僅有一個接觸層間隔並且無其他通道，讀取路徑的電容 會降低，SRAM單元的讀取時間也會改善。 第15圖顯示一個位元單元的配置，該配置也受益於 本發明實施例的使用。内容定址記憶體（cQntent addressable memory，CAM)單元 73 顯示於第 15 圖中。 CAM單元的選擇是藉由提供資料字元給記憶體，接著記 憶體回覆找到配對資料字元的位址來實行。該電路具有 $ 6T的電晶體》從電晶體與佈局的觀點來看，與的 SRAM單元相當相似。在第15圖中，CAM單元具有一 對互補的選擇線SL與SL_(其動作類似於SRAM陣列中 的讀取位元線RBL ) ’與一輸出線ML。CAM單元73的 兩邊分別有一對反向器，由兩個上拉（PMOS)裝置與兩 個下拉（NMOS)裝置形成，其連接用來維持儲存節點的 資料。CAM單元73的兩邊也分別有一個讀取下拉電晶 體（NMOSM3或M4)及一個選擇閘極電晶體（NMOS Ml φ 或M2)。因此，此領域的知識者可以暸解CAM單元具 有與SRAM 10位元單元相同的特徵，其中儲存部分由上 拉與下拉電晶體組成，兩者電性連接來鎖存資料，而讀 取部分包括串聯在一起的2個NMOS電晶體。因為這些 相似點，使用厚的閘極氧化層於儲存反向器部分與使用 薄的閘極氧化層於電晶體Ml、M2、M3、M4，會獲得與 上述SRAM位元單元的應用相似的優點。 第16圖顯示使用主動區OD、多晶石夕導體p〇、金屬 1 Ml與接觸層CO於第15圖的CAM單元的佈局實施 0503-A34830TAVF/richi 19 201112404 例。第15圖中的讀取電晶體M1、M2、M3、M4的閘極 導體顯不在右側的部分75。如同前述ι〇τ單元與8T單 疋’在這個實施例中’相對於讀取與儲存部分71的電晶 體:讀取部分75的電晶體具備較薄的閘極介電層或較薄 的等效氧化物厚度。儲存部分71的NM〇s電晶體具備較 厚的閘極介電層，或在其他的實施例巾具備較厚的等效 氧化物厚度。這個配置的優點相當於前述sram單元使 用此配置的優點：較快取時間、較低待機漏電流、改善 的 Vcc，min。 上述的實施例是關係到SRAM位元單元使用平面 MOS電晶體的範疇。在其他也視為本發明一部分的實施 例田中’夕重閘極電晶體（如finFET )可以使用於上述 電路田中。一個二維結構的finFET裝置8〇顯示於第P 圖。FmFET形成在半導體鰭（fin)上，亨籍包括源極、 沒極與LDD擴散區，藉此形《M〇s裝置的通道與源極、 沒極端子。閘極介電層可以形成在垂直面（形成雙間極 裝置）上或在整個暴露的鰭表面（形成三重閘極裝置） 上。藉由延伸在鰭的高度或寬度上的閘極寬《，該裝置 可以具有較大的寬長比’並且不消耗石夕的面積。複數.的 縛裝置也可以形成並且連接在一起，藉此增加半導體的 尺=。閘極導體-般以垂直且劃過鰭的方式形成，並且 覆蓋在閘極介電層上，藉此完成则裝置的祕結構。 第U圖中，顯示了第17圖的finFET的剖面圖。間 極（多晶石夕或其他未知間極導體材料）具備隔_顺 sw'鰭包括源極、汲極的植入以及輕推雜的沒極擴散 0503-A34830TWF/richi 20 201112404 區，並且在摻雜區的上方具有矽化物。要注意的是當每 個矽區域面積所使用的finFET具有比實施例的平面電晶 體大的尺寸，閘極介電層可以是相同厚度或是不同厚 度。這是因為在相同的矽區域面積下，finFET的表現特 性比平面電晶體好。 在第19圖中，顯示了雙埠8T位元單元的實施例， 並且該圖中表示如何將finFET用來改善位元單元的表現 特性。佈局90顯示了前述8T的SRAM單元的主動區與 φ 多晶矽閘極。區域91是儲存節點與寫入部分，區域92 是讀取埠。在先前的實施例，寫入部分的平面電晶體具 備較厚的閘極介電層，讀取部分則是較薄的閘極介電層 以獲得快速讀取時間。在本實施例中，讀取埠電晶體RPG 與RPD形成finFET裝置95。在這個情況下，一個SRAM 位元單元有兩種不同電晶體形式也可以獲得快速讀取時 間、低Vcc，min等優點。其中平面MOS形式電晶體93 使用於儲存節點電晶體與寫入部分91，finFET電晶體95 φ 使用於8T位元單元的讀取埠。 當然本非限定的實施例也可以延伸應用至前述的 10T的SRAM位元單元與CAM位元單元中。finFET的 應用可具備均勻的閘極介電層厚度並且使用相同的閘極 介電材料做為平面電晶體。而實施例中使用的finFET當 形成於SOI層中會較為有利，因為矽鰭會垂直地延伸於 表面上且源極與汲極區會形成於鰭本身。 另外其他的實施例包括使用不同的閘極介電層厚度 於finFET裝置當中（相較於平面MOS裝置而言）的情 0503-A34830TWF/richi 21 201112404 況。其他的實施例包括使用高k介電係數於平面MOS裝 置或finFET裝置兩者或其中之一。除此之外，finFET裝 置可以是雙重閘極、三重閘極或多重閘極，並且可以包 括多個鰭（如第19圖所示）。當然單一鰭的裝置也視為 本發明的一個實施例。 在一個實施例中，提出一個具備半導體基板的裝 置，其中至少一個8T的SRAM位元單元具備雙重閘極氧 化層厚度NMOS電晶體與一個讀取埠。 在另一個實施例中，提供一個積體電路，包括：一 個半導體基板；至少一個8T的SRAM位元單元，其具備 雙重閘極氧化層厚度NM0S電晶體與一個讀取埠。該實 施例並且提供一個佈局圖，其中讀取埠的讀取位元線被 限制在第一階層的金屬化於層間介電層上，並且沒有其 他介於其間的通道。因此該實施例提供了結合了雙重閘 極*氧化層SRAM位元單元的附加表現優點。 在另一個實施例中，提供一個積體電路，包括：一 個半導體基板；至少一個10T的SRAM位元單元，其具 備雙重閘極氧化層厚度NM0S電晶體與一個雙讀取埠。 雙讀取埠中的NMOS電晶體具有的氧化層厚度比儲存單 元電晶體的氧化層厚度薄。 在另一個實施例中，一個佈局圖中包括具有雙重閘 極氧化層厚度的10T的SRAM位元單元，其中雙讀取埠 的讀取位元線被限制在第一層的金屬化於層間介電層 上，並且沒有其他介於其間的通道。因此該實施例提供 了結合了雙重閘極氧化層10T的SRAM位元單元的附加 0503-A34830TWF/richi 22 201112404 表現優點。 在另一個實施例中，提供了一種方法，包括在半導 體基板上定義出8T的SRAM位元單元佈局；在SRAM 位元單元區域的一個部分形成具備六個電晶體的6T SRAM部分，該部分包括兩個NMOS傳導閘與兩個NMOS 下拉電晶體；在位元單元區域的讀取部分形成一個讀取 埠，包括一個NMOS傳導閘與一個NMOS下拉電晶體； 使6T的位元單元部分的4個NMOS電晶體的閘極氧化層 φ 厚度比讀取部分的兩個電晶體的閘極氧化層厚度厚；並 且形成第1金屬層讀取位元線覆蓋並且接觸讀取部分， 其間沒有任何其他的通道，藉此提供降低的電容與提昇 的表現特性。 在另一個實施例中，提供了一種方法，包括在半導 體基板上定義出10T的SRAM位元單元佈局；在SRAM 位元單元區域的一個部分形成具備六個電晶體的6T SRAM儲存單元部分，該部分包括兩個NMOS傳導閘與 φ 兩個NMOS下拉電晶體；在位元單元區域的第一讀取部 分與第二讀取部分分別形成一個讀取埠，包括一個 NMOS傳導閘與一個NMOS下拉電晶體；使6T的位元單 元部分的4個NMOS電晶體的閘極氧化層厚度比兩個讀 取部分的電晶體的閘極氧化層厚度厚；並且分別形成第1 金屬層讀取位元線覆蓋並且接觸兩個讀取部分，其間沒 有任何其他的通道，藉此提供降低的電容與提昇的表現 特性。 在另一個實施例中，提供了一個SRAM位元單元， 0503-A34830TWF/richi 23 201112404 ，一元單元 第一氧化物厚度）=1：^有第—間極介電層（等效於 第二間極介電層（等效於較部分具有 另一個實施例中，這此 氡匕物厚度）。在 是氧化物。在另一個；電層其中之-的材料可以 -的材料是“介電極==介=其中之 =連Γ位元線以第1金屬層形成:並且= 接觸層連接至打的⑽ _ Λ上且偟以1個 何其他的通道。 早疋的讀取部分，其間沒有任 在另一個實施例中，裎 具備第-儲存節點部分4二:位元單元’其 元單元的、第一讀取部分。在一個CA_ 、貫施例中，儲存節點部分包且一 極介電質的電晶體，讀取部分包括第 =乂旱閘 電質的電晶體。在另一個實施例中:ca= = ==第】金屬層形成，並且透過-個接觸層 沒有任何其他的通道或其他金屬 =體=:中’camm單元在讀取部分的電 ;=Γ體。在另一個實施例中，⑽位元 k的電SB體具備高k介電絲的祕介電層與其他介 電層。 在另一個高速位元單元的配置當中，8丁的SRAM位 兀早τ〇'Η)Τ的SRAM位元單元或Cam單元具有兩個部 分：位元單元儲存部分與讀取部分。㈣存部分中，提 供了平面CMOS電晶體’在讀取部分中，提供了行戲τ 0503-A34830TWF/richi 24 201112404 •電晶體。讀取部分的電晶體給讀取部分帶來較高的操作 速度的優點。finFET電晶體包括（非限定）：雙重問極、 二重閘極與多重閘極單元。 在另一個實施例中，SRAM位元單元（不論8τ、ι〇τ、 其他或CA1V4位7C單开、a、+ ,» ,c.r l早疋）形成在—外延的絕緣層覆矽 (S^on over insulat〇r，s〇I)層上。在這個實施例中， 可以沿用任何其他實施例的特徵。也就是說，在 二T位元單元具備讀取部分（包括儲存節點） ί;極人；：二Ϊ於S〇1層。寫入部分的電晶體具有第- :介電層厚度。在另-個實施例中，寫入部分且有Γ: \電純的閘極介電層（等效於第-氧化層厚度），讀 有高k介電係數的閘極介電層（等效於第二氧 1 匕層厚度，較第第-氧化層厚度薄卜在另一丄i =:==部分具有高… 人部分與讀取部分的閘極介電質可以有中= 不同材質形成。在另一個眘祐在丨士 ^ 仁
電晶體形式而讀取部分具有電曰’體入部具有第一 ^TCikPP 、虿弟一電日日體形式。在這個SOI 晶體。d歹，’第二電晶體形式可以是finFET電 在不月的實施例與其優點已詳術地說明，然而 下不明如申請專利範圍所定義的精神盘範疇 知本技術領域的人行。例如’熟 J毕二易地瞭解在本發明的範疇下仍 〇503-A34830TWF/richi 25 201112404 有許多可變動的地方。 再者，本發明應用的觀點並沒有限制於說明書中所 述的特定方法或步驟的實施例。任何所屬技術領域中具 有通常知識者可從本發明揭示内容中理解現行或未來所 發展出的製程及步驟，只要可以在此處所述實施例中實 施大體相同功能或獲得大體相同結果皆可使用於本發明 中。因此，本發明之保護範圍包括上述製程及步驟。
0503-A34830TWF/richi 26 201112404 【圖式簡單說明】 第1圖顯示一習知技術的SRAM位元單元電路。 第2圖顯示一習知技術的8T的SRAM位元單元電 路0 第3圖顯示一習知技術的10T的SRAM位元單元電 路。 第4圖係本發明一實施例，顯示一個包含了本發明 特徵的8T SRAM位元單元的電路圖。
• 第5圖顯示一個使用傳統閘極介電層的8T的SRAM 位元單元的平面佈局圖。 第6圖顯示取自第5圖平面佈局的剖面圖。 第7圖顯示一個使用本發明雙閘極介電層的8T的 SRAM位元單元的平面佈局圖。 第8圖顯示取自第7圖實施例的平面佈局的剖面圖。 第9圖顯示使用傳統電路金屬化技術的讀取位元 連接配置的剖面圖。 ' φ 第10圖顯示本發明實施例的讀取位元線構造的剖面 圖。 第U圖顯示一電性模擬比較的結果，該比較對象為 第9圖的傳統讀取位元線金屬化與第1〇圖的本發明實施 例。 第12圖顯示本發明實施例配置4個8T的位元單元 的佈局圖。 第13圖顯示本發明實施例的10T位元單元佈局圖。 第14圖顯示使用金屬1於第13圖的實施例的佈局 0503-A34830TWF/richi 27 201112404 圖。 第15圖顯示内容定址記憶位元單元的電路圖。 第16圖顯示本發明實施例的CAM單元佈局圖。 第17圖顯示一 finFET電晶體裝置的三維結構。 第18圖顯示第17圖的finFET的剖面圖。 第19圖顯示了雙埠8T的SRAM位元單元具備了使 用finFET電晶體的讀取部分以及使用平面電晶體的另一 個部分的實施例。 本發明的圖式並非用來限定，而是以範例表示本發 明各實施例。各圖式的簡化是為了說明方便，因此沒有 按照實際比例。 【主要元件符號說明】 10、20、42、72〜6T的SRAM位元單元； 12、40、70〜8T的SRAM位元單元； 14、22、24、44、74〜讀取埠； 20、60〜10T的SRAM位元單元； 61、62〜閘極介電層； 73〜CAM單元； 91〜寫入部分； 92〜讀取部分； 93〜平面MOS形式電晶體； 95〜finFET電晶體； PU1、PU2〜上拉電晶體； PD1、PD2〜下拉電晶體； 0503-A34830TWF/richi 28 201112404 PGl、PG2〜MOS傳導閘； BL、BLB、WBL、WBLB〜位元線； WL、WWL〜字元線； RBL〜讀取位元線； RWL〜讀取字元線； RPG、RPG1、RPG2〜讀取埠傳導閘電晶體； RPD、RPD1、RPD2〜讀取埠下拉電晶體； SN1、SN2〜儲存節點； ▲ OD,〜1主動區，
W PO〜多晶石夕閘極；
Ml〜金屬1 ; M2〜僅屬2 ; VI〜通道； CO〜接觸層。
0503-A34830TWF/richi 29
Claims (1)
- 201112404 七、申請專利範圍： 1. 一種SRAM位元單元的裝置，包括： 一半導體基板；以及 至少一個SRAM位元單元，形成於上述半導體基板 的一個部分； 其中上述至少一個SRAM位元單元更包括具備第一 閘極介電層厚度的電晶體，與具備較薄的第二閘極介電 層厚度的附加電晶體，上述較薄的第二閘極介電層厚度 在上述第一閘極介電層厚度的75%- 99%之間。 2. 如申請專利範圍第1項所述之SRAM位元單元的 裝置，其中上述較薄的第二閘極介電層厚度在上述第一 閘極介電層厚度的85%- 95%之間。 3. 如申請專利範圍第1項所述之SRAM位元單元的 裝置，其中上述較薄的第二閘極介電層@度在上述第一 閘極介電層厚度的85%- 90%之間。 · 4. 如申請專利範圍第1項所述之SRAM位元單元的 裝置，其中上述至少一個SRAM位元單元包括一 6T儲存 單元，由具有上述第一閘極介電層厚度的NMOS電晶體 所組成，上述SRAM位元單元的裝置更包括一讀取埠， 由具有上述較薄的第二閘極介電層厚度的NMOS電晶體 所組成。 5. 如申請專利範圍第1項所述之SRAM位元單元的 裝置，其中上述SRAM位元單元是8T的SRAM位元單 元與10T的SRAM位元單元兩者其中之一者。 6. 如申請專利範圍第4項所述之SRAM位元單元的 0503-A34830TWF/richi 30 201112404 裝置，更包括： 第一與第二金屬層，沈積於上述基板並且被層間介 電層隔開，將上述SRAM位元單元的至少一些上述電晶 體電性連結在一起；以及 一讀取位元線，以上述第一金屬層形成並且以沒有 透過其他金屬層覆蓋在上述基板，上述讀取位元線使用 一接觸層而沒有透過其他任何的金屬層通道連接至上述 SRAM位元單元的上述讀取埠。 7. 如申請專利範圍第4項所述之SRAM位元單元的 裝置，其中上述SRAM位元單元是8T的SRAM位元單 元與10T的SRAM位元單元兩者其中之一者， 上述讀取埠包括至少一個finFET電晶體。 8. —種SRAM位元單元的積體電路，包括： 一邏輯部分，形成於半導體基板的第一部分，且具 備複數電晶體，上述電晶體的其中一些具有較薄的閘極 介電層； 一 SRAM陣列，具備複數個SRAM位元單元，每個 SRAM位元單元形成在上述半導體基板的第二部分，且 上述SRAM位元單元更包括： 6T儲存單元，由具有上述較厚的閘極介電層厚度的 NMOS電晶體所組成； 一讀取埠，由具有上述較薄的閘極介電層厚度的 NMOS電晶體所組成； 其中上述較薄的閘極介電層厚度在上述較厚的閘極 介電層厚度的75%- 99%之間； 0503-A34830TWF/richi 31 201112404 第-與第二金屬層，沈積於上述基板並且被層間介 電層隔開’將上述SRAM位元單元的至少一些上述電晶 體電性連結在一起；以及 一 Βθ 一讀取位元線，以上述第一金屬層形成並且以沒有 透過其他金屬層覆蓋在上述基板，上述讀取位元線使用 一接觸層而沒有透過其他任何的金屬層通道連接至上述 SRAM位元單元的上述讀取埠。 9. 一種CAM位元單元的裝置，包括： 一半導體基板；以及 至少一個CAM位元單元，形成於上述半導體基板的 一個部分； 其中上述至少一個CAM位元單元更包括具備第一 閘極介電層厚度的電晶體，與具備較薄的第二閘極介電 層厚度的附加電晶體，上述較薄的第二閘極介電層厚度 在上述第一.閘極介電層厚度的75%_ 99%之間。 10.如申請專利範圍第9項所述之CAM位元單元的 裝置，其中包括上述至少一個CAM位元單元的上述半導 體基板的上述部分更包括絕緣體覆矽（SOI)層。 0503-A34830TWF/richi 32
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