CN115132775A - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体结构，包含衬底，所述衬底包含掺杂硅衬底、掩埋氧化物层和硅器件层。沟槽电容器包含内电极和位于所述衬底的沟槽中的节点介电层。所述内电极和所述节点介电层穿透所述掩埋氧化物层并延伸到所述掺杂硅衬底中。选择晶体管位于所述硅器件层中并且靠近所述沟槽电容器。所述硅器件层形成硅鳍片。嵌入式接点位于所述沟槽电容器的顶部，使所述选择晶体管的掺杂区电耦合所述沟槽电容器的所述内电极。第一介电层围绕所述选择晶体管。第二介电层覆盖所述第一介电层和所述选择晶体管。接触插塞穿过所述第二介电层和所述第一介电层并与所述嵌入式接点直接接触。存储器迭层电连接到所述接触插塞。所述存储器迭层包含磁穿隧结元件。
Description
技术领域
本公开一般涉及半导体技术领域。更具体地，本公开涉及一种半导体存储器结构及其制造方法。
背景技术
磁阻随机存取存储器(MRAM)是基于硅CMOS与磁穿隧结(MTJ)技术的集成，是与现有半导体存储器如SRAM、DRAM、Flash等竞争激烈的主要新兴技术。
MRAM器件通常包含平行的第一导线阵列，例如水平面上的字线，平行的第二导线阵列，例如位于第二水平面上的位线，在垂直于第一导线的方向上隔开，以及插入在第一导线和第二导线之间的每个交叉位置处的MTJ元件。通常，存取晶体管可以设置在第一导线阵列下方以选择MRAM阵列内的某些MRAM单元用于读取或写入操作。
如本领域所知，目前已经开发出具有三晶体管和单MTJ(3T-1MTJ)配置的DRAM/MRAM单元级混合结构化存储器(D-MRAM)，以实现高性能移动SoC的有效功率降低。
借助可降低写入能量和延迟的先进垂直磁穿隧结(pMTJ)，D-MRAM能够通过替换传统的SRAM缓存来降低功耗。然而，上述3T-1MTJ D-MRAM器件的泄漏功率(leakage power)改善由于存储电容低而受到限制，导致保持时间低(low retention time)。
发明内容
本公开的目的之一是提供一种改进的具有3T-1MTJ配置的D-MRAM器件，以解决上述现有技术的缺点或问题。
本公开一方面提出一种半导体结构，包含：衬底，所述衬底包含掺杂硅衬底、掺杂硅衬底上的掩埋氧化物层、以及掩埋氧化物层上的硅器件层；沟槽电容器，包含内电极和位于所述衬底的沟槽中的节点介电层，其中所述内电极和所述节点介电层穿透所述掩埋氧化物层并延伸到所述掺杂硅衬底中；选择晶体管，位于所述硅器件层中并且靠近所述沟槽电容器，其中所述硅器件层形成硅鳍片；嵌入式接点，位于所述沟槽电容器的顶部，使所述选择晶体管的掺杂区电耦合所述沟槽电容器的所述内电极；第一介电层，围绕所述选择晶体管；第二介电层，覆盖所述第一介电层和所述选择晶体管；接触插塞，穿过所述第二介电层和所述第一介电层并与所述嵌入式接点直接接触；以及存储器迭层，电连接到所述接触插塞，其中所述存储器迭层包含磁穿隧结元件。
根据一些实施例，所述节点介电层覆盖于所述沟槽的侧壁上。
根据一些实施例，所述内电极被所述节点介电层包围。
根据一些实施例，所述内电极包含掺杂多晶硅层以及位于所述节点介电层与所述掺杂多晶硅层之间的TiN层。
根据一些实施例，所述掺杂多晶硅层的上表面高于所述掺杂硅衬底的上表面。
根据一些实施例，所述嵌入式接点埋设于所述硅器件层、所述第一介电层和所述掩埋氧化物层中。
根据一些实施例，所述嵌入式接点包含鳍状接触部，并且所述鳍状接触部夹设于所述接触插塞的叉状下部。
根据一些实施例，所述硅鳍片上设置有金属栅极。
根据一些实施例，所述嵌入式接点包含金属层，所述金属层被硅化金属层包裹，且所述硅化金属层的一部分介于所述金属层与所述内电极之间。
根据一些实施例，所述硅化金属层介于所述硅鳍片与所述鳍状接触部之间。
根据一些实施例，所述金属层包含W、Ti、TiN、Ta、TaN、Cu、Au、Ni或其任意组合。
根据一些实施例，所述硅化金属层包含硅化钨、硅化钴、硅化镍或硅化钛。
根据一些实施例，所述接触插塞为钨接触插塞。
根据一些实施例，所述沟槽电容器包含围绕所述沟槽的上部的阶梯结构。
根据一些实施例，所述阶梯结构由所述节点介电层和所述内电极构成。
根据一些实施例，所述存储器迭层形成于电路层中，所述存储器迭层通过所述电路层与所述接触插塞电连接。
根据一些实施例，所述存储器迭层设置在所述接触插塞上。
根据一些实施例，所述磁穿隧结元件包含参考层、在所述参考层上的穿隧势垒层和在所述穿隧势垒层上的自由层。
根据一些实施例，所述参考层包含磁性材料，并且所述磁性材料包含Co和Fe。
根据一些实施例，所述参考层包含磁性超晶格结构，并且所述磁性超晶格结构是包含两种或更多种材料的重复交替层，其中，所述材料包含(Co/Pt)n、(Co/Pd)n、(Co/Ni)n,(CoFe/Pt)n,(Co/Pt(Pd))n，或其任意组合。
附图说明
所附图式系提供用以方便对本发明更进一步的了解，其构成本说明书的一部分。所附图式与说明书内容一同阐述之本发明实施例，有助于解释本发明的原理原则。在图式中：
图1是根据本发明实施例所绘示的形成有深沟槽电容器和金属接触的衬底的俯视图；
图1A是沿图1中的切线I-I'截取的截面图；
图2是根据本发明一实施例所绘示的已形成深沟槽电容器和金属接触的衬底的俯视图，其示出了图案化硬掩模层；
图2A和图2B分别是沿图2中的切线I-I'和II-II'截取的截面图；
图3是根据本发明实施例所绘示的已形成深沟槽电容器和金属接触的衬底的俯视图，其示出了硅鳍片和鳍状接触部；
图3A和图3B分别是沿图3中的切线I-I'和II-II'截取的截面图；
图4A和图4B分别是沿图3中的切线I-I'和II-II'截取的截面图，其示出了移除图案化硬掩模层和完成FCVD工艺后的半导体结构；
图5A和图5B分别是沿图3中的切线I-I'和II-II'截取的截面图，其示出了形成虚设栅极后的半导体结构；
图6A和图6B分别是沿图3中的切线I-I'和II-II'截取的截面图，其示出了在沉积POC层和FCVD氧化层后的半导体结构；
图7A和图7B分别是沿图3中的切线I-I'和II-II'截取的截面图，其示出了完成SiconiTM蚀刻工艺后的半导体结构；
图8A和图8B分别是沿图3中的切线I-I'和II-II'截取的截面图，其示出了在完成HDPCVD工艺后的半导体结构；
图9A和图9B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示虚设多晶硅去除(DPR)工艺完成后的半导体结构；
图10A和图10B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示替换金属栅极(RMG)工艺完成后的半导体结构；
图11A和图11B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示形成接触插塞后的半导体结构；
图12A和图12B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示于接触插塞上形成MTJ元件后的半导体结构；
图13A和图13B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示于存储器迭层上形成MTJ上盖后的半导体结构；以及
图14A和图14B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示在存储器迭层300上形成导通孔后的半导体结构。
应当注意的是，所有的图式皆为概略性的。为方便和在图纸上清晰起见，图式的相对尺寸和部分零件比例系以夸大或缩小规模呈现。相同的标号一般是用来于不同的实施例中指示相对应或类似的元件。
其中，附图标记说明如下：
10 衬底
101 掺杂硅衬底
101a 上表面
102 掩埋氧化物层
103 硅器件层
103a 顶面
103f 硅鳍片
110 硬掩模层
110p 图案化硬掩模层
120 氧化硅膜
140 POC层
150 FCVD氧化层
160 HDP氧化层
170 覆盖层
180 介电层
200 嵌入式接点
200a 顶面
200f 鳍状接触部
201 节点介电层
202 阻挡层202
203 掺杂多晶硅层
203a 上表面
210 金属层
220 硅化金属层
300 存储器迭层
320 MTJ元件
410 覆盖层
420 介电层
420a 通孔
BE 底部电极
CH 接触孔
CT 沟槽
CW 接触插塞
DD 掺杂区
DG 虚设栅极
F 叉状下部
GT 栅极沟槽
IE 内部电容器电极
MG 金属栅极
S 台阶结构
S1、S2 顶面
SP 侧壁子
ST 选择晶体管
TC 电容器
TE 顶部电极
VA 通孔插塞
具体实施方式
通过参考以下优选实施例的详细描述和附图，可以更容易地理解实施例的优点和特征。然而，实施例可以以许多不同的形式来体现并且不应被解释为限于本文所阐述者。相反，提供这些实施例是为了使本公开彻底和完整，并且将向本领域技术人员充分传达实施例的示例性实施方式，因此实施例将仅由所附权利要求限定。在整个说明书中，相同的附图标记代表相同的元件。
本文使用的术语仅出于描述特定实施例的目的，并不旨在进行限制。如本文所用，单数形式“一”、“一个”和“该”旨在也包含复数形式，除非上、下文另有明确指示。将进一步理解的是，当在本说明书中使用时，术语“包括”和/或“包含”指定了所述特征、整数、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其他特征、整数、步骤、操作、元素、组件和/或其组合。
应当理解，当一个元件或层被称为“在…上”、“连接到”或“耦合到”另一个元件或层时，它可以直接在其上方、连接或耦合到另一个元件或层，或可能存在中间元件或层。相反，当一个元件被称为“直接在”、“直接连接到”或“直接耦合到”另一个元件或层时，不存在中间元件或层。如本文所用，术语“和/或”包含一个或多个相关列出的项目的任何和所有组合。
在此参考作为理想化实施例(和中间结构)的示意图的横截面图来描述实施例。因此，可以预期由于例如制造技术和/或公差而导致的图示形状的变化。因此，这些实施例不应被解释为限于本文所示区域的特定形状，而是应包含例如由制造引起的形状偏差。例如，图示为矩形的注入区域通常将在其边缘处具有圆形或弯曲特征和/或注入浓度梯度，而不是从注入区域到非注入区域的二元变化。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在说明装置的区域的实际形状并且不旨在限制实施例的范围。
除非另有定义，本文使用的所有术语(包含技术和科学术语)具有与本领域普通技术人员通常理解的相同含义。还应理解，术语，例如在常用词典中定义的术语，应被解释为具有与其在相关技术和本说明书的上、下文中的含义一致的含义，并且不会被理想化或过度解释，除非在此明确定义。
磁穿隧结(MTJ)元件可以基于穿隧磁阻(TMR)效应，其中层堆迭具有被薄的非磁性介电层隔开的两个铁磁层的结构配置。如果非磁性介电层足够薄(通常为几纳米)，电子可以从一个铁磁体隧穿到另一个。在MRAM器件中，MTJ元件通常形成在底部电极和顶部电极之间。例如，可以通过依次沉积种子层、反铁磁(AFM)钉扎层、铁磁“钉扎”层、薄沟道势垒层、铁磁“自由”层和覆盖层。AFM层将钉扎层的磁矩保持在固定方向。
本公开涉及一种改进的半导体结构，该结构特别适用于具有3T-1MTJ架构的D-MRAM器件。通过采用深沟(DT)电容器，可以显着增加D-MRAM器件的存储电容和数据保留时间。由于DT电容可以提供更大的电容，D-MRAM器件的保持时间显着增加。所提出的半导体结构能够显着降低数据刷新频率，从而降低D-MRAM器件的泄漏功率。
图1是根据本发明实施例所绘示的形成有深沟槽电容器和金属接触的衬底的俯视图。图1A是沿图1中的切线I-I'截取的截面图。如图1和图1A所示，衬底10可以是绝缘体上硅(SOI)衬底，包含掺杂硅衬底101、掩埋氧化物层102和硅器件层103。根据一个实施例，例如，上述SOI结构可以是SIMOX晶片或键合晶片，两者都是可商业上取得的。
根据一个实施例，例如，掺杂硅衬底101可以是N型重掺杂硅衬底，硅器件层103可以是P型硅层。根据一个实施例，例如，硅器件层103可以具有大约50-500纳米(nm)的厚度，掩埋氧化物层102可以具有大约100-500nm的厚度，并且掺杂硅衬底101可以是50-500微米(μm)，但不限于此。
根据一个实施例，硬掩模层110可以沉积在硅器件层103的顶面103a上。例如，硬掩模层110可以包含氮化硅并且可以通过已知的化学气相沉积(CVD)方法沉积。
在衬底10中形成电容器TC。电容器TC可以穿透掩埋氧化物层102并且可以延伸到掺杂硅衬底101中的预定深度(例如，几微米)。电容器TC包含沟槽CT和节点介电层201，例如HfSiOx。节点介电层201顺形地衬在沟槽CT的侧壁上。节点介电层201可以向上延伸到掩埋氧化物层102的侧壁。掩埋氧化物层102的侧壁可以被节点介电层201部分覆盖。
根据一个实施例，电容器TC还包含被节点介电层201围绕的内部电容器电极IE。节点介电层201将内部电容器电极IE与用作电容器TC的另一个电容器电极或外电极的掺杂硅衬底101电隔离。根据一个实施例，内部电容器电极IE可以包含阻挡层202和被阻挡层202包围的掺杂多晶硅层203。阻挡层202位于节点介电层201和掺杂多晶硅层203之间。阻挡层202可以包含氮化钛(TiN)、氮化钽(TaN)或具有低欧姆接触电阻的其它金属。
根据一个实施例，掺杂多晶硅层203的上表面203a可以高于掺杂硅衬底101的上表面101a。在一些实施例中，掺杂多晶硅层203的上表面203a可以高于阻挡层202的上表面。根据一个实施例，阻挡层202可以从掺杂多晶硅层203的上表面203a突出。节点介电层201的上端、阻挡层202的上端和掺杂多晶硅层203的上表面203a可以构成位于沟槽CT上部的台阶结构S。
根据一个实施例，在内部电容器电极IE的顶部上提供嵌入式接点200。嵌入式接点200被埋入于硅器件层103和掩埋氧化物层102中。根据一个实施例，嵌入式接点200可以包含金属层210，例如钨(W)，被硅化金属层220围绕，例如硅化钨(WSix)。硅化金属层220的一部分介于金属层210和内部电容器电极IE之间。根据一个实施例，嵌入式接点200的顶面200a与硅器件层103的顶面103a共面。根据一个实施例，嵌入式接点200被硬掩模层110覆盖。
根据一个实施例，例如，金属层210可以包含Ti、TiN、Ta、TaN、Cu、Au、Ni、或其任意组合。根据一个实施例，例如，硅化金属层220可以包含硅化钴(CoSix)、硅化镍(NiSix)或硅化钛(TiSix)，但不限于此。
根据一个实施例，例如，为了形成硅化金属层220，例如W、Co、Ni或Ti的薄金属层(未示出)被沉积在衬底10上。薄金属层顺形地覆盖了沟槽CT的内表面，包含电容器TC的表面。薄金属层与硅器件层103的暴露侧壁、沉积在掩埋氧化物层102的侧壁上的多晶硅间隔层和掺杂多晶硅层203直接接触。随后，进行热处理或退火工艺，例如，执行快速热退火(RTA)，使得薄金属层与硅器件层103的暴露侧壁、多晶硅间隔层和掺杂多晶硅层203反应，从而形成硅化金属层220。未反应的金属层可以使用本领域已知的方法去除。
请参考图2、图2A和图2B。图2是根据本发明一实施例所绘示的已形成深沟槽电容器和金属接触的衬底的俯视图，其示出了图案化硬掩模层。图2A和图2B分别是沿图2中的切线I-I'和II-II'截取的截面图。如图2、图2A和图2B所示，硬掩模层110经过光刻工艺和蚀刻工艺，在硅器件层103上形成图案化硬掩模层110p。根据一个实施例，图案化硬掩模层110p可以具有条形图案(参见图2)，并且可以与嵌入式接点200部分重迭。
请参考图3、图3A和图3B。图3是根据本发明实施例所绘示的已形成深沟槽电容器和金属接触的衬底的俯视图，其示出了硅鳍片和鳍状接触部。图3A和图3B分别是沿图3中的切线I-I'和II-II'截取的截面图。如图3、图3A和图3B所示，以图案化硬掩模层110p作为蚀刻硬掩模，进行各向异性干法蚀刻工艺以蚀刻硅器件层103和未被图案化硬掩模层110p覆盖的嵌入式接点200的上部，从而形成硅鳍片103f和连接到硅鳍片103f的鳍状接触部200f。
请参考图4A和图4B。图4A和图4B分别是沿图3中的切线I-I'和II-II'截取的截面图。如图4A和图4B所示，在形成硅鳍片103f和鳍状接触部200f后，去除图案化硬掩模层110p。在移除图案化硬掩模层110p后，可以进行化学气相沉积(CVD)工艺，例如流动CVD(FCVD)工艺，以在衬底10上沉积氧化硅膜120。然后对氧化硅膜120进行化学机械抛光(CMP)工艺，从而形成平坦化的氧化硅膜120的顶面。此时，硅鳍片103f和鳍状接触部200f被平坦化的氧化硅膜120包围，其中，由硅鳍片103f、鳍状接触部200f和氧化硅膜120形成齐平的表面。
请参考图5A和图5B。图5A和图5B分别是沿图3中的切线I-I'和II-II'截取的截面图。如图5A和图5B所示，随后，在衬底10上形成虚设栅极(dummy gate)DG。根据一个实施例，例如，虚设栅极DG可以是多晶硅栅极。在虚设栅极DG的侧壁上形成侧壁子SP后，可以进行离子注入工艺以在虚设栅极DG两侧的硅鳍片103f中形成掺杂区DD，例如，N+掺杂区。掺杂区DD之一电连接至鳍状接触部200f。
请参考图6A和图6B。图6A和图6B分别是沿图3中的切线I-I'和II-II'截取的截面图。如图6A和图6B所示，在形成虚设栅极DG和掺杂区DD后，在衬底10上沉积多晶硅打开CMP(POC)层140和FCVD氧化层150。然后对FCVD氧化层150进行CMP工艺，形成平坦的顶面。此时，虚设栅极DG被平坦化的FCVD氧化层150包围。
请参考图7A和图7B。图7A和图7B分别是沿图3中的切线I-I'和II-II'截取的截面图。如图7A和图7B所示，执行选择性干法蚀刻工艺，例如，Siconi TM蚀刻工艺，以去除FCVD氧化层150的上部。根据一个实施例，SiconiTM蚀刻工艺可以涉及使用氢源(hydrogensource)，例如，氨(NH3)，结合使用氟源(fluorine source)，例如，三氟化氮(NF3)。
请参考图8A和图8B。图8A和图8B分别是沿图3中的切线I-I'和II-II'截取的截面图。如图8A和图8B所示，在使FCVD氧化层150凹陷后，执行高密度等离子体CVD(HDPCVD)工艺，以在衬底10上沉积HDP氧化层160。然后对HDP氧化层160进行CMP工艺以形成平坦化的顶面。
请参考图9A和图9B。图9A和图9B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示虚设多晶硅去除(DPR)工艺完成后的半导体结构。如图9A和图9B所示，随后，可以执行蚀刻工艺以去除虚设栅极DG，从而形成栅极沟槽GT。
请参考图10A和图10B。图10A和图10B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示替换金属栅极(RMG)工艺完成后的半导体结构。如图10A和图10B所示，接着在栅极沟槽GT中形成金属栅极MG。由于RMG工艺在本领域中是已知的，因此其细节不另赘述。例如，RMG工艺可以包含沉积高介电常数(high-k)介电层、例如TiN的势垒层、功函数金属层和/或例如钨的低电阻金属，但不限于此。
于硅鳍片103f中形成选择晶体管ST。选择晶体管ST包含硅鳍片103f上的金属栅极MG和硅鳍片103f中用作源极或漏极的掺杂区DD。例如，可以通过使用离子注入工艺和退火工艺来形成掺杂区DD。通过嵌入式接点200，内部电容器电极IE电耦合到选择晶体管ST的掺杂区DD。硅化金属层220在掺杂区DD和金属层210之间形成低电阻欧姆接触。
请参考图11A和图11B。图11A和图11B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示形成接触插塞后的半导体结构。如图11A和图11B所示，于衬底10上全面沉积例如氮化硅层的覆盖层170。随后，于覆盖层170上沉积介电层180。执行光刻工艺和干法蚀刻工艺以蚀刻介电层180、覆盖层170、HDP氧化层160、FCVD氧化层150、POC层140，以及围绕鳍状接触部200f的氧化硅膜120，从而形成接触孔CH。随后，用例如钨层的导电层填充接触孔CH，并且对导电层进行CMP工艺，从而在接触孔CH中形成接触插塞CW。如图11B所示，鳍状接触部200f被接触插塞CW的叉状下部F夹在中间。根据一个实施例，接触插塞CW的顶面S1与周围介电层180的顶面S2共面。
请参考图12A和图12B。图12A和图12B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示于接触插塞上形成MTJ元件后的半导体结构。如图12A和图12B所示，可以在接触插塞CW上形成存储器迭层(memory stack)300。在一些实施例中，存储器迭层300可以形成在电路层中，其中，存储器迭层300通过电路层电连接到接触插塞CW。存储器迭层300可以包含被底部电极BE和顶部电极TE夹在中间的MTJ元件320。底部电极BE通过接触插塞CW电耦合到掺杂区DD和内部电容器电极IE。例如，底部电极BE可以包含NiCr、Ru、Cu、Ta、TaN、Ti、TiN或其任意组合。
根据一个实施例，MTJ元件320可以包含分层结构，包含，但不限于，参考层(或钉扎层)、直接堆迭在参考层上的穿隧势垒层和直接堆迭在穿隧势垒层上的自由层。
根据一个实施例，参考层可以包含Co和Fe的磁性材料。根据一个实施例，参考层可以包含CoFeB、CoFeBTi、CoFeBZr、CoFeBHf、CoFeBV、CoFeBTa、CoFeBCr、CoFeNi、CoFeTi、CoFeZr、CoFeHf、CoFeV、CoFeNb、CoFeTa、CoFeCr、CoFeMo、CoFeW、CoFeAl、CoFeSi、CoFeGe、CoFeP，或其任意组合。根据一个实施例，参考层可以包含磁性超晶格结构，其包含两种或更多种材料的重复交替层，该材料包含(Co/Pt)n、(Co/Pd)n、(Co/Ni)n、(CoFe/Pt))n、(Co/Pt(Pd))n、或其任意组合，其中n是整数。
根据一个实施例，例如，穿隧势垒层可以包含绝缘体，该绝缘体包含MgO、AlOx、MgAlO、MgZnO、HfO或其任意组合。根据一个实施例，例如，自由层包含Fe、Co、B、Ni或其任意组合。
根据一个实施例，MTJ元件320还可以包含置于顶部电极TE和自由层之间的覆盖层，例如MgO。根据一个实施例，例如，顶部电极TE可以由具有六方密堆积(hcp)晶体结构的钌(Ru)制成。例如，在离子束蚀刻工艺期间，顶部电极TE还可以作为蚀刻停止层。MTJ元件320通过顶部电极TE电连接到上方的位线。
请参考图13A和图13B。图13A和图13B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示于存储器迭层300上形成MTJ上盖后的半导体结构。如图13A和图13B所示，于存储器迭层300上形成例如氮化硅层的覆盖层410。随后，于覆盖层410上沉积介电层420。进行光刻工艺和干法蚀刻工艺以于介电层420中并且直接在存储器迭层300上方形成通孔(via hole)420a。顶部电极TE的一部分可以暴露在通孔420a中。
请参考图14A和图14B。图14A和图14B分别是沿图3中的切线I-I'和II-II'截取的截面图，其显示在存储器迭层300上形成导通孔(via)后的半导体结构。如图14A和图14B所示，通孔插塞VA形成在通孔420a中并且电连接到顶部电极TE。例如，将钨层沉积到通孔420a中。然后对钨层进行CMP工艺以形成平坦的顶面。
使用本公开是有利的，因为可以通过结合深沟槽(DT)电容器显着增加D-MRAM器件的存储电容和数据保持时间。由于DT电容可以提供更大的电容，D-MRAM器件的保持时间显着增加。本公开提出的半导体结构能够显着降低数据刷新频率，从而降低D-MRAM器件的泄漏功率。此外，由于嵌入式接点包含由钨接触插塞的下部夹持的鳍状接触部，因此，可以大大减少D-MRAM器件的电容器充电和放电时间。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (20)
1.一种半导体结构，包含：
衬底，所述衬底包含掺杂硅衬底、掺杂硅衬底上的掩埋氧化物层、以及掩埋氧化物层上的硅器件层；
沟槽电容器，包含内电极和位于所述衬底的沟槽中的节点介电层，其中所述内电极和所述节点介电层穿透所述掩埋氧化物层并延伸到所述掺杂硅衬底中；
选择晶体管，位于所述硅器件层中并且靠近所述沟槽电容器，其中所述硅器件层形成硅鳍片；
嵌入式接点，位于所述沟槽电容器的顶部，使所述选择晶体管的掺杂区电耦合所述沟槽电容器的所述内电极；
第一介电层，围绕所述选择晶体管；
第二介电层，覆盖所述第一介电层和所述选择晶体管；
接触插塞，穿过所述第二介电层和所述第一介电层并与所述嵌入式接点直接接触；以及
存储器迭层，电连接到所述接触插塞，其中所述存储器迭层包含磁穿隧结元件。
2.根据权利要求1所述的半导体结构，其中，所述节点介电层覆盖于所述沟槽的侧壁上。
3.根据权利要求2所述的半导体结构，其中，所述内电极被所述节点介电层包围。
4.根据权利要求3所述的半导体结构，其中，所述内电极包含掺杂多晶硅层以及位于所述节点介电层与所述掺杂多晶硅层之间的TiN层。
5.根据权利要求4所述的半导体结构，其中，所述掺杂多晶硅层的上表面高于所述掺杂硅衬底的上表面。
6.根据权利要求1所述的半导体结构，其中，所述嵌入式接点埋设于所述硅器件层、所述第一介电层和所述掩埋氧化物层中。
7.根据权利要求1所述的半导体结构，其中，所述嵌入式接点包含鳍状接触部，并且所述鳍状接触部夹设于所述接触插塞的叉状下部。
8.根据权利要求7所述的半导体结构，其中，所述硅鳍片上设置有金属栅极。
9.根据权利要求7所述的半导体结构，其中，所述嵌入式接点包含金属层，所述金属层被硅化金属层包裹，且所述硅化金属层的一部分介于所述金属层与所述内电极之间。
10.根据权利要求9所述的半导体结构，其中，所述硅化金属层介于所述硅鳍片与所述鳍状接触部之间。
11.根据权利要求9所述的半导体结构，其中，所述金属层包含W、Ti、TiN、Ta、TaN、Cu、Au、Ni或其任意组合。
12.根据权利要求9所述的半导体结构，其中，所述硅化金属层包含硅化钨、硅化钴、硅化镍或硅化钛。
13.根据权利要求1所述的半导体结构，其中，所述接触插塞为钨接触插塞。
14.根据权利要求1所述的半导体结构，其中，所述沟槽电容器包含围绕所述沟槽的上部的阶梯结构。
15.根据权利要求13所述的半导体结构，其中，所述阶梯结构由所述节点介电层和所述内电极构成。
16.根据权利要求1所述的半导体结构，其中，所述存储器迭层形成于电路层中，所述存储器迭层通过所述电路层与所述接触插塞电连接。
17.根据权利要求1所述的半导体结构，其中，所述存储器迭层设置在所述接触插塞上。
18.根据权利要求1所述的半导体结构，其中，所述磁穿隧结元件包含参考层、在所述参考层上的穿隧势垒层和在所述穿隧势垒层上的自由层。
19.根据权利要求18所述的半导体结构，其中，所述参考层包含磁性材料，并且所述磁性材料包含Co和Fe。
20.根据权利要求18所述的半导体结构，其中，所述参考层包含磁性超晶格结构，并且所述磁性超晶格结构是包含两种或更多种材料的重复交替层，其中，所述材料包含(Co/Pt)n、(Co/Pd)n、(Co/Ni)n,(CoFe/Pt)n,(Co/Pt(Pd))n，或其任意组合。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |