TW201101858A - Power off delay circuit and method, and audio system with power off delay - Google Patents

Description

201101858 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種斷電延遲電路與方法，特別是有關一種用於 音響系統的斷電延遲電路與方法。 【先前技術】 為避免揚聲器在音響系統開啟及關閉時產生爆音❻卬），習知 技術使用音訊消音(audio mute)積體電路(1C)來消除爆音。然而 在電源關閉時，音訊消音1C缺乏足夠大的電源電壓支持其内 〇 部電路正確運作，因此難以維持其消音功能。為解決此問題， 必須在電源關閉時延長音訊消音IC的電源電壓的維持時間， 使其内部電路在電源關閉後仍能正常工作一段時間，讓音源靜 音的功能發揮作用，且讓音響系統的輸出電壓訊號在電源關閉 後仍能正確維持一段時間。 美國專利號5778238揭露-種用於微控制器的電源關重啟 電路’其係將P_N接面二極體連接外部電源以對電容充電，該 t容在電源關閉時提供低電壓_電路操作所需的能量，使 ❹ MQS^ET㈣體導咖槪啟t路輸人獅延遲電容 的電何’避免因為前次關機時該延遲電容未完全放電而導致再 開機時的延遲4間縮短。但是該二極體連接在外部冑源和内部 電路^門會4耗額外的電壓壓降，導致内部電路工作電壓的邊 際值變小’而頭二極體輪出的電壓也會隨外部電源電壓浮 動。 【發明内容】 本發明的目的之—,jb t g , 在於提出一種用於音響系統的斷電延遲電 4 201101858 路及方法。 本發明的目的之―，在於提出—種具斷電延遲的音響系統。 根據本發明，一種用於音響系統的斷電延遲電路包括外部電源 輸入端、内部電源供應端、開關連接在該外部電源輸入端與該 内部電源供應端之間、以及磁滯比較器連接該外部電源輸入端 及該内部電源供應端。在該内部電源供應端的電壓低於該外部 電源輸入端的電壓時，該開關打開以對電容充電。在該内部電 ◎ 源、供應端的電壓商於該外部電源輸入端❺電壓時，該磁滞比較 器關閉該開關。 根據本發明’一種用於音響系統的斷電延遲方法包括連接開關 在外部電源輸入端與内部電源供應端之間，監視該内部電源供 應端的電壓及料部魏輸人端的電壓，以及根據制部電源 供應端的電壓及該外部電源輸入端的電壓磁滯性地控繼開 關。在該内部電源供應端㈣壓低於該外部電源輸入端的電壓 時，打開该開關以對電容充電。在該内部電源供應端的電壓高 Ο 於該外部電源輸人端的電壓時’關該開關。 根據本發明，一種音響系統包括音源線、驅動電晶體連接該音 源線、以及斷電延遲電路連接該驅動電晶體。該斷電延遲電路 八有外Q卩電源輪入端、内部電源供應端及電容連接該内部電源 供應端，在該内部電源供應端的電壓低於該外部電源輸入端的 電壓時對s亥電容充電，並在斷電時由該電容供應電流給該驅動 電晶體，以下拉該音源線的電位。 較佳者’該開關由PMOS實現’賴耗在卿上的壓降儘量 的低。 5 201101858 【實施方式】 圖1係在音響系統中使用斷電延遲電路的示意圖，重啟積體電 路Met IC) 10連接外部電源Vcc、外接電容c及多個驅動電晶 體Mi-MN，每個驅動電晶體經一條音源線(滅〇㈣n連接 到個揚聲器12。當重啟ic 1〇偵測到外部電源電壓&異 常’例如電源關閉時，便藉由電容c儲存的電荷提供負載電 流Lload給驅動電晶體M1_MN，因而將音源線π的電雜到 〇伏特以聽爆音魅。簡；本發_斷電延遲電路係整合在 重啟1C 10中’其延遲重啟1€； 1G的内部電源斷電的時間，使 重啟1C 10在外部電源Vcc斷電後一段時間内，能夠維持足夠 的負載電流I—load。如圖2所示，斷電延遲電路14包含電容c 連接内部電源供應端Vdd，開關i6連接在外部電源輸入端％ 與内部電源供應端n，以及磁滯比能18根據外部電 源電壓Vcc及内部電源電壓Vdd控制開關16。磁滯比較器18 的第-輸入端連接外部電源輸入端Vcc，第二輪入端連接内部 電源供應端VDD，輪出端產生㈣訊號S1控姻關16。在第 -狀態下’開_ 16打開（turn 0n)而將外部電源輸入端 連接到内部電源供應端Vdd，因此外部電源可崎電容c 充電在第一狀態下，開關16關閉(t_而切斷外部電 源輸入端Vcc及内部電源供應端VDD之間的連接，由電容c 提供内部電路2G操作所需的電力。藉由磁滯性地控制外部電 源輸入端Vec連接或不連制内部電祕應端Vdd，可以維持 穩定的内部電職壓Vdd。電容c的電容值大小定義斷電延遲 201101858 電路14的延遲時間，亦即斷電延遲電路14支持内部電路2〇 正確工作的時間。在本實施例中，電容C係設置在重啟1C 10 的外部，以便調整電容c的大小而最佳化延遲時間，在其他 實施例中’也可以根據系統需求而將電容C設置在重啟1C 10 的内部。 圖3係開關16及磁滯比較器18的實施例。在此，開關16包 含PMOS電晶體p 1連接在外部電源輸入端Vcc與内部電源供 〇 應端Vdd之間，受控制訊號S1控制，以及PMOS電晶體P2 和電阻rwell組成電壓切換電路連接在外部電源輸入端Vcc 與内部電源供應端VDD之間。PMOS電晶體P2連接在外部電 源輸入端Vcc與PMOS電晶體P1的基底之間，電阻‘虹連 接在内部電源供應端VDD與PMOS電晶體P1的基底之間。採 用PMOS電晶體pi實現開關16，係為了儘量減少損耗在開關 16上的壓降。PM0S電晶體p2和電阻Rwell為切換井 (switching well)的架構，用以使PM0S電晶體ρι的井區連接 〇 最高電位，提升防止閂鎖(latch up)的能力。在本實施例中， PMOS電晶體pi用來定義開關16在打開時，外部電源輸入端 Vcc與内部電源供應端vdd之間的壓降，pM〇s電晶體p2和 電阻Rwell用來切換N型井的電位，N型井可以隨開關16的 兩端電壓Vcc和VDD的不同而連接到不同側。當外部電源電壓 vcc高於内部電源電壓Vdd時，磁滯比較器18打開pM〇s電 晶體P1和P2，N型井經PMOS電晶體P2連接到外部電源 Vcc，因此將PMOS電晶體P1的基底(即N型井)連接到高電 位端vcc。當外部電源電壓Vcc低於内部電源電壓Vdd時， 7 201101858 Ο Ο PMOS電晶體Ρ1和Ρ2被磁滯比較器18關閉，因此寄生電阻 R祖將PMOS電晶體P1的基底連接高電位端v〇D。藉著切 換N型井的電位，PM0S電晶體ρι如同__關元件操作。 圖4係比較本發明與習知技術的效果的示意圖，水平軸的 表示開關16 _降’垂直軸表補關16的魏，曲線22係 PMOS電晶體Pi的電流_電壓特性曲線，曲線^係二極體的 電流-電麼特性曲線。使用PM0S電晶體ρι #作開關元件，其 損耗的壓差W _謂，小於二極體的導通壓降％麵⑼ 為0.6V)，因此減少了外部電源輸入端Vcc與内部電源供應端 vDD之間的壓降，内部電源電壓Vdd(=Vcc_av^於使用二極 體的内部電源電壓(=Vcc _ V_E)，進而增加了内部電路2〇的 工作電壓的邊際值約0.5V。另-方面，曲線22的上升斜率

Slope = 1/Ron， Γ [公式1 ] 其中細是PMOS電晶體η的導通電阻值。增加pM〇s電 晶體pi的尺寸可以降低其導通電阻值R()n，進而提高曲線22 的上升斜率Slope。 回到圖3 ’磁滯比較器18具有一對輸入電晶體和M2，輸 入電晶體Ml的閘極連接外部電源輸入端Vcc，偏壓電流源 Ibias連接輸入電晶體Ml和M2 ’磁滯用電阻rhys連接在磁滞 比較器18的第二輸入端和輸入電晶體M2的閘極之間，磁滯 用電流源I·串聯電阻RHYS，提供電流流經電阻Rhys而產生 壓降’決定磁滯比較器18 _滯大小ΔΗ。較佳者，使用起始 狀態设定電阻1^連接磁滯比較器18的輸出端，將其輸出訊 號si預設在邏輯低準位，使PM0S電晶體ρι的預設狀態為 201101858 打開。參照圖5，波形26表示外部電源電壓I，波形28表 不内4電源電壓VDD，準位3〇表示外部電源I的待機值 (standby P〇wer) ’ 一般為3 3V或5V。在電源開啟後，外部電 源電壓\eG從0上相駭值。在軸間，因為賴16是導 通的’所以内部電源輕VDD也隨之上升。由於磁滯比較器 18的磁滯特性’開關16在稍後的時間tl _，直到内部電源 電壓vDD下降到低於門權值，例如時間t2，磁滯比較器18再 度打開酬16,因此外部電源Vq：對電容〇充電而拉高内部 電源電壓vDD。到時間t3時，開關16又被磁滯比較器18關 閉’因此内部電源電壓VDD又開始下降。當外部電源電壓Vcc 下降到低於待機準位30以後，内部電源電壓Vdd的下降斜率 由電容C的電容值決定如下

Rsw = Vcc的下降斜率(v/s)， [公式2] C > I_l〇ad / R_sw。 [公式 3] 舉例來說’若負載電流Ijoad為5mA，Rsw = 5V/lms = 5K (V/s)，則 C>5mA/5KV/s=lpF。 若負載電流 I_load 為 20mA，Rsw = 5V/10ms = 0.5K (V/s)，則 C>20mA/〇.5KV/s = 4(^F。 如圖5中的區段32所示，當電容C的電容值較大時，内部電 源電壓VDD下降的斜率也變得較緩和。 參照圖6，在電源開啟後，當外部電源電壓vcc上升到pm〇s 電晶體Π的切入電壓Vr時，PM0S電晶體P1打開，因此内部 電源電壓VDD跳升至低於外部電源電壓vcc約0.1伏特的大 9 201101858 小，然後喊外部電源電壓vGG上升。在外部電壓Vcc 到達額定值以後’因為磁滯的緣故，内部電源電墨v〇D較晚達 到vcc的大小。此後’内部電源電壓Vdd被磁滞比較器18維 持在vcc附近，其漣波大小取決於磁滯大小ΔΗ。在此期間， 開關16被控制訊號S1反覆切換，其每一次關閉的時間τ取決 於負載Ι—load和磁滯大小细。選擇適當的磁滞大小灿可以 降低開關16的切換頻率，減少切換功率損失。 〇 以上·本發日狀較佳實關所作的魏麟義之目的，而 無意限林發鴨確地為賴露的形式，基於以上的教導或從 本發_實施例學習而作修改錢化是可能的，實施例係為解 »兒本發明的原理以及讓熟習該項技術者以各種實施例利用本 發明在實際細上而聊及細p本發明的技術思想企圖由以 下的申請專利範圍及其均等來決定。 【圖式簡單說明】 〇 圖1係應用本發明之斷電延遲電路的音響系統方塊圖； 圖2為本發明提出之斷電延遲電路一實施例示意圖； 圖3是以二極體、nmos或pM〇s實現開關16時，在開關16 上損耗的壓差AV與電流間的關係圖； 圖4為根據本發明另一實施例的電路圖； 圖5係圖4之實施例中外部電源電壓Vcc和内部電源電壓VDD 的曲線圖；以及 圖6為外部電源電壓Vcc和内部電源電壓Vdd的曲線比較圖。 201101858 【主要元件符號說明】

10重啟1C 11音源線 12揚聲器 14斷電延遲電路 16開關 18磁滯比較器 20 内部電路 〇 22 PMOS電晶體的電流-電壓特性曲線 24二極體的電流-電壓特性曲線 26外部電源電壓 28内部電源電壓 30待機電源準位 32内部電源電壓下降的區段

Claims (1)

1. 201101858 七、申睛專利範圍： 1·一種斷電延遲電路，包括： 外部電源輸入端； 内部電源供應端； 部電賴應端； 以 1 關連接在該外部電源輸人端及該内部電源供應端之間； Ο Ο 器財第一輸入端連接該外部電源輸入端、第二 接該内部電源供應端，以及輸出端產生控制訊號控 =開關在第一狀態下打開而連接該外部電源輸入端 仏Ιΐ電源供應端’且在第二狀態下關閉。 奴严路，其巾該關包括腦電晶體連 號控;彳。雜人端及_部電祕應端之間，受該控制訊 3.如If項1之斷電延遲電路，其中該開關包括： 供廡^ ^财接在該外部電轉人端及制部電源 供應鈿之間，梵該控制訊號控制；以及 電路連接該第—PMC)S電晶體的基底，以切換其 4’如明求^之_延遲電路，其中該電壓切換電路包括： 體連接在斜部1雜人端及該第— :、土底之間，在該第一狀態下將該外部電源輪 入ίΛ fΓ加到該第一PM0S電晶體的基底；以及 广二3 ί内部電源供應端及該第-pM〇s電晶體的基 i=s第電二：下基將底該内部電源供應端的電壓施加到 電峨路，其中該電阻包觸一 _ 6.如請求項i之斷電延遲電路，其中該磁滞比較器包括起始狀 12 201101858 態設定電阻連接該磁滯比較器的輸出端，設定該控制訊號的起 始邏輯狀態。 7.如請求項1之斷電延遲電路，其中該磁滯比較器包括： 第一及第二輸入電晶體，該第一輸入電晶體具有閘極連接 該外部電源輸入端； 磁滯用電阻連接在該第二輸入端及該第二輸入電晶體的閘 極之間；以及 磁滯用電流源串聯該磁滯用電阻；

   其中’該磁滯用電阻產生壓降以決定該磁滯比較器的磁滯 大小。 8. 如請求項1之斷電延遲電路’其中該電容之電容值定義該斷 電延遲電路的延遲時間。 9. 一種斷電延遲方法，包括： (A) 監視外部電源輸入端的電壓及内部電源供應端的電壓； (B) 根據該外部電源輸入端的電壓及該内部電源供應端的 電壓磁滯性地控制使該外部電源輸入端連接或不連接到該 内部電源供應端；以及 (^)在該外部電源輸入端冑接到該内部電源供應端期間，對 電容充電。 雷、電延遲方法’其中該步驟A包括比較該外部 電/原，入‘的電壓及該内部電源供應端的電壓。 i 斷魏遲絲，其巾該步驟B包括打開M0S 1二w二°卩電源輸人端連接到該内部電源供應端。 2.如明求項9之斷電延遲方法，其中該步驟B包括： 體繼外物輸赠細内部電 底將該外部電源輸人端㈣祕加_ _s電晶體的基 13.如^^ίΪ電延遲方法，其中該_包括： 〇s電晶體而切斷該外部電源輪入端與該内部電源 13 201101858 供應^端之間的連接；以及 底將相錢源供應端的輕施加到該PMOS f晶體的基 括設定起始狀態使該外部 I5.—種音響系統，包括： 音源線； 驅動電晶财接該音源線 :以及 Ο Ο 部電源路該驅動電晶體，該斷電延遲電路具有外 端，在該内邙電源二：ί供應端及電容連接該内部電源供應 壓時對該雷供應&的電壓低於料部電源輸入端的電 電』曰體，以下_音3二H攸電讀應電流給該驅動 16·如音響系統，其巾該斷電延遲電路包括： 以1接在斜㈣_人端及該畴電驗應端之間； 輸有第—輸入端連接該外部電源輸入端、第二 ㈣電源供應端，以及輸出端產生控制訊號ί ，中’該開關在第—狀態下打開而連 電祕應端，且在第二雜珊/㈣輪入知 /兮二H之音響系統’其中該_包括m〇s電晶體連接 卜杨雜人端及軸部錢供應端之間，受該控制訊號 18.如Ϊ求項15之音響系統，其中該開關包括： 徂虛#PM^S Iθ日日财接在料㈣源輸人端及軸部電源 1、應鈿之間，受該控制訊號控制；以及 ’、 電 切換電路連接該第一 PM〇s電晶體的基底，以切換其 19·如吻求項18之音響系統，其中該電壓切換電路包括： 14 201101858 第二PMOS電晶體連接在該外部電源輸入端及該第一 PM0S電晶體的基底之間’在該第一狀態下將該外部電源輸 入端的電壓施加到該第一 pM〇s電晶體的基底；以及 電阻連接在該内部電源供應端及該第一 pM〇s電晶體的基 底之間’在该第二狀態下將該内部電源供應端的電壓施加到 該第一 PM0S電晶體的基底。 20. 如請求項19之音響系統，其中該電阻包括該第一 pM〇s電 晶體的基底電阻。 21. 如請求項15之音響系統’其中該磁滯比較器包括起始狀態 Ο 設定電阻連接該磁滯比較H的輸㈣，設定該控觀號的起始 邏輯狀態。 22. 如請求項15之音響系統，其中該磁滯比較器包括： 第一及第二輪入電晶體，該第一輸入電晶體具有閘極連接 該外部電源輸入端； 磁滯用電阻連接在該帛二輸人端及該帛三輸人電晶體的閘 極之間；以及 磁滯用電流源串聯該磁滞用電阻； 其中，該磁滯用電阻產生壓降以決定該磁滯比較器的磁滞 大小。

   23.如請求項15之音響系統’其中該 延遲電路的延遲時間。 電容之電容值定義該斷電 15