TW201039425A - Leadframe - Google Patents

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TW201039425A
TW201039425A TW098142994A TW98142994A TW201039425A TW 201039425 A TW201039425 A TW 201039425A TW 098142994 A TW098142994 A TW 098142994A TW 98142994 A TW98142994 A TW 98142994A TW 201039425 A TW201039425 A TW 201039425A
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Jui-Chung Lee
Po-Hsin Lee
Kun-Feng Lee
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Macronix Int Co Ltd
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Description

201039425 六、發明說明: 【發明所屬之技術領域】 本發明係關於一種半導體封裝表面黏著技術 (SMT),特別是關於一種具有裸露晶片座表面的表面黏 著封裝。 【先前技術】 傳統導線架的半導體晶粒封裝是將半導體晶粒粘 著在一導線架上且與其電性連接。此導線架,其是利用 ® 一像是銅的導電金屬薄片圖案化來形成,通常包含一晶 片座,以將晶粒固定於其中,並且有複數個接腳,以和 晶粒做電性連接。粘著後的晶粒則可以被包覆或成型, 且接腳會自此包覆或成型中的一侧或多側的側壁伸出 (即”有接腳封裝”);或是接腳會終結於此包覆或成型 中的一侧或多側的側壁(即”無接腳封裝”)。 一個包覆的”無接腳封裝”通常的形狀是薄的長 方形平行管狀,具有較大的長方形或正方形的上下侧。 通常,此晶片座的下表面與接腳會裸露於封裝體的底側 〇 (晶粒黏著側)之外,且接腳的端點表面會裸露於(通常與 其平齊)封裝體一側或多側的側壁之外。因此一個典型 的”無接腳封裝”半導體晶粒封裝,在封裝黏著侧看起 來是薄的長方形或正方形塊狀物,而將晶粒黏著表面裸 露於封裝體的”底側”(晶粒黏著側或底側)之外且接 腳也是裸露於封裝體靠近底部邊緣的一侧或多側側壁 之外。一個四邊無接腳(QFN)封裝具有接腳裸露於封裝 體靠近底部邊緣的所有四邊側壁之外,而一個雙邊無接 腳(DFN)封裝則具有接腳裸露於封裝體靠近底部邊緣的 兩邊侧壁(通常是相對的)之外。 3 201039425 有許夕不同的方式可以使用來 中,以及將晶粒與導線枯者日日粒於封裝 連接。 打線或疋覆晶連接方式來與導線架電性 在一傳統的覆晶封裝中,雷莲 銲塾與晶粒連接,且晶粒是朝》鬼”來將 將其主動側面對導線架。而: p晶粒是 架的打線位置對準,則可# ^:塊則是與導線 的方式形成。了讀立晶粒與導線架電性連接 ,即將曰曰粒其主動側遠離導 1敌 置(及某些情況下晶片座上的打;線位 粒與導線架的電性連接。 Κ彳置)連接而建立晶 此晶粒在運作時會產生熱。在某些情況 曰曰片座裸露於封裝體背面的結構下,此日曰 特別疋 :立:熱帶離封裝體而傳至其下的基板中:舉例::將:曰 面經過晶粒黏著劑而傳至晶片座。”,、自明粒的彦 一個平面無接腳封裝體可以由安置 刷電,支撐體上。銲接手指可以;=支 ΐ ί ΐ面ί T供此封裝體與支撐體上電路之間的電 裸面f著封裝中,銲接手指係位於 了 乂將裸路於封裝月面的接腳對準的位置。 料,通^是銲錫,可以施加在支撐體的銲接手扑 此封裝藉由將此封裝放置在且與支撐體對準,^後再加 201039425 熱以回焊的方式完成此表面粘著的連接。在封裝結構具 有裸露的晶片座時,此支撐體上可以具有額外的裸露散 熱墊與晶片座對準放置;銲錫可以同時施加在散熱墊與 銲接手指上,以提供自封裝至支撐體更佳的熱傳導。通 常導熱介層孔會將熱自散熱墊傳送至支撐體的另一 面,或是至支撐體的散熱層(例如接地層)。 此封裝通常會承受熱應力,如熱循環,且通常會在 進行表面粘著至支撐體前進行外觀檢測和電性測試。無 法通過外觀檢測和電性測試的封裝體會被丟棄。 ❹ 【發明内容】 本發明提供一種可表面粘著的封裝體,其具有一裸 露於此封裝背面的晶片座,其能於表面黏著前熱循環後 通過外觀檢測,且於固定在如印刷電路板的支撐體上之 後具有更好的良率及可靠的電性連接。如此可以根據本 發明所提供之晶片座的凹陷背面而達成,且可以根據本 發明所提供之一位於晶片座裸露背面的凹槽而達成。 導線架傳統上是由圖案化銅或銅合金薄片而製 ❹ 成。晶片座及接腳的底表面通常會電鑛一層薄的金屬或 金屬合金以提供較堅固的銲錫接點。此於晶片座及接腳 的裸露背面的電鍍材料會於黏著前熱循環過程中熔 化。此熔化的電鍍層容易與雜質結合而造成不正常的突 出表面。此與雜質結合的銲錫會在晶片座上突出甚多而 妨礙一個或多個封裝接腳上的銲錫無法和下方支撐體 上的焊接手指產生良好的接點。或是,支撐體上或許在 置晶座下方具有未被罩幕到的電路板導線,晶片座上突 出的銲錫可能會接觸到這些電路板導線而產生短路。即 使是在突出的銲錫不會妨礙良好的電性接觸或是造成 5 201039425 短路的情況下,但是封裝體被因此粘著到電路板,此封 裝體仍會或多會少的因為無法通過外觀檢測而被判定 成異常。 曰山通常,本發明之特徵在於一導線架其晶片座與置 :=相對一端(背面)的一部份表面相對於封裝的背面 2 、凹陷。此導線架也可以具有向上偏移的晶片座, 择Σ以使用一成形槽牆以防止封裝材料超過晶片座的 或是,晶片座的背面可以於封裝體包覆之後進行 ;的二:套t者晶片座的背面包括一凹槽以定義環繞-凹 ==。1巧鍍材料包覆接腳的底表面及凹陷晶片 2:5 ί ,義出空間的體積足夠管控電 至支撐體時與下撐體材料於表面钻著 下方的;ί體也的二7免方電㈣料與 庙盘明之一目的為提供一種導線架’其包括-曰>1 個接腳’該晶片座咖"“ 些接腳電鍍材料包覆該 言亥導之=定=凹陷深度,其為介於 例t,此深度至少為表.、=f 之間。在某些實施 突出的高度。在一特σ干時此電鍍材料所預期 -微米,則深度二; Ρ 二目—晶 乂疋義%繞一凹陷的—邊緣。 月面包括一凹槽 201039425 在某些實施例中’導線架更包括— I,底表面,該邊緣的底表面和内== 該導度,其為介於 :)中,此深度至少為表面黏著回刀焊時心 突出的高度。在一特定範例中,所予==;斤;期 75微米,則深度也為約75微米:預期的大出-度為約 ❹ 此眘ίίί實施射’日日日片座具有至少兩個凹槽,在某 度’其為介於該導線架厚度的 本發明之又一目的為提供一種半導 晶片座’該晶片座具有一裸露 ;j =具凹陷。在某些實施例中,該晶片座是向 此竇,些?,例中,該晶片座是被回餘刻的。在某 —β列中,该晶片座具有一凹槽於此裸露面。’、 ❹ 在某些實施例中’此封裝包含將一晶粒 匕:,線架包含晶片座具有-(或兩個以上)凹 凹^ f相對-端(背面)。在許多不同的實 = 凹槽可以組態為上述的方式。 r此 加本^明之再一目的為提供一種製作一半導體莫錄 =裝體的方法,藉由圖案化—金屬薄片以一曰片 ^複數個接腳,及於晶片座的背面形成一位移。 %例中,此位移是將晶片座回蝕刻而形成;^ 而中’此位移是將晶片座與接腳的相對位置ί形 曰=成一向上偏移的晶片座。在某些實施例中,此▲ 疋在晶片座的背面形成一凹槽而形成。在某些如此的麻 7 201039425 施例中,此凹槽是將晶片座的背面部分蝕刻而形成;在 另一些如此的實施例中,此凹槽是將晶片座背二 分變形而形成。 u 【實施方式】 為進一步§兒明各實施例,本發明乃提供圖 ΐϊϋ乃I為ί發明揭露内容之一部分’其主要係用〇 ^明貝鈿例,並可配合說明書之相關描述來解釋 Ϊ = 合參考這些内容,本領域具有通常知詞 t應此理解其他可能的實施方式以及本發明之優點。阍 未按比例緣製。為了方便說明本發明,在: 而第j和3Γ圖=面㈣的雙邊無接腳(刪)封裝, 一傳統的雷雜44圖/,,、Ί不兩種失效模式,其或許是由將 時所導致。Χ、裝黏著在例如一印刷電路板等支撐體 封裝的Μ „示傳統雙邊無接腳(卿) 面定義出此封二視圖】G。此封裝體9的底表 個接腳如2本相。晶片座4的底表面及複數 腳係沿著此封裝矣:露於此封裝的底表面。這些接 為雙邊無接腳J Ϊ髀,兩穴對側排列,因此,被稱 種熟知的封$ $ 在—四邊無接腳封裝體中(另一 封4沒^這些接腳則是沿著此封裝底表面的 201039425 =有四侧排列。此外,這些接腳並不會超 邊,所以因此也稱為無接腳或無接 茫= ί (〇FN)^ ^ ^ ^ - 圖/、為々者第1A圖B-B,線的剖面圖。一晶粒 ,放置於晶片座4的置晶端且由晶粒黏著劑13所固 二勒此晶粒黏著劑也可以是導熱性的,所以晶粒 的熱可以很快地傳導至晶片座4;此外,此曰 ^ t以電的:連接線如18將晶粒Ϊ導線架做 ο 中’此晶粒是正向打線的,即打線 二先在鲜墊15上形成一球形接點17,然後再將 連接至接腳2上的接點處,在接腳2上的接點.斜 所有的打線接點形成之後,此^構被 晶片座4的底表面== 此封裝體通常建構為-條線或是 中被 '、中f Ϊ導線耒’且單獨的封裝體自此條線或是陣列 接腳合刀i切斷。因為接腳是被切割或是沖切的,這些 接腳會稞路出單獨封裝的側壁之外。 一 ο 接腳ΐτ底H封λ中’裸露之晶片座的底表面及複數個 ί I圖φ Λ會被電鑛金屬或是合金材料而顯示於 =1;25和29’舉例而言,可為錫、錫务錫 鑛厚度係介於3。。到_微英时(約為7.62 /放米之間。此電鍍層可以增強在導線架盥支撐 體坏接端的焊接點強度。 m、叉保 而言到的,在表面黏著前熱循環時(舉例 的電❼線烤箱以升溫至約26〇t左右),此溶化 盖或坪會與不正常的雜質結合,而造成不正常的 電性失標準(其甚至會在黏著後導致 穴欢次疋紐路)。在電鍍厚度為靠近標準封裝的下 9 201039425 限時(舉例而言,約為7到8微米),在黏著熱循環後, 此雜質突出物或許會不見或是變得較小而使表面足夠 平整可以通過外觀檢測標準。在電鍍厚度為較厚時(舉 例而言,大於9微米),在黏著熱循環後,會造成一外 觀粗糙(且無法通過外觀檢測)的表面。 此效應顯示於第2B圖的剖面圖中。在晶片座底表 面上的電鍍材料形成突出物35,其最高具有高度H1。 在接腳上的電鍍材料形成突出物37,其最高具有高度 H2,H2’。在晶片座上的突出物是較在接腳上的突出物 為大(投影較南)因為在晶片座上的電鑛材料其質置較 大的緣故。第2B圖中所示的封裝,或許會無法通過外 觀檢測,假如被黏著在一支撐體時能導致電性失效或是 短路。 一個通過測試及外觀檢測的封裝體然後將此封裝 體安置在此支撐體上,並將接腳與相對應的焊接點手指 對準,最後再將其加熱以將回焊的方式,來將此封裝固 定在如印刷電路板的支撐體上。 第3A圖顯示將第2B圖中之一封裝體固定在印刷 電路板32的支撐體上之示意圖。此支撐體在封裝體粘 著面上提供有銲接手指34和散熱墊33。銲接手指通常 會與電路(未示)在支撐體之上及之内電性連接,而散熱 通孔(未示)會將散熱墊與支撐體另一面例如是接地平 面(未示)的導熱層連接。此處所示的電鍍材料突出物較 第2B圖中的為小,且成功地透過銲錫將接腳與銲接手 指連接以及將晶片座與散熱墊連接,如圖中所示(雖然 或許沒有預期中堅固)。此處晶片座上電鑛材料形成突 出物,其最高具有高度H3,且當封裝體被黏著如圖中 所示時,此突出物造成於封裝背面與支撐體黏著面之間 的一站立高度03。回焊之銲錫36將晶片座4與散熱墊 10 201039425 33連接,而回焊之銲錫38將接腳2與銲接手指34連 接使其良好形成。因為03的間距係很大,因此可能會 造成焊接點使用的壽命減少而比較無法被接受。 於先前所注意到的,可熔化的材料於回焊中結合或 許會產生無法接受的結果,如第3B圖和第3C圖所示。 請參閱第3B圖,其顯示將第2B圖中之一傳統的 封裝體藉由一回焊將其固定在印刷電路板32的支撐體 上之示意圖。此支撐體具有銲接手指34於對應的封裝 接腳2之下及電路板導線39於晶片座4之下。與第3A 圖中的例子相同,晶片座上電鍍材料形成突出物,其會 ® 於封裝背面與支撐體黏著面之間的一站立高度03。如 圖中所示,接腳2與銲接手指34之間的銲錫38具有一 可接受的條件,雖然或許沒有預期中堅固。然而,第 3A圖中的向下突出的電鍍材料35在晶片座4之下的至 少某些電路板導線39具有不想要的接點。如此會導致 電性失效或是短路。 請參閱第3C圖,其顯示將第2B圖中之一傳統的 封裝藉由一回焊將其固定在如印刷電路板32的支撐體 上之示意圖。與第3B圖一樣,此支撐體32具有銲接手 〇 指34於對應的封裝接腳2之下。在此例示中,並沒有 裸露的電路板導線於支撐體的晶片座4之下。然而,此 處晶片座4之下的突出物與支撐體32的表面接觸,且 因為向下突出的電鍍材料具有一較大的突出高度,其會 導致於封裝背面與支撐體黏著面之間的一站立高度 01。如此銲錫38在至少某些接腳2與銲接手指34之 間的不具有良好的電性接觸,因而導致此表面黏著的電 性失效。 11 201039425 接腳(D^H 3^ f據本發明—實施例之雙邊無 的底表面定義出ί封梦=:片底表面。此封裝體9 面及複數個接聊如觀。/曰片座24的底表 表面。晶片S 24底表面f昔表二裸露於此封裝體的底 ”及,表面= 且此邊緣23具有—寬度M:、有寬度〜及-長度L, 第4B第圖4A^f著邊第無fA:N)封裝的内部則顯示於 所闳宁洁4ώ仏, 的置日日鳊且由晶粒黏著劑13 二此二續導線架電性連接;在此例 ±jf^二:向打線的,即打線工具先在銲墊15 2C Π,然後再將導線連接至接腳22上 f接點處,在接腳22上的接點處形成針腳式19接點。 if接卿成之後,此結構被密封於—封裝體 【之内,其包覆住晶粒、連接線、打線 =J面和底表面、及接腳22的底表面以外邊、I23 ,具有HD,此凹陷26的體積由此凹槽的^产〇、 見度W和長度L所定義。此邊緣幻可以 又 於封蓋過程中進入凹陷26中。 方止封盍材枓 ▲,凹槽可關用如部份_方式來 艾’當此導線架利用將厚度約為15()微 = 化來形成時,此導線架的 Ϊ :然後進行半敍刻以形成厚度約㈣微米的Ξ 曰此技術可以在晶片座24的非蝕刻面(置晶端)產在 平坦的表面,在此表面上提供與晶粒良好的附著特 ,。此封裝體通常建構在為一條線或是陣列的導線架、, 12 201039425 封裝自此條線或是陣列中被沖切或切斷。因為 成為皁獨封裝體的側壁之外。 釋路出在 ,代地另外,此凹槽可以利用如,,沖壓,,方式來 此技術’,此凹槽是利用壓力來使此晶片座變‘ 然後再將y片y匕將:片曰;^形ί晶片座和接腳, ,,,$ 形或疋薄片可以利用蝕刻方式圖案 ❹ =,,方二加吏此晶片座變形。-利用二 的例示來說明Λ 裝可以利用第9圖 L 黏著劑所固定。連接線將晶粒與 接腳9 2電性連接。此凹槽定義 二的=具Si,及此凹陷%的體= 二m 度所定義。-封裝體99包覆此 曰曰曰月苽94接:?ί接點及此導線架的所有表面,除了 之外。此邊框93可以防止封蓋材 枓於封盍過程中進入凹陷96中。 〇 的凹槽其尺寸係與_部份_方式形成的凹槽^成 電”Λ,裸露的接腳及晶片座之底表面係 電鍍上包3錫、m銅特料 =為,,而電鑛的晶片座24底表二邊^ 面為53和凹陷的底表面55。電鍍 型態的規範;對雙邊 、,-個標準電鑛厚度的範例可為介於9到2。微米之 間。 電=的封裝體然後進行黏著前熱測試,舉例而言 使用-熱循環(舉例可為使用紅外線回焊爐以升溫至約 13 201039425 260°C)。如同之前解釋過的,會造成電鍍層的熔化,且 熔化的電鍍層或許會與不正常的雜質結合。因為凹陷表 面的突出會管控於凹槽之内,並不會嚴重地延伸出凹陷 邊框之外,在由邊緣方向觀察此封裝時並不會看到。其 結果是,此封裝體不太可能會無法通過外觀檢測。更進 一步,因為突出物不會嚴重地延伸出此封裝體的背面之 外,當封裝體粘著於支撐體時,這些突出物不會與其下 的特徵產生干擾。因此,封裝體接腳與録接手指之間的 產生良好電性接觸,而且不會因為裸露於支撐體的晶片 座之外而與其他電路接觸產生短路。此結果顯示於第 5B圖的剖面圖例示中。在晶片座凹槽凹陷表面上的電 鍍材料形成突出物65,其最高具有高度H3。在接腳上 的電鍍材料形成較小的突出物67,其最高具有高度 H2,H2’,而在凹槽邊框的突出物63是很小的。凹陷 表面上的突出物是較在接腳(或是在邊框)上的突出物 為大(投影較南)因為在晶片座上的電鑛材料其質f較 大的緣故。因為此凹陷具有一深度D其大致與凹陷表 面上最大的突出物高度H3相當,此凹陷表面上的突出 物並不會投影超過此封裝體的背面之外,且其在由邊緣 方向觀察此封裝時並不會看到。 然後將此封裝體與支撐體對準,再進行一回焊製程 以將銲錫回焊於支撐體的銲接手指上,來形成銲接手指 與封裝接腳之間的電性連接。請參閱第6A圖顯示將第 5B圖中之一封裝體藉由如回焊固定在如印刷電路板62 的支撐體上之示意圖。此支撐體62具有銲接手指64於 對應的封裝接腳22之下,但並沒有裸露的電路板導線 於支撐體的晶片座之下。在此所示的例示中,在凹槽邊 框之回焊的銲錫63並不會與支撐體62的表面接觸。電 鍍材料突出物65係被凹陷所管控且不會與支撐體62的 表面接觸。因此(與第3C圖相較),此突出物造成於封 14 201039425 裝为面與支撐體黏著面之間一較小的偏移高度〇2,且 在銲接手指與接腳之間的銲錫可以形成良好的電性接 點0 ^ Μ麥閲弟6B圖,其顯示將第5B圖中之一封穿f ,土一回焊將其固定在如印刷電路板62的支撐體丄之 不意圖。在此例示中,此支撐體62具有銲接手 對應的封裝接腳22之下及電路板導線39於晶片座^ H。於第6A圖中的例子相同,在凹槽邊框之回 2錫63並不會與支撐體62的表面接觸。電鑛材料突出 ◎ 〇 控且不會與晶片座之下的= =之電路板導線39產生不必要的接觸。因此 物造成於封裝背面與支撐體表面之間一較小 且在銲接手指與接腳之間的銲錫69可以形成Z =電性接點’更重要的是(與第36圖 4 = 免晶片座與其下的電路產生電性短路❹^) 了以避 這面可以提供超過一個以上的凹槽,且 所^的各種形狀與排列,例如第7圖和第8圖 導後辛日Γ。第7圖顯示—封裝體7G的背面,在其中 ΐΤίΖί 74 76,76^ 76^ > 76-; 座8二=?:=。’在其”線架晶片 面圖(類似t第:、』〇中C所,)不:Π2内部的剖 ^的基本外嬈。接腳的底 ,^ ^ 封裝的底表面。在第腸㈣Bi中曰片 供凹槽。在第1()A _曰二圖中曰曰片座並未提 凹陷;而在ί Φ日日/座係 _刻以提供 «片座則疋如同之前所描述的實施例—般提供凹 15 201039425 槽 的 ’但是此處的凹槽邊框相對於封裝的底表 面是凹陷 請參閱第10A圖’一晶粒14係被放置於晶片座124 Ϊ ί f曰?τί由晶粒黏著劑所固定’連接線將晶粒的銲墊 Ξί二 端電性連接。於所撕 i連封於一封裝體109之内,其包覆住晶 ,連接線、打線接點及此導線架的所有表面,除了晶 底表面之外。之後,接腳的底表面127被 f罩且稞路的晶片座進行回蝕刻,將晶片座變薄。封裝 η ϋ背面119仍大致保持如同蝕刻前-般,所以ί ,產生的凹陷126係由晶片座124的完成表面125所定 ^ θ封裝體表面1 至晶片座表面125之凹陷126的 冰度疋由蝕刻的深度來決定,且此凹陷126的體積 蝕刻的深度及晶片座回餘刻之後在封裝體所產生 的寬度與長度所定義。於之後的熱循環以後,向下凸出 的電鑛材料165、167或許會出現在裸露的背面如圖中 所示。 々第10Β圖顯示封裝具有向上位移的晶片座,其一個 凹陷的底表面並未被此封裝體所包覆。即,於金屬薄片 被圖案化以形成晶片座與接腳之後,此晶片座1〇24被 位移(通常是利用壓力)所以此晶片座丨〇24的背面〗 與接,1022的背面1〇27是位於不同的平面上。(如業 界所熟知,連接桿至晶片座相對於接腳,此晶片座向上 ,移時會某種程度的伸展。)於晶片座被向上位移後, =曰粒14係被放置於晶片座1024的置晶端且由晶粒黏著 劑所固定,晶粒與接腳】〇22係電性連接。於所有的打 線接點形成之後,一成型檔牆被放置在晶片座背面的周 ,以防止封蓋材料於後續封蓋過程中進入晶片座的凹 fe表面。其結果是’封裝體1〇9的背面1〇]9通常是和 16 201039425 1026 0 1019 刪二上程度來蚊,且此凹陷 出的電定義。於之後的熱循環以後,向下凸 圖中所示科祕、⑽7或許會出現在裸露的背面如 ο 於封施例中晶片座1124的背面相對 刻形成Γ之底上面圖為凹/中= 所提供。晶粒14係被放V:曰片f,产一步凹陷由凹槽 晶粒黏著劑所gj—、 上124的置晶端且由 的打線端的銲塾與接聊1122 線、打線接點及此 、ι覆住晶粒、連接 =(!)表曰面之外。之表:了日曰;片座及接 路=晶片座進行回餘刻,將晶片 7被幕罩 被進一步蝕刻以在已經凹 ^變溥。此晶片座 〇 3i〇【的背面⑴9仍大致:持二面;成凹槽。封 Ί疋義一凹陷邊框1126及 一^則一般。此 此形成凹槽的蝕刻可以至少邻八凹陷的表面 陷邊框〗〗26之前來進行。 卩刀在回蝕刻形成凹 於之後的熱循環以後,向 1165 ' 1167 4 A ^ ^ 1123 ^ 其他的實施㈣是目中所示。 而言,任何具有裸露於專利範圍的範 f型態可以根據本發明 面的晶片座之封 槽之嶋,包括舉例而言,稱為 17 201039425 露之接腳在一個或三個邊 可,也可以是有接腳封裝。 兩個或四個邊緣皆 【圖式簡單說明】 立第1A圖及帛1B圖顯示傳统 ^,第1A圖是上視圖而第圖?著=裝的示 圖。 q &耆線B-B,的剖面 第2A圖顯示將第1 b圖中的 電鍍後的示意圖; 的傳統雙邊無接腳封裝 第2B圖為將第2A圖 製程後的示意圖; T及進仃表面黏著前熱 第3 Α圖為將第2Β圖中的封梦矣 電路板後的剖面示意圖; 、面黏者於一印刷 第3B和3C圖則顯示將第2R岡由μ γ由 粘著失敗後的剖面示意圖; 目中的傳統封裝表面 '臬4Α圖及第4Β圖顯示根據本發明—實;Τ仞桃 邊無接腳封裝的示意圖,第4 : 2例之雙 沿著線Β-Β,的剖面圖。 圆疋上視圖而弟4Β圖 第5Α圖顯示根據本發明— 雙邊;接鴨體電鑛於導線架= 封梦、隹^圖顯不根據本發明-實施例將第5Α圖中的 封裝,仃表面黏著前熱製程後的示意圖; 中的 第6Α圖則顯示根據本發一 ^ ^ 的封褒體成功的表面黏著後的剖面^意^將弟5β圖中 的封示根據本發明一實施例將第5β圖中 的封,體成功的表面黏著後的剖面示意圖; 中 圖,·弟7圖和第8圖顯示根據本發明替代實施例的示意 示意Ξ ;9圖顯示根據本發明替代實施例封裝體的剖面 201039425 第10A、1 OB和10C圖顯示根據本發明替代實施例 封裝體的剖面示意圖。 【主要元件符號說明】 接腳 、1124晶片座 晶片座的底表面 接腳的底表面 封裝體 晶粒黏著劑 晶粒 鲜墊 球形接點 連接線 針腳式接點 邊框 凹陷 電鍍的接腳底表面 印刷電路板 散熱墊 銲接手指 1067、電鍍材料突出物 回焊銲錫 電路板導線 凹槽 2、22、92、122、1022、1122 4、 24、74、84、94、124、1024 5、 125、1025、1125 7、27、97、127、1027、1127 9、70、80、99、109
Ο 13 14 15 17 18 19 23、53、93、1126 26、96、126、1026 57、1067、1167 32'62 33 34、 64 35、 37、65、67、165、167、1065 1123 、 1165 、 1167 36、 38、63、69 39 76、76’、76”、76”, 19 201039425 86、86,、86” 45、55、95 119 、 1019 、 1119 25 > 29 凹槽 凹陷表面 封裝體的背面 電鑛材料

Claims (1)

  1. 201039425 七、申請專利範圍: 1. 一種導線架,包括: 一晶片座與複數個接腳,該晶片座具有一安置晶片表面 及一背面,其中該晶片座的該背面包括一凹槽以定義環繞一 凹陷的一邊框。 2. 如申請專利範圍第1項所述之導線架,更包含一電鍍材 料於該晶片座的該背面。 3. 如申請專利範圍第2項所述之導線架,其中該電鍍材料 〇 包含錫、錫-錢、錫-銅。 4. 如申請專利範圍第2項所述之導線架,其中該電鍍材料 的厚度係介於7微米到20微米之間。 5. 如申請專利範圍第4項所述之導線架,其中該電鍍材料 的厚度係介於9微米到20微米之間。 6. 如申請專利範圍第4項所述之導線架,其中該電鍍材料 的厚度係介於13微米到20微米之間。 〇 7. 如申請專利範圍第4項所述之導線架,其中該電鍍材料 的厚度係介於17微米到20微米之間。 8. 如申請專利範圍第1項所述之導線架,其中該凹陷定義 一深度D,其中該深度D至少為表面黏著回焊時一電鍍材 料所預期突出的一高度。 9. 如申請專利範圍第1項所述之導線架,其中該凹陷定義 一深度D,其中該深度D至少為該導線架厚度的三分之一。 21 201039425 10. 如申請專利範圍第1項所述之導線架,其中該凹陷定義 一深度D,其中該深度D為介於該導線架厚度的三分之一 與二分之一之間。 11. 如申請專利範圍第8項所述之導線架,其中該凹陷定義 一深度D,其中該所預期突出的一高度可達約為75微米, 而該深度D約為75微米。 12. 如申請專利範圍第1項所述之導線架,包括複數個凹 槽,每一個凹槽皆定義環繞一凹陷的一邊框。 13. —種半導體封裝體,包含一導線架,該導線架包括: 一晶片座與複數個接腳,該晶片座具有一安置晶片表面 及一背面,其中該晶片座的該背面包括一凹槽以定義環繞一 凹陷的一邊框。 14. 如申請專利範圍第13項所述之封裝體,更包含一電鍍 材料於該晶片座的該背面。 15. 如申請專利範圍第14項所述之封裝體,其中該電鍍材 料包含錫、錫-鉍、錫-銅。 16. 如申請專利範圍第14項所述之封裝體,其中該電鍍材 料的厚度係介於7微米到20微米之間。 17. 如申請專利範圍第16項所述之封裝體,其中該電鍍材 料的厚度係介於9微米到20微米之間。 18. 如申請專利範圍第16項所述之封裝體,其中該電鍍材 料的厚度係介於13微米到20微米之間。 201039425 19. 如申請專利範圍第16項所述之封裝體,其中該電鍍材 料的厚度係介於17微米到20微米之間。 20. 如申請專利範圍第13項所述之封裝體,其中該凹陷定 義一深度D,其中該深度D至少為表面黏著回焊時一電鍍 材料所預期突出的一高度。 21. 如申請專利範圍第13項所述之封裝體,其中該凹陷定 義一深度D,其中該深度D至少為該導線架厚度的三分之 〇 22.如申請專利範圍第13項所述之封裝體,其中該凹陷定 義一深度D,其中該深度D為介於該導線架厚度的三分之 一與二分之一之間。 23. 如申請專利範圍第20項所述之封裝體,其中該凹陷定 義一深度D,其中該所預期突出的一高度約為75微米,而 該深度D約為75微米。 24. 如申請專利範圍第13項所述之封裝體,包括複數個凹 槽,每一個凹槽皆定義環繞一凹陷的一邊框。 〇 25. 如申請專利範圍第1項所述之導線架,其中該晶片座的 該安置晶片面是平的,且該晶片座在該凹陷處係比在該邊框 處為薄。 26. 如申請專利範圍第1項所述之導線架,其中該晶片座的 一凹槽部分是偏移的。 27. —種製作一導線架的方法,包括: 圖案化一金屬薄片以形成一晶片座與複數個接腳;以及 形成一凹槽於該晶片座的一背面。 23 201039425 * 28. 如申請專利範圍第27項所述之方法,其 的步驟包含部分_該晶片座的該背面之-區域成该凹槽 29. 如申請專利範圍第”項所述之方法, 屬薄片的步驟包含蝕刻,且形成該凹槽的步c金 該晶片座的該背面之一區域。 3刀蝕刻 30:如申請專利範圍第27項所述之方法,其 屬薄片的步驟包含沖切,且形成該凹槽的步驟含 該晶片座的該背面之—區域。 i3。卩分蝕刻 ϋΐΐ專利範圍第27項所述之方法,其中圖案化該金 2片的ν驟包含沖壓,且箱該凹槽的步驟 “ 5曰〜 座的一部分變形。 3將5亥晶片 H一種半導體封裝,具有由—封裝體所定義品社 導體封裝包含—導線架,該導線架包括: 〜 一晶片座與複數個接腳,該晶片座具有一 及一背面,其中該晶片座背面之一 置曰曰片表面 ί;=:是凹陷的’且其中該晶片座的該背3 = 電鑛材 料於項所述之封裝’更包含 34. -種製作-半導體導線架封裝體的方法 = 屬’形成一晶片座與複數個接腳; 數個接腳電性連接㈣彡成—構裝; 將該構裝包覆起來;以及 餘刻§亥晶片座以形成一凹陷。 201039425 35. —種製作一半導體導線架封裝體的方法,包括: 圖案化一金屬薄片以形成一晶片座與複數個接腳; 移動該晶片座以形成一位移的晶片座; 將一晶粒黏著該晶片座的一置晶端及將該晶粒與該複 數個接腳電性連接以形成一構裝; 在該晶片座的該置晶端之相反端表面部署一週邊成型 標牆; 將該構裝包覆起來, 其中該成型檔牆不包括將該晶片座的一凹陷區域包覆 〇 起來,導致在該凹陷區域產生一凹陷。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8334584B2 (en) * 2009-09-18 2012-12-18 Stats Chippac Ltd. Integrated circuit packaging system with quad flat no-lead package and method of manufacture thereof
JP2011138968A (ja) * 2009-12-28 2011-07-14 Senju Metal Ind Co Ltd 面実装部品のはんだ付け方法および面実装部品
US9029991B2 (en) * 2010-11-16 2015-05-12 Conexant Systems, Inc. Semiconductor packages with reduced solder voiding
TW201330332A (zh) * 2012-01-02 2013-07-16 Lextar Electronics Corp 固態發光元件及其固態發光封裝體
US20130285197A1 (en) * 2012-04-27 2013-10-31 Infineon Technologies Ag Semiconductor Devices and Methods of Manufacturing and Using Thereof
CN103531563B (zh) * 2012-07-06 2016-12-21 景硕科技股份有限公司 芯片承载基板结构
US8766102B2 (en) * 2012-10-29 2014-07-01 Kinsus Interconnect Technology Corp. Chip support board structure
US9578744B2 (en) * 2014-12-22 2017-02-21 Stmicroelectronics, Inc. Leadframe package with pre-applied filler material
US9972508B2 (en) * 2015-06-24 2018-05-15 Renesas Electronic Corporation Manufacturing method of semiconductor device
JP6650723B2 (ja) * 2015-10-16 2020-02-19 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
TW201715659A (zh) * 2015-10-22 2017-05-01 義隆電子股份有限公司 電子元件模組、積體電路封裝元件及其導線架
JP6603538B2 (ja) * 2015-10-23 2019-11-06 新光電気工業株式会社 リードフレーム及びその製造方法
CN108010899A (zh) * 2016-10-31 2018-05-08 长华科技股份有限公司 分离式预成形封装导线架及其制作方法
DE102017129924B4 (de) * 2017-12-14 2021-04-29 Infineon Technologies Ag Verkapseltes, anschlussleiterloses package mit zumindest teilweise freiliegender innenseitenwand eines chipträgers, elektronische vorrichtung, verfahren zum herstellen eines anschlussleiterlosen packages und verfahren zum herstellen einer elektronischen vorrichtung

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380114A (en) * 1979-04-11 1983-04-19 Teccor Electronics, Inc. Method of making a semiconductor switching device
US5150193A (en) 1987-05-27 1992-09-22 Hitachi, Ltd. Resin-encapsulated semiconductor device having a particular mounting structure
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
US5892290A (en) * 1995-10-28 1999-04-06 Institute Of Microelectronics Highly reliable and planar ball grid array package
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
JP3612155B2 (ja) * 1996-11-20 2005-01-19 株式会社日立製作所 半導体装置および半導体装置用のリードフレーム
JPH11312749A (ja) * 1998-02-25 1999-11-09 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
US6989294B1 (en) * 1998-06-10 2006-01-24 Asat, Ltd. Leadless plastic chip carrier with etch back pad singulation
US6667541B1 (en) * 1998-10-21 2003-12-23 Matsushita Electric Industrial Co., Ltd. Terminal land frame and method for manufacturing the same
TW428295B (en) * 1999-02-24 2001-04-01 Matsushita Electronics Corp Resin-sealing semiconductor device, the manufacturing method and the lead frame thereof
US6188130B1 (en) * 1999-06-14 2001-02-13 Advanced Technology Interconnect Incorporated Exposed heat spreader with seal ring
US6204553B1 (en) * 1999-08-10 2001-03-20 Walsin Advanced Electronics Ltd. Lead frame structure
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
JP2001156212A (ja) * 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
US6455355B1 (en) * 2001-04-10 2002-09-24 Siliconware Precision Industries, Co., Ltd. Method of mounting an exposed-pad type of semiconductor device over a printed circuit board
US6559526B2 (en) 2001-04-26 2003-05-06 Macronix International Co., Ltd. Multiple-step inner lead of leadframe
JP4034073B2 (ja) * 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4092890B2 (ja) * 2001-05-31 2008-05-28 株式会社日立製作所 マルチチップモジュール
JP2003017646A (ja) * 2001-06-29 2003-01-17 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
SG105544A1 (en) * 2002-04-19 2004-08-27 Micron Technology Inc Ultrathin leadframe bga circuit package
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6777788B1 (en) * 2002-09-10 2004-08-17 National Semiconductor Corporation Method and structure for applying thick solder layer onto die attach pad
US7042071B2 (en) * 2002-10-24 2006-05-09 Matsushita Electric Industrial Co., Ltd. Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
US20040166662A1 (en) * 2003-02-21 2004-08-26 Aptos Corporation MEMS wafer level chip scale package
TW200425427A (en) * 2003-05-02 2004-11-16 Siliconware Precision Industries Co Ltd Leadframe-based non-leaded semiconductor package and method of fabricating the same
TWI257693B (en) * 2003-08-25 2006-07-01 Advanced Semiconductor Eng Leadless package
JP2005129900A (ja) * 2003-09-30 2005-05-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
US7288839B2 (en) * 2004-02-27 2007-10-30 International Business Machines Corporation Apparatus and methods for cooling semiconductor integrated circuit package structures
CN1738041A (zh) * 2004-08-17 2006-02-22 自由度半导体公司 Qfn封装及其方法
US7462925B2 (en) 2004-11-12 2008-12-09 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using via to provide interconnection
US7217995B2 (en) 2004-11-12 2007-05-15 Macronix International Co., Ltd. Apparatus for stacking electrical components using insulated and interconnecting via
TWI249209B (en) * 2004-12-22 2006-02-11 Siliconware Precision Industries Co Ltd Semiconductor package with support structure and fabrication method thereof
JP2006318996A (ja) * 2005-05-10 2006-11-24 Matsushita Electric Ind Co Ltd リードフレームおよび樹脂封止型半導体装置
US7400049B2 (en) * 2006-02-16 2008-07-15 Stats Chippac Ltd. Integrated circuit package system with heat sink
US7816186B2 (en) * 2006-03-14 2010-10-19 Unisem (Mauritius) Holdings Limited Method for making QFN package with power and ground rings
TWI311352B (en) * 2006-03-24 2009-06-21 Chipmos Technologies Inc Fabricating process of leadframe-based bga packages and leadless leadframe utilized in the process
TW200810044A (en) * 2006-08-04 2008-02-16 Advanced Semiconductor Eng Non-lead leadframe and package therewith
US7638863B2 (en) * 2006-08-31 2009-12-29 Semiconductor Components Industries, Llc Semiconductor package and method therefor
EP2084744A2 (en) * 2006-10-27 2009-08-05 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7608484B2 (en) * 2006-10-31 2009-10-27 Texas Instruments Incorporated Non-pull back pad package with an additional solder standoff
US7834435B2 (en) * 2006-12-27 2010-11-16 Mediatek Inc. Leadframe with extended pad segments between leads and die pad, and leadframe package using the same
US20090166826A1 (en) * 2007-12-27 2009-07-02 Janducayan Omar A Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages
US8174099B2 (en) * 2008-08-13 2012-05-08 Atmel Corporation Leadless package with internally extended package leads

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