TW201027670A - Electronic devices including carbon-based films, and methods of forming such devices - Google Patents

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cnt
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Wipul Pemsiri Jayasekara
April D Schricker
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Sandisk 3D Llc
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Description

201027670 六、發明說明： 【發明所屬之技術領域】 本發明係關於諸如非揮發性記憶體之微電子裝置，且更 特定言之係關於包含與導引元件相容之碳基可逆電阻切換 元件的記憶體單元及其形成方法。 本申請案主張2008年10月30曰申請之美國臨時專利申請 案第61/109,905號的權利，該案之全文出於所有目的以引 用的方式併入本文中。 φ 【先前技術】 由可逆電阻切換元件形成之非揮發性記憶體為已知的。 舉例而言，2007年12月31日申請且題為「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON ΝΑΝΟ-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT AND METHODS OF FORMING THE SAME」之 美國專利申請案第11/968,154號（下文中之「’154申請 案」）（該案之全文在此出於所有目的以引用的方式併入本 ® 文中）描述可重寫非揮發性記憶體單元，該可重寫非揮發 性記憶體單元包含一與碳基可逆電阻率切換材料（諸如， 碳）串聯耦接之二極體。 然而，由可重寫電阻率切換材料製造記憶體裝置技術上 ' 具挑戰性，且需要形成使用電阻率切換材料之記憶體裝置 的改良之方法。 【發明内容】 本發明係關於用於製造包含CNT薄膜之諸如金屬-絕緣 144310.doc 201027670 體-金屬)結構之微電子結構（諸如，非揮發性記 憶趙）以保護活性CNT薄膜免受損壞及短路的方法。本發 明亦係關於根據該等技術所製造之CNT微電子结構，諸 如’非揮發性記憶^在該等方法及結構卜cnt材料可 充當議之底部電極與頂部電極之間的活性可切換絕緣 層。CNT材料可包含（例如）均質CNT薄媒，或cnt材料與 孔隙填充劑材料之異質混合物。 在根據本發明之第__例示性方法中，—額外碳基層沈積 於活性CNT材料之頂部上以充當對抗頂部電極材料之渗透 的保護襯墊。 在根據本發明之第—例示性方法的—例示性態樣中，提 供一種形成-微電子結構之方法，其中該方法包含：在一 底部電極上方形成-CNT薄膜；在該CNT薄膜上方且與該 CNT薄膜接觸地形成一碳基概塾；及在該碳基概塾上方且 與該碳基襯墊接觸地形成一頂部電極。 在根據本發明之第一例示性方法的一第二例示性態樣 中提供一種微電子結構’其包含：一底部電極；在該底 部電極上方之一 CNT薄膜；在該CNT薄膜上方且與該cnt 薄膜接觸之一碳基襯墊；及在該碳基襯墊上方且與該碳基 襯塾接觸的一頂部電極。 在根據本發明之第二例示性方法中，使用相對較低能量 沈積技術來沈積該頂部電極以降低在頂部電極沈積期間對 該CNT材料之損壞及/或該CNT材料之滲透。一較低能量沈 積技術為涉及比用於類似材料之pVD中的能階低的能階之 144310.doc -4 - 201027670 技術。該等例示性沈積技術可包含（例如）化學氣相沈積 (「CVD」）、原子層沈積（「ALD」）、CVD與ald之組 合，及電子束（「e束」）蒸鍍，及其他類似技術。
在根據本發明之第二例示性方法的—例示性態樣中，提 供一種形成一微電子結構之方法，其中該方法包含：在一 底部電極上方形成一碳薄膜，該碳薄膜包含活性cnt材 料；及在該碳薄膜上方且與該碳薄膜接觸地形成一頂部電 極，其中使用較低能量沈積技術（諸如，CVD、ald、e束 蒸鍍，或該等技術之組合）來沈積該頂部電極。 的一第二例示性態樣 一底部電極；在該底 在根據本發明之第二例示性方法 中，提供一種微電子結構，其包含： 部電極上方之一碳薄膜，該碳薄膜包含活性cnt材料；及 在該碳薄膜上方且與該碳薄膜接觸之一頂部電極，其中該 頂部電極係使用較低能量沈積技術（諸如，cVD、ALD、e 束蒸鍍，或該等技術之組合）來沈積。該碳薄膜可包括未 由該頂部電極穿透且較佳未由該頂部電極渗透之未損壞或 損壞降低的CNT材料。 在根據本發明之第—或第二例示性方法的額外例示性態 樣中，提供一微電子結構及一形成該微電子結構之方法， 該微電子結構進一步包含一介電側壁襯墊及/或一導引元 件。該導引元件可包含（例如）一與由底部電極、碳基薄膜 及頂電極形成之MIM結構電串聯的二極體。該側壁概塾 可包3氮化矽薄膜，該氮化矽薄膜係在將間隙填充材料 沈積於該MIM結構周圍之前沈積。 144310.doc 201027670 本發明之其他特徵及態樣將自以下實施方式、所附申請 專利範圍及隨附圖式變得更充分地顯而易見。 【實施方式】 可自結合以下圖式所考慮之以下實施方式更清晰地理解 本發明之特徵，在該等圖式中，相同參考數字始終表示相 同元件。 碳奈米管（「CNT」）薄膜顯出可用以形成微電子非揮發 性s己憶體之電阻率切換行為。（3\丁材料已於在開啟與關閉 狀態之間具有100倍分隔且具有中至高範圍電阻改變之實 驗室規模裝置上展現記憶體切換特性。開啟與關閉狀態之 間的該分離致使CNT材料成為使用與垂直二極體、薄膜電 晶體或其他導引元件_聯之CNT材料所形成之記憶體單元 的可行候選者。 在上述實例中，由夾於兩個金屬或以其他方式導電之層 之間的CNT材料所形成的金屬_絕緣體-金屬（「MIM」）堆 疊可充虽圯憶體單元之電阻改變材料。此外，CNT 堆 疊可與一極體或電晶體串聯整合以產生如描述（例如）於 '154申請案中之可讀寫記憶體裝置。 CNT材料之整合所存在的各種挑戰之一為蝕刻cNT材料 之挑戰（歸因於CNT材料的構形）。舉例而言，經沈積或生 長之CNT材料通常具有粗糙的表面構形，其中顯著的厚度 變化及孔隙率導致局部凸峰及凹谷。此等厚度變化使 材料難以餘刻’從而增加製造成本及與其在積體電路中之 使用相關聯的複雜性。因而，將提供關於蝕刻製程之一些 1443l0.doc 201027670 細節，但不太詳細地涵蓋許多其他製程參數，以避免混淆 本發明之中心内容。
已知同質碳奈米管薄膜為多孔的，因此習知地形成之基 於CNT的MIM結構易於短路。詳言之，為使用習知半導體 製程來形成CNT記憶體電路，通常使用物理氣相沈積 (「PVD」）處理步驟來形成記憶體單元之頂部電極及底部 電極。然而’基於PVD之頂部電極金屬沈積之高能階可使 金屬滲透’且有可能穿透一或多個CNT薄膜孔隙，從而有 可能造成與底部電極之短路。另外，在同質CNT薄膜及具 有填充劑材料之異質CNT薄膜兩者的狀況下，金屬之pvD 期間所使用之南能階可能在頂部電極沈積期間對活性切換 CNT材料造成損壞。本發明之實施例藉由限制活性CNT材 料曝露至與頂部電極金屬之PVD相關聯的該等高能階而設 法避免該等有害之效應。 根據本發明之各種例示性實施例，方法及設備可涉及諸 如記憶體裝置之微電子結構，其在活性CNT材料之頂部上 具有一額外碳基層以充當對抗頂部電極材料之滲透的保護 性襯墊。在一些實施例中，該額外碳基頂部層穿透及/或 密封CNT薄膜之頂側孔隙中的許多者，從而阻止頂部電極 金屬穿透至經密封之孔隙中。在—些實施例中，碳基概塾 亦藉由防護CNT材料曝露至金屬沈積製程而降低及/或防止 在頂部電極沈積期間對CNT材料的損壞。 根據本發明之替代例示性實施例，方法及設備可涉及諸 如記憶體裝置之微電子結構，其具右 八具有使用一沈積技術（諸 144310.doc 201027670 如，CVD、ALD、e束蒸鍍，或該等技術之組合）而沈積於 活性CNT材料之頂部上的頂部電極，該沈積技術具有比習 知PVD技術之能階低的能階。在一些實施例中，該等相對 較低能量沈積技術（與習知pVD技術相比）之使用降低及/或 防止頂部電極材料滲透至CNT材料中。此外，在一些實施 例中’先前所提及之沈積技術的使用降低及/或防止在頂 部電極沈積期間對CNT材料的損壞。 根據本發明之額外例示性實施例，方法及設備可涉及諸 如記憶體裝置之微電子結構，其具有使用較低能量沈積技 術來沈積頂部電極而形成的CNT MIM堆叠，且MIM可與二 極體或電晶體串聯整合以產生可讀寫記憶體裝置。 根據本發明之其他例示性實施例，方法及設備可涉及諸 如記憶體裝置之微電子結構，其具有使用較低能量沈積技 術來在一碳基層上沈積頂部電極而形成的Cnt MIM堆疊， 且MIM可包含介電侧壁襯墊，該介電側壁襯墊保護碳基層 對抗介電間隙填充材料之沈積期間可能的劣化。 在根據本發明之例示性實施例中，CNT材料可由（但不 限於）純碳奈米管組成，該等純碳奈米管係藉由CVD生長 技術、膠體噴塗技術（colloidal spray on technique)，及旋 塗技術而經沈積。活性切換碳層亦可由非晶碳或其他介電 填充劑材料之混合物組成’其中呈任何比率之碳奈米管以 以上所提及之技術中的任一者經沈積。此整合方案之一較 佳實施例包含CNT材料之旋塗或喷塗，繼之以非晶碳自— Pr〇duCerTM 工具（Applied Materials，Inc·)的沈積（以用作碳 144310.doc 201027670 基襯墊材料）。 如本文中所使用，「CNT」為對形成活性層之碳基電阻 率切換材料的簡短參考，但碳材料不限於碳奈米管。如本 文中所使用，CNT材料亦可包含呈許多形式之碳，包含石 墨烯、石墨及非晶碳。碳基層之性質可由其碳-碳鍵結形 式的比率而特徵化。碳通常鍵結至碳以形成sp2鍵（三角雙 c=c鍵）或SP3鍵（四面體單c_c鍵）。在每一狀況下，sp2鍵對 sp3鍵之比率可藉由評估D帶及G帶而經由拉曼光譜法 參 （Raman spectroscopy)來判定。在—些實施例中，材料之範 圍可包含具有諸如MyNz之比率的材料，其中河為邛3材料 且N為sp2材料，且y&z為零至！之任一分率值，只要y+z=i 即可。 另外，CNT材料沈積方法可包含（但不限於）自靶材之濺 鍍沈積、電漿加強化學氣相沈積（「pECVD」）、pvD、 CVD、電弧放電技術，及雷射切除。沈積溫度可在自約 ❹3GG°C至9GGt：之範圍内。前驅氣體源可包含（但不限於）己 烷、環己烧、乙炔、單及雙短鏈烴（例如，甲烧）、各種笨 基烴、多環芳族物、短鏈醋、謎、醇，或其組合。在一些 狀況下，「破裂」表面可用以在降低的溫度下促進生長(例 如，約1埃至100埃之鐵（「以」）、鎳（「Ni」）、鈷 (「Co」）或其類似者，但可使用其他厚度）。 在-些實施例中，CNT材料層可為活性切換層。在該等 狀況下，即使使用所描述之方法（如Pecvd)來形成cnt材 料，CNT材料類型亦必須切換。可以任一厚度沈積cnt材 144310.doc 201027670 料。在一些實施例中，CNT材料可處於約1埃至1000埃之 間，但可使用其他厚度。 較低能量沈積技術可用以在將最小能量賦予下伏材料之 情況下形成頂部電極，藉此降低對碳記憶體層損壞的可能 性。更特定言之，較低能量沈積技術將沈積表面曝露至的 能量比物理氣相沈積將沈積表面曝露至的能量少。較低能 量沈積技術之能階較佳不足以損壞碳基材料層且藉此致使 其不起作用。同樣地，該能階較佳不足以使頂部電極滲透 至及/或穿透該碳基材料層。 用於沈積頂部電極之較低能量沈積技術可包含（例 如）CVD、PEC VD、熱CVD、ALD或e束蒸鍍。ALD方法亦 可包含電漿加強ALD(「PE-ALD」）、「高產量」ALD，及 ALD與CVD之任一雜混。適用於使用CVD、PECVD及ALD 加以沈積的材料包含（但不限於）Si、W、Ti、Ta、WN、 TiN、TaN、TiCN、TaCN。適用於使用熱CVD加以沈積的 材料包含（但不限於）經摻雜之多晶矽、W及WN。適用於使 用e束蒸鍍加以沈積的薄膜層可包含W、Ti、Ta或其混合靶 材。 儘管使用較低能階，但此等技術可在比先前技術中之 PVD的溫度高的溫度下進行。然而，期望CNT回復至此等 溫度。通常在600°C至900°C之間形成碳奈米管，而經摻雜 之矽及鎢CVD沈積分別出現在550°C及300°C至500°C。另 外，典型金屬ALD出現在大約300°C至550°C，其仍低於 CNT材料之生長溫度。有時用於此等薄膜中之非晶填充劑 144310.doc -10- 201027670 材料已在高溫下且在真空環境中退火’且在移除初始溶劑 介質之後，不展示連續脫氣。已展示基於CNT之薄膜在達 750°C之高溫處理後仍切換。 碳基保護性襯塾可使用與用以沈積CNT材料之沈積技術 類似或不同的沈積技術來沈積。類似地’碳基保護性襯墊 沈積方法可包含（但不限於）自靶材之濺鍍沈積、pEcvD、 PVD、CVD、電弧放電技術，及雷射切除。沈積溫度可在
❹ 自約300°C至900t之範圍内。前驅氣體源可包含（但不限 於）己烷、環己烷、乙炔、單及雙短鏈烴（例如，甲烷卜各 種苯基烴、多環芳族物、短鏈酯、醚、醇，或其組合。 此外，碳基襯墊可切換，但此並非必要特徵，且此在一 些實施例中可能為*需要的。可以任—厚度沈積碳基概 墊。在一些實施例中，碳基襯墊可處於約丨埃至1〇〇〇埃之 間’但可使用其他厚度。 碳基襯墊材料亦可包含呈許多形式之碳，包含石墨烯、 石墨及非晶碳。碳基襯墊材料較佳可滲透cnt材料之表面 中的孔隙，同時不形成其自身的顯著孔隙。在每一狀況 下，Sp2(三角雙C=C鍵）對SP3(四面體單C-C鍵）之比率可藉 由評估D帶及G帶而經由拉曼光譜法來判定。在一些實施 例中材料之範圍可包含具有諸如ΜΑ之比率的材料，其 中Μ為sp3材料且Ngsp2材料，且y&z為零至丨之任一分率 值’只要y+z=l即可。 例示性實施例 微電子結構之形成包 根據本發明之第一例示性實施例， 144310.doc 201027670 含形成具有安置於底部電極與頂部電極之間的碳薄膜的 MIM裝置，該碳薄膜包括一由一碳基保護層所覆蓋之cNT 層。由於使用較低能量沈積技術來沈積頂部電極，因此該 碳薄膜可包括未由該頂部電極穿透及較佳未由該頂部電極 滲透之未損壞或損壞降低的CNT材料。 圖1為根據本發明而提供之第一例示性微電子結構 100(亦稱作β己憶體單元1 〇〇)的橫截面正視圖。記憶體單元 100包含一形成於基板（未圖示）上（諸如，該基板上之一絕 緣層上）的第一導體102。第一導體1〇2可包含一第一金屬 層104，諸如鎢（「W」）、銅（「Cu」）、鋁（「μ」）、金 (「Au」）’或其他金屬層。第一導體1〇2可包括MIM結構 105之一較低部分，且充當mim 105之底部電極。一諸如 氮化鈦（「ΤιΝ」）、氮化鈕（「TaN」）或類似層之黏著層1〇6 為"T選的，但於圖1中展示為形成於第一金屬層1〇4上。通 常’複數個第一導體102可經提供且彼此隔離（例如，藉由 在第一導體102中的每一者之間使用二氧化矽（「si〇2」）或 其他介電材料隔離）β舉例而言，第一導體1〇2可為圖案化 為栅格之陣列的字線或位元線。 一 CNT材料層108使用任何合適CNT形成製程而形成於 第一導體102上。碳基材料1〇8可包括ΜΙΜ結構105之一中 間部分，且充當ΜΙΜ 1〇5之絕緣層。可藉由各種技術沈積 CNT材料1〇8。一技術涉及將碳奈米管懸浮液噴塗或旋塗 於第—導體102上，藉此產生隨機CNT材料。另一技術涉 及由CVD、PECVD或其類似者而自錨定至基板之晶種生長 144310.doc -12- 201027670 碳奈米管。各種CNT沈積技術之論述可見於’154申請案， 及2007年12月31曰申請之相關美國專利申請案第 11/968，156 號「MEMORY CELL THAT EMPLOYS A SELECTIVELY FABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENT FORMED OVER A BOTTOM CONDUCTOR AND METHODS OF FORMING THE SAME」，及2007年12月31日申請之相 關美國專利申請案第11/968,159號「MEMORY CELL WITH ❹ PLANARIZED CARBON NANOTUBE LAYER AND METHODS OF FORMING THE SAME」中，該等案之全文 在此出於所有目的以引用的方式併入本文中。 在根據本發明之一些實施例中，在CNT材料108的沈積/ 形成之後，可執行退火步驟以修改CNT材料108之特性。 詳言之，可在真空中或在存在一或多種成形氣體（forming gas)之情況下，在約350°C至約90(TC之範圍中的溫度下執 行退火歷時約30分鐘至約180分鐘。較佳在成形氣體之約 ® 80%(N2):20%(H2)混合物中，在約625°C下執行退火歷時約 一小時。 . 可在頂部電極形成於CNT材料108上方之前執行此退 火。退火與電極金屬沈積之間較佳約2小時的間隔（que)時 間較佳伴隨退火之使用。溫度快速上升持續時間（ramp up duration)可在自約0.2小時至約1.2小時之範圍内，且較佳 處於約0.5小時與0·8小時之間。類似地，溫度快速下降持 續時間（ramp down duration)亦可在自約0.2小時至約1.2小 144310.doc 13· 201027670 時之範圍内，且較佳處於約05小時與〇 8小時之間。 在不希望又任何特定理論約束之同時’咸信，cnt材料 可自空氣吸收水及/或可在形成咖材料之後，具有附接至 CNT材料之一或多個官能基。有時針對預先沈積處理而需 要有機官能基。較佳官能基中之一者為致基。同樣地，咸 仏’濕氣及/或有機官能基可增大CNT材料之分層的可能 J·生。此外，咸#，官能基可（例如）在清潔及/或過濾製程期 間附接至CNT材料。碳形成後退火可移除濕氣及/或與cnt 材料相關聯之竣基或其他官能基。結果，在—些實施例 中，若CNT材料在頂部電極形成於CNT材料上之前經退 火’則CNT材料及/或頂部電極材料自基板的分層不太可能 出現。 該CNT形成後退火之併入較佳考慮存在於包含⑽材料 之裝置上的其他層，由於此等其他層亦將經受退火。舉例 而言，在上述較佳退火參數將損壞該等其他層的情況下， 可省略退火，或可調整其參數。可在不損壞經退火之裝置 的諸層的情況下，在導致濕氣及/或羧基或其他官能基之 移除的範圍内調整退火參數。|例而纟，可調整溫度以處 在正經形成之裝置的總熱預算内。同樣地，可使用適用於 特定裝置之任何合適成形氣體、溫度及/或持續時間。通 常，該退火可與任何碳基層或含碳材料（諸如，具有cnt 材料、石墨、石墨烯、非晶碳等之層）一起使用。 合適成形氣體可包含N2、Ar及H2中之一或多者，而較佳 成形氣體可包含具有高於約75% A或射及低於約25% H2 1443I0.doc -14- 201027670 的混合物。或者，可使用真空。合適溫度可在自約35〇。〇 至約900 C之範圍内，而較佳溫度可在自約585 °C至約 675 C之範圍内。合適持續時間可在自約〇·5小時至約3小 時之範圍内’而較佳持續時間可在自約1小時至約1 5小時 之範圍内。合適壓力可在自約1 mT至約760 T之範圍内， 而較佳壓力可在自約300 mT至約600 mT之範圍内。 在根據本發明之一些實施例中，在CNT材料108的沈積/ 形成之後’第二碳基材料層1〇9可形成為覆蓋CNT材料108 ® 之保護性襯墊。碳基層1 09充當與其上方之層（詳言之，頂 部電極層）之防禦性界面。除其他非CNT碳基材料（諸如， 石墨烯、石墨、類鑽碳’或富含sp2或富含sp3碳材料的其 他變體）以外’碳基層109較佳可包含非晶碳。碳基材料 109較佳可經調適以填充CNT材料108中的孔隙，且自身並 非過度多孔的。 碳基材料109及其厚度亦可經選擇以顯出適用於記憶體 單το 100之垂直電阻’在考慮（例如）較佳讀取、寫入及程式 ® 化電壓或電流之情況下，將該垂直電阻併入該記憶體單元 1〇〇中。層108及109之（例如）如圖1中所展示的兩個電極之 間的電流行進方向上的垂直電阻將判定結構1〇〇之操作期 間的電流或電壓差。垂直電阻視（例如）材料垂直電阻率及 厚度’及特徵大小及關鍵尺寸而定。在CNT材料108之狀 況下’垂直電阻可視碳奈米管自身之定向而不同於水平電 阻’由於該等碳奈米管沿著該等管比在該等管之間顯得更 具導電性。 144310.doc -15- 201027670 在形成碳基材料1〇9之後，諸如乃]^、1^1^、1^、氮碳化 鈕（「TaCN」）或其類似者之黏著層/障壁層n〇可形成於 CNT材料108上。如圖1中所展示，黏著層11〇可充當MIM 裝置105之頂部電極，該MIM裝置1〇5包含作為絕緣層之 CNT材料108及可選碳基材料1〇9，及作為底部電極之第一 金屬層104及可選黏著層106。因而，以下部分將黏著層/ 障壁層110稱作MIM 105之「頂部電極11〇」。 在根據本發明之一些實施例中，可使用一較低能量沈積 技術（例如，涉及比用於類似材料之PVD中的能階低的能 階之技術）來沈積頂部電極110。該等例示性沈積技術可包 含化學氣相沈積（「CVD」）、電漿加強CVD、熱CVD、原 子層沈積（「ALD」）、電漿加強ALD、CVD與ALD之組 合，及電子束（「e束」）蒸鑛，及其他類似技術。 將較低能量沈積技術用以在碳材料上沈積頂部電極丨i 〇 降低對CNT層108之與沈積相關聯的損壞的可能性，及 CNT層108由頂部電極110滲透及/或穿透的可能性。在使用 碳襯墊109之先前實施例中，較低能量沈積技術之使用可 特別有利於限制頂部電極110之沈積的有害效應。在頂部 電極110的較低能量沈積之後，CNT層108較佳保持未受損 壞且大體上無頂部電極11〇材料，該頂部電極110材料原本 可能已在較高能量、PVD型條件下滲透CNT層1〇8。 即使碳材料（例如，層1〇8及1〇9)在充當與頂部電極ιι〇之 界面的一頂部部分（例如，襯墊層1〇9)處經歷某一損壞或滲 透，該碳材料（例如，CNT層108)之至少一核心部分仍保持 144310.doc 201027670 充《未觉知壞且未被滲透的切換元件。頂部電極ιι〇較佳 形成一界面，該界面具有對該頂部電極及碳材料定界的鋒 叙輪廓。在碳襯墊109不存在之情況下，可能受損的頂部 部分及功能核心可為CNT層108之分部（subdivisi〇n)。此結 果較佳地亦適用於實施例圖2至圖4。 可（例如）使用標準光微影技術，藉由約1微米至約15微 米，更佳約1 ·2微米至約1.4微米之光阻來圖案化堆疊。接 著可使用（例如）如下文所描述之三氣化硼（「BCl3」）及氣 ❹ 氣（「Cl2」）化學法，或任何其他合適蝕刻來蝕刻頂部電極 110。在一些實施例中，可使用單一蝕刻步驟來圖案化頂 部電極11〇、碳基襯墊109，及CNT材料1〇8。在其他實施 例中，可使用獨立蝕刻步驟。 可使用（例如）BC13及eh來钱刻CNT材料。該方法與標準 半導體工具（tooling)相容。舉例而言，電漿触刻工具可基 於BCI3及ch氣流輸入而產生電漿，從而產生可钱刻CNT材 料之反應性物質，諸如，C1+。在一些實施例中，可使用 籲 約瓦特或低於瓦特的低偏壓功率，但可使用其他功 率範圍。CNT材料、電漿餘刻製程之例示性處理條件在下 文提供於表1中。可使用其他流動速率、腔室壓力、功率 位準、製程溫度，及/或蝕刻速率。 144310.doc 17 201027670 表1 :例示性電漿蝕刻製程參數 製程參數 例示性範圍 較佳範圍 BC13流動速率(seem) 30-70 45-60 Cb流動速率(seem) 0-50 15-25 壓力(毫托） 50-150 80-100 基板偏壓RF(瓦特） 50-150 85-110 電漿RF(瓦特） 350-550 390-410 製程溫度(°C) 45-75 60-70 姓刻速率(A/sec) 3-10 4-5 已觀測到該種經蝕刻之薄膜堆疊具有幾乎垂直的側壁， 及極少的CNT材料108之底切或無CNT材料108之底切。可 使用其他姑刻化學法。 所界定之頂部電極/aC/CNT特徵可與Si02或其他介電填 充劑111隔離，且接著經平坦化。第二導體112可形成於頂 部電極110上。第二導體112可包含一障壁層/黏著層114(諸 如，TiN、TaN或類似材料）及一金屬層116(例如，鎢或其 他導電材料）。 MIM裝置105可充當記憶體單元100之狀態改變材料。碳 層108及109可形成該記憶體單元之可切換記憶體元件，其 中該記憶體元件經調適以切換兩個或兩個以上電阻率狀 態。舉例而言，MIM裝置105可與諸如二極體、穿隧接面 或薄膜電晶體（「TFT」）之導引元件串聯耦接。在至少一 實施例中，該導引元件可包含多晶垂直二極體。 記憶體操作係基於在施加高偏壓電壓（例如，>4 V)之情 144310.doc -18- 201027670 況下的CNT可堆疊層i〇8中的雙穩態電阻改變。穿過記憶 體單元之電流由CNT材料108之電阻調節。在不會改變 CNT材料108之電阻的較低電壓下來讀取記憶體單元。在 一些實施例中，該兩個狀態之間的電阻率的差異可超過 100倍。記憶體單元在（例如）對導引元件（例如，二極體）施 - 加高正向偏壓的情況下可自r 〇」改變至「1」。記憶體單 元可在施加高正向偏壓的情況下自「i」變回至「〇」。如 所陳述，可擴展此整合方案以包含與作為導引元件之Tft ® 而非垂直柱形二極體串聯的CNT材料。TFT導引元件可為 平坦的或垂直的。 根據本發明之第二實施例，微電子結構之形成包含形成 與具有安置於底部電極與頂部電極之間的碳薄膜之MIM裝 置串聯的二極體。碳薄膜可包括一由一碳基保護層所覆蓋 之CNT層，頂部電極可使用較低能量沈積技術來沈積，且 該碳薄膜可包括未由該頂部電極穿透且較佳未由該頂部電 極滲透之未損壞或損壞降低的CNT材料。 圖2為根據本發明而提供之一例示性記憶體單元結構2〇〇 的橫截面正視圖。圖2包括圖2A及圖2B，該等圖描繪以不 同次序形成之§己憶體單元的諸層。在圖2A中，記憶體單元 結構200包含一安置於一 MIM裝置下方的二極體，該MIM 裝置具有一由一碳基保護層覆蓋且安置於一底部電極與一 頂部電極之間的CNT薄膜。在圖2B中，記憶體單元結構 200’具有安置於MIM裝置上方的二極體。 如圖2A中所展示，記憶體單元結構200包含一形成於基 144310.doc -19- 201027670 板（未圖示）上（諸如，覆蓋該基板之一絕緣層上）的第一導 體202。第一導體202可包含一第一金屬層203(諸如，W、 Cu、Al、Au，或其他金屬層），與一形成於第一金屬層203 上之第一障壁層/黏著層204(諸如，TiN、TaN或類似層）。 如圖2B中所展示，第一障壁層/黏著層204可包括MIM結構 205之一較低部分，且充當MIM 205之底部電極。 通常，複數個第一導體202可經提供且彼此隔離。舉例 而言，在圖案化並蝕刻第一導體202之後，Si02或其他介 電材料之間隙填充沈積可隔離第一導體202中的每一者。 在將介電材料沈積於第一導體202上之後，該裝置結構可 經平坦化以重新曝露經電隔離之第一導體202。 垂直P-I-N(或N-I-P)二極體206可形成於第一導體202上 方。舉例而言，二極體206可包含多晶（例如，多晶矽 '多 晶鍺、矽鍺合金等）二極體。二極體206可包含：一經重度 摻雜第一類型（例如，η型）之摻雜劑的半導體材料層2〇6n ; 一純質或經輕度摻雜之半導體材料層206i ;及一經重度摻 雜第二類型（例如，p型）之摻雜劑的半導體材料層206p ^或 者，如圖2B中所展示。可顛倒二極體206層206n、206i及 206p之垂直次序。 在一些實施例中，一矽化物區域（未展示於圖2中；參看 圖3)可經形成而與二極體206接觸（其上方或下方）。如美國 專利第 7，176,064 號「MEMORY CELL COMPRISING A SEMICONDUCTOR JUNCTION DIODE CRYSTALLIZED ADJACENT TO A SILICIDE」（該案之全文在此以引用的方 144310.doc -20. 201027670 式併入本文中）中所描述，矽化物形成材料（諸如，鈦及钻） 在退火期間與經沈積矽反應以形成一矽化物層。梦化鈦及 石夕化姑之晶格間距接近於矽之晶格間距，且看來隨著該經 沈積石夕結晶’該等石夕化物層可用作相鄰經沈積石夕之「結晶 模板」或「晶種」（例如’石夕化物層在退火期間增強二極 體206的結晶結構）。藉此提供較低電阻率之石夕。對於石夕鍺 合金及/或鍺二極體可達成類似結果。
TiN、TaN、W、TaCN或其他黏著層/障壁層207可形成於 ❹ 二極體2〇6上方。在一些實施例中，諸如w或其類似者之 金屬硬式遮罩可用於黏著層/障壁層207之頂部上。可圖案 化並姓刻黏著層/障壁層207及二極體206以形成一柱體。 通常，複數個此等柱體可經提供且彼此隔離，諸如，藉由 在該等柱體中的每一者之間使用Si〇2或其他介電材料隔離 (例如，藉由將介電材料沈積於該等柱體上，且接著平坦 化該裝置結構以重新曝露經電隔離的柱體）。 如圖2A中所展示’黏著層207可充當MIM裝置205之底部 電極，該MIM裝置205包含作為絕緣層之CNT材料208及可 選碳基材料209，及作為頂部電極之黏著層21〇。因而，以 . 下部分關於圖2A將點著層/障壁層2〇7稱作MIM 205之「底 部電極207」。 CNT材料208可使用任何合適CNT形成製程而形成於底 部電極207上（如先前所描述）。在根據本發明之一些實施例 中’在CNT材料208的沈積/形成之後，第二碳基材料層209 可形成為覆蓋CNT材料208之保護性襯墊。破基襯塾可如 144310.doc -21 - 201027670 上文所描述（諸如’先前參看圖1所描述）而形成。在圖2B 中所展示之實施例中，二極體2〇6可定位於CNT材料208及 碳基襯墊209上方。 在CNT材料208及碳基襯墊2〇9的沈積/形成之後，一諸 如TiN、TaN或其類似者之第二黏著層/障壁層21〇形成於碳 基材料209上。如上文所描述，黏著層21〇可充當mim 205 之頂部電極。因而，以下部分將黏著層/障壁層2丨〇稱作 MIM 205之「頊部電極21〇」。 在根據本發明之一些實施例中，可使用諸如化學氣相沈 積（「CVD」）、原子層沈積（「ald」）、cvD與ALD技術 之組合’及/或電子束（「e束」）蒸鍍之較低能量沈積技術 來沈積頂部電極210。可（例如）使用標準光微影技術，藉由 約1微米至約1.5微米，更佳約12微米至約14微米之光阻 來圖案化堆疊。接著钮刻該堆疊。 在一些實施例中，可使用與用於頂部電極2丨〇之蝕刻步 驟不同的蝕刻步驟（例如，在同一腔室中連續地）來蝕刻 CNT材料208及碳基襯墊2〇9。舉例而|，可使用氣氣製程 (在無氬氣流之情況下，與上文之表丨或下文之表2的製程 類似）來蝕刻頂部電極21〇，而可使用氣氣氬氣化學法（與表 2之化學法類似）來蝕刻CNT材料2〇8。在其他實施例中， 可使用單一餘刻步驟(例如，使用如表2中之氣氣氬氣化學 法）。然而，在-些實施例t，已發現，在碳材料银刻期 間使用氬氣增大碳材料之蝕刻速率。 可如下文㈣述㈣行❹氣氣及氬氣化學法來敍刻碳 144310.doc -22· 201027670 材料’且該方法與標準半導體工具相容。舉例而言，電漿 触刻工具可基於BC13、Cl2及氬氣氣流輸入而產生電漿， 從而產生可蝕刻CNT材料之反應性物質，諸如，C1+及 Ar+ °在一些實施例中，可使用約1〇〇瓦特或低於1〇〇瓦特 的低偏廢功率，但可使用其他功率範圍。CNT材料、電漿 钮刻製程之例示性處理條件在下文提供於表2中。可使用 其他流動速率、腔室壓力、功率位準、製程溫度，及/或 蚀刻速率.。 表2 :例示性電漿蝕刻製程參數 製程參數 —-- 例示性範圍 較佳範圍 BC13流動速率(sccm) 30-70 45-60 CI2流動速率(seem) 0-50 15-25 氬氣流動速率(seem) 0-50 15-25 壓力(毫托） 50-150 80-100 基板偏壓RF(瓦特） 100-200 125-175 電漿RF(瓦特） 350-550 390-410 製程溫度(°C) 45-75 60-70 敍刻速率(A/sec) 10-20 13.8-14.5 已觀測到該經蝕刻之薄膜堆疊具有幾乎垂直的側壁，及 極少的CNT材料208之底切或不具有CNT材料108之底切。 所界定之頂部電極/aC/CNT特徵接著與Si02或其他介電填 充劑211隔離，經平坦化，且一第二導體212形成於頂部電 極210及間隙填充劑211上。第二導體212可包含一障壁層/ 黏著層214(諸如，TiN、TaN或類似層）及一金屬層216(諸 I44310.doc •23- 201027670 如，w或其他導電層）。 在一些實施例中，蝕刻堆疊可包含：約1微米至約15微 米，更佳約1.2微米至約ι·4微米之光阻；約225〇埃至約 2750埃之Si〇2硬式遮罩；約18〇〇埃至約22〇〇埃之Tm(每— TiN層）；約750埃至約950埃之CNT材料208 ;及約750埃至 約950埃之碳基材料209。可使用其他材料厚度。可使用氧 化物蝕刻劑及習知化學法（其在頂部電極21〇上使用一用以 終止的端點）來蝕刻氧化物硬式遮罩。可使用（例如）金屬蝕 刻劑來蝕刻黏著層/障壁層及CNT層。一例示性金屬蝕刻劑 為可購自Frem〇nt(CA)之Lam的LAM 9600金屬蝕刻劑。可 使用其他蝕刻劑。 在些實施例中，光阻（「PR」）可在繼續黏著/障壁及 CNT蝕刻之前使用標準程序經灰化，而在其他實施例中， PR直至CNT蝕刻之後才經灰化。在兩種狀況下，可使用約 85瓦特至11〇瓦特偏壓、約45標準立方公分/分鐘 (「seem」）至 60 sccm之 BC13，及約 15 sccm至 25 sccm 之 Cl2 來钱刻2000埃TiN黏著層/障壁層歷時約6〇秒定時餘刻。可 使用其他偏壓功率、流動速率及蝕刻持續時間。在灰化pR 之實施例中，CNT蝕刻可包含約45 sccm至60 sccmi BC13、約 15 seem 至 25 seem 之 Cl2 ’ 及約 15 %(;„1至25 sccm 的氬氣，使用約125瓦特至175瓦特偏壓歷時約55秒至65 秒。在未灰化PR之實施例中’可在較長蝕刻時間（例如， 約60秒至70秒）之情況下使用相同條件。在任一狀況下， 可在CNT姓刻期間使用60。匚至70°C之夾盤溫度。CNT乾式 144310.doc -24- 201027670 蝕刻之例示性範圍包含：約100瓦特至250瓦特偏壓；約 45°C至85°C夾盤溫度；及約2:1至5:1 BC13:C12及約5:1 Ar:Cl2至無氬氣之氣體比率範圍。餘刻時間可與CNT厚度 成比例。 當PR在蝕刻之前未經灰化時，一新穎灰化可用於蝕刻後 .清潔。舉例而言，可增大灰化製程之偏壓及/或方向性分 量，且可降低氧氣在灰化製程期間的壓力。兩個屬性皆可 有助於降低CNT材料之底切。可使用任何合適灰化工具， ❿ 諸如，可構自 San Jose(CA)之 GaSonics International 的 Iridia灰化器。 在一些實施例中，灰化製程可包含兩個步驟（例如，當 移除第三高壓氧氣步驟時）。第一灰化步驟之例示性製程 條件在下文提供於表3中。第二灰化步驟之例示性製程條 件在下文提供於表4中。可使用其他流動速率、壓力、RF 功率及/或時間。 表3:例示性第一灰化步驟製程參數 製程參數 例示性範圍 較佳範圍 CF4流動速率(seem) 10-50 20-30 凡氏流動速率(seem) 80-120 90-110 H2O2流動速率(seem) 200-350 260-290 壓力（毫托） 600-800 650-750 基板偏壓RF(瓦特） 0 0 電漿RF(瓦特） 350-450 400-430 時間(秒） 20-120 50-70 144310.doc •25· 201027670 表4:例示性第二灰化步驟製程參數 製程參數 例示性範圍 較佳範圍 〇2流動速率(seem) 350-450 380-420 壓力(毫托） 200-600 380-440 基板偏壓RF(瓦特） 50-200 90-120 電漿RF(瓦特） 350-450 400-430 時間(秒） 20-120 50-70 偏壓功率可自零增大以用於正常處理。當在CNT蝕刻之 前執行PR灰化時，在CNT蝕刻之後不使用灰化。灰化時間 與所使用之光阻厚度成比例。CNT蝕刻後清潔（無論是否 在CNT蝕刻之前執行PR灰化）可執行於任何合適清潔工具 中，諸如可購自 Kalispell(Montana)之 Semitool 的 Raider 工 具。例示性CNT蝕刻後清潔可包括使用超稀硫酸（例如， 約1.5 wt%至1.8 wt%)歷時約60秒及超稀HF(例如，約0.4 wt%至0.6 wt°/。）歷時60秒。可使用或可不使用超高頻音 波。 根據本發明之第三例示性實施例，微電子結構之形成包 含形成與（諸如）圖2中之具有CNT材料之MIM裝置串聯的二 極體。本發明之第三實施例亦包含經提供以在介電填充步 驟期間保護CNT材料免受降級的介電側壁襯墊。介電襯墊 及其使用與標準半導體工具相容。 圖3為根據本發明而提供之一例示性記憶體單元結構300 的橫截面正視圖。圖3包括圖3 A及圖3B，該等圖描繪以不 同次序形成之記憶體單元的諸層。在圖3 A中，記憶體單元 144310.doc -26- 201027670 結構300包含一安置於一 MIM裝置下方的二極體，該MIM 裝置具有一由一碳基保護層覆蓋且安置於一底部電極與一 頂部電極之間的CNT薄膜。在圖3B中，記憶體單元結構 300’具有安置於MIM裝置上方的二極體。 如圖3 A中所展示，記憶體單元結構300包含一形成於基 板（未圖示）上的第一導體3 02。第一導體3 02可包含一第一 金屬層303(諸如，W、Cu、A卜Au，或其他金屬層），與 一形成於第一金屬層303上之第一障壁層/黏著層3〇4(諸 如，TiN、TaN或類似層）。如圖把中所展示，第一導體3〇2 可包括MIM結構305之一較低部分，且充當MIM 3〇5之底 部電極。通常，複數個第一導體3〇2可經提供且彼此隔離 (例如，藉由在第一導體3〇2中的每一者之間使用Si〇2或其 他介電材料隔離）。 垂直P-I-N(或N-I-P)二極體306形成於第一導體3〇2上 方。舉例而言，二極體306可包含多晶（例如，多晶矽、多 曰曰錯、碎鍺合金等）二極體。二極體3〇6可包含：一經重度 摻雜第一類型（例如，n型）之摻雜劑的半導體材料層306η ; 一純質或經輕度摻雜之半導體材料層3〇6i ;及一經重度摻 雜第二類型（例如’ p型）之摻雜劑的半導體材料層3〇6p。或 者與圖2B中所展示之二極體2〇6類似，可顛倒二極體3〇6 層306n、3061及3〇6?之垂直次序。 -實施例中，一可選石夕化物區域3〇6s可形成於二極 體306上。如美國專利第7176〇64號(該案之全文在此出於 所有目的以引用的方式併入本文中）中所描述，矽化物形 144310.doc -27· 201027670 成材料（諸如，鈦及鈷）在退火期間與經沈積矽反應以形成 一矽化物層。矽化鈦及矽化鈷之晶格間距接近於矽之晶格 間距，且看來，隨著該經沈積矽結晶，該等矽化物層可用 作相鄰經沈積矽之「結晶模板」或「晶種」（例如，矽化 物層在退火期間增強二極體306的結晶結構）。藉此提供較 低電阻率之矽。對於矽鍺合金及/或鍺二極體可達成類似 結果。在使用矽化物區域306s以使二極體306結晶之一些 實施例中，可在該結晶之後移除矽化物區域306s，使得矽 化物區域306s不保留在成品結構中。 _
TiN或其他黏著層/障壁層或層堆疊307可形成於二極體 3 06上方。在一些實施例中，黏著層/障壁層307可包括一 層堆疊307，其包含一第一黏著層/障壁層307a、一金屬層 307b(諸如，W層），及另一黏著層/障壁層307c(諸如，TiN 層）。 在使用層堆疊307之情況下，層307a及307b可充當金屬 硬式遮罩，該金屬硬式遮罩可充當化學機械平坦化 (「CMP」）終止層及/或蝕刻終止層。該等技術揭示（例如）〇 於2006年5月31申請之美國專利申請案第11/444,936號 「CONDUCTIVE HARD MASK TO PROTECT PATTERNED FEATURES DURING TRENCH ETCH」中，該案之全文在 此以引用的方式併入本文中。舉例而言，可圖案化並蝕刻 二極體306及層307a及307b以形成柱體，且介電填充材料 311可形成於該等柱體之間。可接著（諸如）藉由CMP或回蝕 平坦化該堆疊，以共同曝露間隙填充劑3 11及層307b。層 144310.doc -28- 201027670 307c可接著形成於層3〇7b上。或者，層307c可連同二極體 306及層307a及307b經圖案化並蝕刻。在一些實施例中， 可消除層307c ’且CNT材料可與層307b(例如，W)直接界 接。 此後’ CNT材料308可使用任何合適CNT形成製程（如先 ，前所描述）而形成於黏著層/障壁層或層堆疊307上。在CNT 材料308的沈積/形成之後，第二碳基材料層3〇9可形成為 覆蓋CNT材料3 08之保護性襯塾。可如上文所描述而形成 ® 碳基襯墊309。在碳基襯墊309的沈積/形成之後，一諸如 TiN、TaN或其類似者之第二黏著層/障壁層31〇形成於碳基 襯墊材料309上。 如圖3A中所展示，黏著層307可充當mim裝置305之底部 電極，該MIM裝置305包含作為絕緣層之CNT材料308及可 選碳基材料309 ’及作為頂部電極之黏著層31〇。因而，以 下部分關於圖3A將黏著層/障壁層307稱作「底部電極 307」。類似地’將黏著層/障壁層31〇稱作圖3A以及圖把之 ❹ MIM 305的「頂部電極31〇」。 可使用諸如化學氣相沈積（「CVD」）、原子層沈積 (「ALD」）、CVD與ALD之組合，及/或電子束（「e束」）蒸 鑛之較低能量沈積技術來沈積頂部電極31〇。亦可形成一 額外硬式遮罩及/或CMP終止層3 14(如所展示）。 在形成一可包含一黏著層（未圖示）及一導電層316的頂 部導體312之前，可（例如）使用標準光微影技術，藉由約i 微米至約1.5微米，更佳約12微米至約14微米光阻來圖案 144310.doc -29- 201027670 化該堆疊。接著蝕刻該堆疊。若執行蝕刻製程以產生上文 所長:及之柱體’則姓刻可應用至層3〇8、309、310，及（可 1)307〇及314。舉例而言，層314、31〇可充當(：^丁材料3〇8 及碳基襯塾309之硬式遮罩及/或cmp終止層。 在一些實施例中，可使用與用於第二黏著層/障壁層31〇 之蝕刻步驟不同的蝕刻步驟（例如，在同一腔室中連續地） 來蝕刻CNT材料308及碳基襯墊309。舉例而言，如先前參 考第二實施例所描述，該堆疊可在低偏壓條件下，使用電 漿蝕刻劑及使用氣氣化學法繼之以氣氣氬氣化學法而經蝕 刻（例如，氯氣化學法可用以蝕刻TiN薄膜，且氣氣氬氣化 學法可用以蝕刻CNT材料）。在其他實施例中，可使用單 一蝕刻步驟（例如，將（諸如）表1中之氣氣化學法或（諸如） 表2中之氣氣鼠氣化學法用於TiN及CNT材料兩者）。已觀 測到該經蝕刻之薄膜堆疊具有幾乎垂直的側壁，及極少的 CNT材料308之底切或不具有CNT材料308之底切。在一些 實施例中’可能過度蝕刻CNT材料308，使得可能出現下 伏介電間隙填充材料之蝕刻。 在TiN及CNT層的姓刻之後’可在介電間隙填充之前清 潔該堆疊。在清潔之後’間隙填充劑311，之沈積可出現。 用於沈積介電材料之標準PECVD技術可使用在沈積之初始 階段中產生的氧氣電聚組份。此初始氧氣電漿可損害Cnt 材料308 ’從而造成底切及不良的電效能。為避免此氧氣 電漿曝露，隨著剩餘間隙填充介電質311，（例如，Si〇2)經 沈積，預先介電填充襯墊318可藉由不同沈積化學法（例 144310.doc •30- 201027670 如’在無高氧氣組份的情況下）形成，以保護CNT材料308 及碳基襯墊3 09。在一例示性實施例中，可使用氮化石夕預 先介電填充襯墊318，之後為標準PECVD Si02介電填充劑 31Γ。化學計量氮化矽為si#4，但「siN」在本文中用以 以相同方式指代化學計量及非化學計量氮化梦。 在圖3之實施例中’在沈積間隙填充部分3丨丨，（例如，介 電間隙填充劑之剩餘部分）之前，預先介電填充襯墊318等 形地沈積於頂部電極/aC/CNT特徵（或頂部電極/aC/CNT/ 〇 ΤιΝ特徵）上。填充襯墊318較佳覆蓋CNT材料3〇8及碳基襯 墊309之外部侧壁，且使該等外部側壁與介電填充劑3ιι，隔 離。在一些實施例中，填充襯墊318可包括約200埃至約 500埃之SiN。然而，該結構視情況可包括其他層厚度及/ 或其他材料，諸如具有低〇含量）等其 中X、y及z為產生穩定化合物之非零數目。在過度蝕刻 CNT材料308，使得出現下伏介電間隙填充材料之蝕刻的 # 實施例中，填充襯墊318可在CNT材料3〇8下方延 1 所界定之頂部電極/aC/CNT(或頂部電極/aC/CNT/TiN)特 徵可接著藉由Si〇2或其他介電填充劑311，隔離，且經平坦 化，以共同曝露頂部電極310及間隙填充劑311,。若層 用作硬式遮罩且連同層308、309及310經蝕刻，則第二導 體312形成於第二黏著層/障壁層31〇或層314上。第二導體 312可包含一障壁層/黏著層（諸如，1^^、1^1^或類似層）(如 圖1及圖2中所展示）及一金屬層316(諸如，w或其他導電 層）。與圖1及圖2對比，圖3描繪一鎢層314在蝕刻該堆疊 144310.doc 201027670 之前沈積於黏著層/障壁層31 0上，使得亦蝕刻層314。層 314可充當金屬硬式遮罩以幫助蝕刻該層314下方的諸層。 在層314及316兩者皆可為鎢的範圍内，該等層應良好地黏 附至彼此。視情況’可使用Si〇2硬式遮罩。 在一例示性實施例中，可使用表5中所列出之製程參數 來形成SiN預先介電填充襯墊。可使用其他功率、溫度、 壓力、厚度及/或流動速率。 表5 : SiN預先介電填充襯墊製程參數 製程參數 例示性範圍 較佳範圍 S邱流動速率(seem) 0.1-2.0 0.4-0.7 NH3流動速率(seem) 2-10 3-5 N2流動速率(seem) 0.3-4 1.2-1.8 溫度(°C) 300-500 350-450 低頻偏壓(千瓦特） 0-1 0.4-0.6 南頻偏壓(千瓦特） 0-1 0.4-0.6 厚度(埃） 200-500 280-330 襯塾薄膜厚度隨著時間線性地按比例調整。較佳地，在 沈積預先介電填充襯墊3 1 8之後，可（例如，在同一工具中） 立即沈積剩餘較厚的介電填充劑3 1 Γ。例示性Si〇2介電填 充條件列於表6中。可使用其他功率、溫度、壓力、厚度 及/或流動速率。 144310.doc -32· 201027670 表6 :例示性Si02介電填充製程參數 製程參數 例示性範圍 較佳範圍 SiH4流動速率(seem) 0.1-2.0 0.2-0.4 N20流動速率(seem) 5-15 9-10 N2流動速率(seem) 0-5 1-2 溫度(°C) 300-500 350-450 低頻偏壓(千瓦特） 0 0 南頻偏壓(千瓦特） 0.5-1.8 1-1.2 厚度(埃） 50-5000 2000-3000 間隙填充薄膜厚度隨著時間線性地按比例調整。Si〇2介 電填充劑31Γ可為任何厚度，且可使用標準Si02 PECVD方 法。 在無與較厚的SiN薄膜相關聯之應力的情況下，使用較 薄的8丨1^襯墊318給出連續的薄膜及對來自？丑(：¥0 8丨02沈 積之氧氣電漿之適當保護。另外，標準氧化物化學法及研 磨漿可有利地用以在形成導體312之前，化學機械拋光掉 〇 薄的SiN襯墊318，而不必在拋光中途改變至SiN特定CMP 研磨漿及研磨墊。 在一些實施例中，預先介電填充襯墊之使用在約1 〇_5安 培至約1 〇-4安培之範圍中的正向電流的情況下提供最高良 率之裝置。另外，SiN襯墊之使用在最大操作循環之情況 下提供個別裝置。此外，資料指示，在介電填充期間將薄 SiN用作對抗CNT材料降級之保護性障壁改良電效能。 如圖3B中所展示，微電子結構300'可包含定位於CNT材 144310.doc -33- 201027670 料3 08及碳基襯墊3 09上方的二極體306，從而造成其他層 之某一重新配置。詳言之，CNT材料308可沈積於黏著層/ 障壁層304上’如圖3A中所展示，或直接沈積於較低導體 3 02上，如圖3B中所展示。來自較低導體之鎢可催化地幫 助形成CNT材料308。碳基襯墊309接著可形成於CNT材料 308上。一黏著層/障壁層310可形成於碳基襯墊309上，之 後形成包含可能的矽化物區域306s之二極體306。一黏著 層/障壁層307可形成於二極體306(有或無矽化物區域306s) 上。 圖3B描繪層307上之層314(諸如，鎢），且層314可充當 至第二導體312之金屬層31 6(較佳亦由鎢製成）的金屬硬式 遮罩及/或黏著層。該堆疊可經圖案化並蝕刻成一柱體， 如上文所描述’且預先介電填充襯墊318可在該柱體及隔 離第一導體302之介電填充劑311上經等形地沈積❶在此狀 況下’襯墊3 18可沿著第一導體302與第二導體312之間的 堆疊的整個高度向上延伸。 根據本發明之第四例示性實施例，微電子結構之形成包 含形成包含記憶體單元之單體三維記憶體陣列，該單體三 維記憶體陣列包括具有安置於底部電極與頂部電極之間的 碳基記憶體元件的MIM裝置。該碳基記憶體元件可包括可 選碳基保護層，該可選碳基保護層覆蓋未由該頂部電極穿 透且較佳未由該頂部電極滲透之未損壞或損壞降低的CNT 材料。可使用諸如化學氣相沈積（「Cvd」）、原子層沈積 (「ALD」）、CVD與ALD之組合’及/或電子束（「e束」）蒸 144310.doc •34- 201027670 鍍之較低能量沈積技術來沈積MIM中的頂部電極。 圖4展示根據本發明之第四例示性實施例所形成之例示 性記憶體單元之記憶體陣列4〇〇的一部分。記憶體陣列4〇〇 可包含：第一導體410、410,，其可分別充當字線或位元 線，柱體420、420'(每一柱體420、420,包括一記憶體單 兀），及第二導體430，其可分別充當位元線或字線。第一 導體410、410’描繪為大體上垂直於第二導體43〇。記憶體 陣列400可包含一或多個記憶體層級。第一記憶體層級44〇 ❿ 可包含第一導體41〇、柱體420及第二導體430之組合，而 第二記憶體層級450可包含第二導體43〇、柱體42〇,及第一 導體410’。該記憶體層級之製造詳細描述於以引用方式併 入本文中的申請案中。 本發明之實施例證明特別適用於形成單體三維記憶體陣 列。單體三維記憶體陣列為在單一基板（諸如，晶圓）上形 成多個記憶體層級且無介入基板之記憶體陣列。形成一個 參記憶體層級之諸層直接在一或多個現有層級之層上沈積或 生長。相比之下，堆疊之記憶體已藉由在獨立基板上形成 多個記憶體層級，且將該等記憶體層級彼此上下黏附來建 構，如在Leedy之美國專利第5,915，167號中。基板可在黏 結之前經薄化或自該等記憶體層級移除，但由於該等記憶 體層級最初开> 成於獨立基板上，因此該等記憶體並非真正 的單體三維記憶體陣列。 一相關記憶體描述於Herner等人之2004年9月29日申靖 之美國專利申請案第1〇/955,549號「NONV〇latile 144310.doc -35- 201027670 MEMORY CELL WITHOUT A DIELECTRIC ANTIFUSE HAVING HIGH - AND LOW-IMPEDANCE STATES」（下文 中之’549申請案）（其全文在此以引用的方式併入本文中） 中。'549申請案描述包含如圖2之二極體206之垂直定向的 p-i-n二極體的單體三維記憶體陣列。如所形成，'549申請 案之p-i-n二極體的多晶矽處於高電阻狀態中。程式化電壓 之施加永久改變該多晶矽之性質，從而致使該多晶矽處於 低電阻。咸信，該改變由該多晶矽中之有序度（degree of order)的增大而造成，如更充分描述於Herner等人之2005 年6月8曰申請之美國專利申請案第11/148,530號（「’530申 請案」）「NONVOLATILE MEMORY CELL OPERATING BY INCREASING ORDER IN POLYCRYSTALLINE SEMICONDUCTOR MATERIAL」中，該案之全文以引用 的方式併入本文中。此電阻改變為穩定的，且可易於偵 測，且因此可記錄資料狀態，從而允許該裝置作為記憶體 單元而操作。第一記憶體層級形成於基板上，且額外記憶 體層級可形成於該第一記憶體層級上。此等記憶體可受益 於根據本發明之實施例之方法及結構的使用。 另一相關記憶體描述於Herner等人之美國專利第 7,285,464號（「464專利」）中，該案之全文以引用的方式 併入本文中。如'464專利中所描述，降低p-i-n二極體之高 度可為有利的。較短二極體需要較低程式化電壓且減小相 鄰二極體之間的間隙的縱橫比。極高縱橫比間隙難以在無 空隙之情況下進行填充。至少600埃之厚度對純質區域降 1443I0.doc •36· 201027670 低二極體之反向偏壓中的電流洩漏為較佳的。形成在經重 度η摻雜層上方具有貧矽純質層（該兩層由一薄純質矽鍺封 蓋層分離）之二極體將允許摻雜劑分布的較急劇之過渡， 且因此降低總體二極體高度。 詳δ之，關於類似記憶體層級之製造的詳細資訊提供於
• 先則所併入之’549申請案及，464專利中。關於相關記憶體 之製造的更多資訊提供於Herner等人之美國專利第 6,952,030 rA HIGH-DENSITY THREE-DIMENSIONAL β MEMORY CELL」巾，該案由本發明之受讓人擁有且其全 文在此出於所有目的以引用的方式併入本文中。為避免混 清本發明，將不在此描述中重申此細節，但不意欲排除此 等或其他經併入之專利或申請案之教示。應理解，以上實 例為非限制性的，且可修改、省略或擴大本文中所提供之 細節，而結果屬於本發明之範疇内。 前文描述揭示本發明之例示性實施例。屬於本發明之範 參 4内之對以上所揭示之設備及方法的修改將對一般熟習此 項技術者顯而易見。因此，儘管本發明已結合例示性實施 例加以揭示，但應理解，其他實施例可屬於如由以下申請 • 專利範圍所界定之本發明之精神及範疇内。 【圖式簡單說明】 圖1為根據本發明之-實施例之—料性記憶體單元的 么截面示意性正視圖’該記憶體單元包括—金屬-記憶體_ 金屬結構。 圖2包含圖2A及圖2B，其描綠根據本發明之實施例之其 14431〇.d〇c -37· 201027670 他例示性記憶體單元的正視橫截面，每一記憶體單元包括 一與一二極體_聯之金屬-記憶體-金屬結構。 圖3包含圖3 A及圖3B，其描繪根據本發明之其他實施例 之其他例示性記憶體單元的正視橫截面，每一記憶體單元 包括一圍繞一與一二極體串聯之金屬-記憶體-金屬結構的 填充襯墊。 圖4為根據本發明而提供之一單體三維記憶體陣列之例 示性記憶體層級的透視圖。 【主要元件符號說明】 100 微電子結構/記憶體單元 102 第一導體 104 第一金屬層 105 金屬-記憶體-金屬（MIM)結構 106 黏著層 108 碳奈米管（CNT)材料層 109 第二碳基材料層 110 黏著層/障壁層/頂部電極 111 介電填充劑 112 第二導體 114 障壁層/黏著層 116 金屬層 200 記憶體單元結構 200’ 記憶體單元結構 202 第一導體 144310.doc -38- 201027670 203 第一金屬層 204 第一障壁層/黏著層 205 MIM結構/MIM裝置 206 二極體 206i 純質或經輕度摻雜之半導體材料層 - 206η 經重度摻雜第一類型（例如，η型）之掺雜劑的 半導體材料層 206p 經重度摻雜第二類型（例如，ρ型）之摻雜劑的 半導體材料層 207 黏著層/障壁層/底部電極 208 CNT材料 209 第二碳基材料層/碳基襯墊 210 第二黏著層/障壁層/頂部電極 211 介電填充劑/間隙填充劑 212 第二導體 214 障壁層/黏著層 ® 216 金屬層 300 記憶體單元結構 , 300， 記憶體單元結構/微電子結構 302 第一導體/較低導體 303 第一金屬層 304 第一障壁層/黏著層 305 ΜΙΜ結構/ΜΙΜ裝置 306 二極體 144310.doc -39- 201027670 306i 純質或經輕度捧雜之半導體材料層 306η 經重度摻雜第一類型（例如，n剂、a 如n型）之摻雜劑的 半導體材料層 306p 、經重度摻雜第二類型(例如，Ρ型)之摻雜劑的 半導體材料層 306s 矽化物區域 307 層堆疊/底部電極 307a 第一黏著層/障壁層 307b 金屬層 307c 黏著層/障壁層 308 CNT材料 309 第二碳基材料層/碳基襯墊材料 310 第二黏著層/障壁層/頂部電極 311 介電填充材料/間隙填充劑 311' 間隙填充劑 312 頂部導體/第二導體 314 層 316 導電層/金屬層 318 預先介電填充襯墊 400 記憶體陣列 410 第一導體 410· 第一導體 420 柱體 420' 柱體 144310.doc •40· 201027670 430 第 二導體 440 第 一記憶體層級 450 第二記憶體層級
144310.doc -41 ·

Claims (1)

  1. 201027670 七、申請專利範園： 1. -種形成—微電子結構之方法該方法包括 在-底部電極上方形成—碳基材料層；及 ，使用一較低能量沈積技術以在該碳基材料層上方且與 該碳基材料層接觸地形成一頂部電極。 2.如請求項1之方法，其中： 該碳基材料層包括一碳基記憶體元件。 3 ·如請求項1之方法，其中： 〇 該碳基材料包括碳奈米管。 4.如請求項1之方法，其中： 使用該較低能量沈積技術以形成該頂部電極將該碳基 材料層曝露至一第一能階，且該第一能階不足以致使該 碳基材料層不起作用。 5 ·如凊求項1之方法，其中： 使用"亥較低此ϊ沈積技術以形成該頂部電極將該碳基 材料層曝露至一第一能階，且該第一能階不足以使該頂 ® 部電極穿透該碳基材料層。 6. 如請求項1之方法，其中： 使用6亥較低能量沈積技術以形成該頂部電極將該礙基 材料層曝露至一比一第二能階低的第一能階，該碳基材 料層在使用物理氣相沈積來形成該頂部電極之情況下將 曝露至該第二能階。 7. 如請求項1之方法，其中： 該較低能量沈積技術包括CVD、PECVD、熱CVD、 144310.doc 201027670 ALD、pe-ALD、高產量ALD、ALD與CVD之一雜混，戋 e束蒸鍍。 8_如請求項！之方法，其中該碳基材料層包括一碳基活性 層。 9·如請求項1之方法，其進一步包括： 钱刻該碳基材料層及該頂部電極以形成一柱體； 在該柱體周圍形成一等形之預先介電填充襯墊；及 在該預先介電填充襯墊周圍形成一介電填充層。 10.如請求項1之方法，其中： 該底部電極、該碳基材料層，及該頂部電極構成一 MIM ； 該方法進一步包括： 形成一與該MIM接觸之導引元件。 11. 一種微電子結構，其包括： 一底部電極； 一碳基材料層 電極接觸；及 其安置於-底部電極上方且與該底部 一頂部電 在該碳基襯墊上方且與該碳基襯墊接觸的 極； 其中該頂部電極包括經較低能量沈積形成之材 12. 如請求項11之微電子結構，其中： 砷 該碳基材料層包括一碳基記憶體元件。 13. 如请求項11之微電子結構，其令： 該碳基材料包括碳奈米管。 144310.doc 201027670 14.如請求項11之微電子結構，其中： 該碳基材料層包括未損壞或損壞降低的材料。 1 5 _如請求項11之微電子結構，其中： 該頂部電極未穿透該碳基材料層。 16. 如請求項11之微電子結構，其中： 該頂部電極未滲透至該碳基材料層中。 17. 如請求項11之微電子結構，其中： 該經較低能量沈積形成之材料包括一由於 使用 CVD、PECVD、熱 CVD、ALD、PE-ALD、令士 阿產量 ALD、ALD與CVD之一雜混或e束蒸鍍而形成的鋒銳輪廓 界面。 18. 如請求項11之微電子結構，其中該碳基材料層包括—山 基活性層。 19_如請求項11之微電子結構，其中： 該碳基材料層及該頂部電極構成一柱體； 該微電子結構進一步包括： 該柱體周圍之一預先介電填充襯墊；及 該預先介電填充襯墊周圍之一介電填充層。 20·如請求項11之微電子結構，其中： 該底部電極、該碳基材料層，及該頂部電極構成一 MIM ; 該微電子結構進一步包括： 一導引元件，其經安置與該MIM接觸。 144310.doc
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