TW200929215A - Method for programming a memory structure - Google Patents

Description

200929215 九、發明說明： 【發明所屬之技術領域】 本發明係有關於記憶體結構之寫入方法，尤指一種利用在相鄰 s己憶單元的閘極引發沒極漁漏（GIDL)或價帶至能帶穿隧效應 (BTBT)所產生的熱載子（electr0n orh〇le)注入來寫入一記憶單 元之方法。

【先前技術】 半導體s己憶體可分為動態隨機存取記憶體以及非揮 發性記憶體（Non-VolatileMemory)兩大類別，兩者差別在於當外 界電力消失時，所儲存的資料是否會被長時間保留下來，儲存於 動態隨機存取記憶體中的資料會消失，但儲存於非揮發性記憶體 中的為料則會保存。快閃記憶體（flash mem〇Iy)目前為非揮發性 記憶體中的主流，其中又區分為編碼型快閃記憶體（N〇RF][ash) 與儲存型快閃記憶體（NAND Flash)等兩種，儲存型快閃記憶體 的優點在於在容量高、寫入速度快以及較小的元件面積。 快閃記憶體在寫人賴作上，主要是將電子置放於浮動問極 内，而在抹除的操作上’主要是將電子自浮動閘極中清除，目前 有兩種主要的方式可以將電子置入浮動閘極内，第一種方式是藉 由通道熱載子注人的模式’將通道⑽電子經過空乏區之加速後 7 200929215 獲得足以跨過氧化層能障的能量，而被注入浮動閘極内；另一種 方式則疋在控制閘極與基極（substrate)之間施加足以使氧化層產 生福樂一4漢穿透（Fowler—Nordheim tunneling)效應的電壓， 致使電子自基極經氧化層穿隧至浮動閘内。這兩種注入方式各有 其優缺點，於通道熱载子注入模式中，元件不需操作在太高的電 壓下，但在做資料寫入時必須面臨較大的電能耗損；反之，利用 穿隧效應注入電子的模式，其功率耗損低，但是必須在氧化層上 建立足夠大的f場’才能削發電子的穿舰象，所以高電壓操 作是無可避免的（通常高達20〜30伏特）。因此，如何增進記憶 體抹除/寫入效能、降低操作電壓與功率耗損及提昇干擾免疫力 (disturbanceimmunity) ’即成為記憶體設計領域的重要課題。 【發明内容】 本發明的目狀-在於提供-種峨聽構之寫以法其可 利用在相鄰練、單元的_5丨發難⑽或料至轉穿隨效應 ，產生的熱載子注人來寫人-記鮮元’鱗決先前技術中^ 題0 本發明之實施例揭露了-種記憶體結構之寫人方法。 、^構包含雜慨料元，每-記鮮元包含—絲、^縣 底上之-源極、位於該基底上之—難、位於朗、極_、及^ 之-電荷齡元伽及位於簡荷儲航件之上__與觀 8 200929215 極之間之-_，該複數個記憶單元包含有—第—記憶單元以及 . —第二記憶單元位於同—位元線上且該第-記憶單元係緊鄰於該 第二記憶單元。該寫入方法包含：分別提供一第一、第二間極偏 壓給該第-、第二記憶單元的_ ;將該第—記鮮元之通道的 電壓絕對值提高，以於該第二記鮮元極藉由閘極引發沒極 ，漏或價帶至能帶穿誠生電子義對，其中該第—閘極偏壓係 咼於該第-記憶單元之通道的電壓，以及該第一記憶單元之通道 ❹ ❾電壓係高於該第二閘極偏壓；以及賴產生之電子電洞對的電 子注人該[記鮮元的電荷贿元件，以寫人資料於該第一記 憶單元中。其中，該基底係為ρ型。 本發明之實酬另揭露—種記碰結構之寫人方法 結構包含複數個記憶單元，每一記憶單元包含一基底、位於該基 底上之源、極、位於該基底上之一沒極、位於該源極與該沒極間 ❹ 之一電荷儲存元件以及位於該電荷儲存元件之上與該源極與該沒 权間，該複數個記憶單元包含有-第-記憶單元以及 -第二記憶單元位於同—位元練上且該第—記憶單元係緊鄰於該 第二記憶單元。該寫入方法包含：分別提供一第一、第二閉極偏 壓給财―、第二錄單元_極；將-記料元之通道的 、、邑對值提同’以於该第二記憶單元的沒極藉由閘極引發汲極 茂漏或價帶至能帶穿隧產生電子電洞對，其中該第—難偏壓係 小於該第-記憶單元之通道的電壓，以及該第—記憶單元之通道 的電壓係小於該第二閘極偏壓；以及將所產生之電子電洞對的電 9 200929215 洞注人該第-記憶單元的電荷鱗元件，以寫入資料於該第一記 憶單元中。其中，該基底係為N型。 於-實施例中，該電荷儲存元件係為一浮動間極元件或一電荷 陷捕層元件。 於-實施例中，該記憶體結構係為_非揮發性記憶體。 【實施方式】 請參考第1圖’第1圖為本發明寫入一記憶體結構·之一實 施例的示意圖。於本實施例中，記憶體結構1〇〇係為一儲存型快 閃記憶體（NANDFMO ’其包含複數個記憶單元且以一陣列 (:ay)形式排列，射每-列（以WL。〜乳31來表示）係表承 一子元線（wordlme ’ WL)，每一行（僅以BL〇〜％來表示）係 ❹ 綠一位元線（bitline，BL) Μ立於同一條？元線上的記憶單元的 ’是_於同-_偏壓，而位於同—條位元線上的記憶單元 則係以串聯方式減在一起。另外，每一位元線上具有一第一電 aa體丁心及一第二電晶體TR2 ,分別位於該位元線的起始端與結 束端，分別藉由偏壓VSGS、乂％〇來控制其開啟與關閉。 請繼續參考第1圖，假設使用者想要對一記憶單元11〇進行寫 入（Programming)動作，且寫入順序係依第！圖中的箭頭18〇所 200929215 指示的方向進行，則施加一偏壓Vbl於記憶單元11〇所在的位元 線，其餘沒有選到的位元線則給予零伏特的偏壓，其中偏壓 VBL的絕對值係大於零伏特。另外，施加一第一閘極偏壓乂^出於 記憶單元110所在的字元線WLn，施加—第二雜碰I於字 元線WL㈣（亦即相鄰於記憶單元11〇的記憶單元12〇所在的字 兀線），施加-第三閘極偏壓vGB#字元線乳㈣〜wh，且施 加一第四_偏壓V⑽於字元線WL。〜WLM，其中，第-閘極 偏壓VGB1的麟健A於第三_儒v㈣賴對值（亦即丨

VgbiI>丨VGB3|)，第一閘極偏壓Vgbi的絕對值係大於第四閘極偏壓 VGB4的絕對值（亦即| Vgbi|>| I丨），且第二閘極偏壓％係約 略為零伏特。關於在寫人操作下，記倾結構丨⑻的各記憶單元 如何運作以及各倾如何蚊，將於下面的實施财進—步詳細 說明。 ’ 请參考第2圖，第2圖為第i圖中欲寫入的記憶單元11〇所在 的位70線BL!之第-實施例的示意圖。帛2圖中的箭頭28〇所指 示的方向與第1圖巾的箭頭⑽所指示的方向相同’相同的元件 或者偏壓係以第1圖中相同的符號來表示。如第2騎示位元 線共包含32個記憶單元（僅以數個記憶單元來表示），每一 記憶單元包含-基底210、位於該基底上之一源極22()、位於基底 210上之-汲極230、-電荷儲存元件25〇以及位於電荷儲存元件 250上與源極220與汲極230間之—閘極26〇。 200929215 於上述的實施例中，係以基底21〇為p型為例。關於第 各偏壓的設定，請-併參考第3圖，舉例而言，施加於記憶單元 =的第-閘極偏壓Vgbi係為正值（例如15伏特），施加於 早疋120❸第二閘極偏壓％係為零伏特（或者小於零伏特），〜 第三閘極偏壓vGB3與細祕倾Vgb3係為正值且小 偏壓vGB1 (例如Vgb3=8伏特，Vgb4==8伏特），偏壓v : ❹

值（例如3伏特），偏壓VsGD係為正值（例如3伏特），偏壓〜 係約略為零雌’驗VsL鱗球（例如2倾），碰加於基 底210的偏壓vSUB係為零伏特。 接下來，利用第3圖所示的偏壓設定來說明第2圖所示之各記 憶單元如何運作。由於偏壓Vsgd與偏壓4的_目同且第一電 曰曰體TR!被關閉’則第二電晶體T&㈣被關閉，此時位於記憶 單元⑽左側的所有記憶單元的通道電壓會被提高（亦即施加第 "Γ問極偏I VgB3的記鮮讀記鮮元110)，此外，位於記憶單 疋120右側的所有記憶單元的通道_也會被提高（亦即施加第 :閘極偏廢vGB4的記憶單元）’由於此時記憶單元兩側之通 、電麼皆被提高，而第二閘極偏壓VGB2係為零伏特’則記憶單元 會被關閉此時會造成記憶單元12〇的間極電廢與接面電廢的 電壓差夠大（此為負值），記憶單元綱汲極會因而產生足夠的 電子電賴（4+㈣’此稱為祕韻（gate·涵ced eakage)或價帶至能帶穿随細d t。她㈣效應。由 ;第雜偏壓vGB1很南（例如15伏特），可以將所產生之電子 12 200929215 . 1洞對的電子注人記憶單元η㈣電荷_元件25〇,以寫入資料 . 於記憶單元110中。 、請注意’上文中將位於記憶單元110左侧的所有記憶單元的通 道電壓提高是為了產生足夠的電子電洞對，而將記憶單元12〇右 _所有記憶單元的通道電壓提高則是為了關閉記憶單元120，兩 者的目的不同。

Q 請參考第4圖，第4圖為第2圖之局部放大圖，可以清楚看出 在記憶單元U0與記憶單元12〇之間，產生足夠的電子電洞對（亦 即GIDL現象），且因為施加於記憶單元】1〇的第一問極偏壓v⑽ ，高’可以將職生之電子賴朗電子注人記鮮元ιι〇的電 畸儲存元件250，以寫入資料於記憶單元11〇中。 〇 請參考第5圖，第5圖為本發明記憶體結構之寫入方法之一操 作範例的流程圖，其包含以下的步驟(請注意，假若可得到大致相 同的結果’則下列步驟並非限定要似虞第5圖所示之順序來執行)： 步驟502 :流程開始。 ，驟504. &供一δ己憶體結構，包含有複數個記憶單元，其中第一、 第二、第三、第四記憶單元係位於同一位元線上，且 該第一記憶單元係緊鄰於該第二記憶單元，該第一記 憶單元係介於該第二記憶單元與該第三記憶單元之 13 200929215 間，該第二記憶單元係介於該第一記憶單元與該第四 記憶單元之間。 步驟506 :分別提供第一、第二、第三、第四閘極偏壓給該第一、 第二、第三、第四記憶單元的閘極。 步驟508 ··將該第三記憶單元之通道的電壓絕對值提高，以使該第 一記憶單元之通道的電壓絕對值提高。 步驟510 :於該第二記憶單元的汲極產生電子電洞對。 ❹ 步驟512:將所產生之電子電洞對的電子或者電洞注入該第—圮憶 單元的電荷儲存元件，以寫入資料於該第一記憶單元 中。 步驟514 :將該第四記憶單元之通道的電壓絕對值提高。 步驟516 :關閉該第二記憶單元。 接下來’將配合第5圖所示之各步驟、第2圖所示之各元件與 第3圖所示之各偏壓設定來說明各元件之間如何運作。於步驟 €> 〜506中，第一、第二、第三、第四記憶單元之位置關係請參考第 2圖（其中記憶單元110代表第一記憶單元，而記憶單元12〇代表 第一6己憶單元），而第一、第二、第三、第四閘極偏壓分別為第2 圖中的第一閘極偏壓VGB1、第二閘極偏壓VGB2、第三閘極偏壓 Vgb3與第四閘極偏壓Vgb4。於步驟5〇8中，第三閘極偏壓Vgb3 會提高該第三記憶單元之通道的電壓絕對值，以使該第一記憶單 兀（亦即記憶單元110)之通道的電壓絕對值提高，此外，第四間 極偏壓VGm會將該第四記憶單元之通道的電壓絕對值提高，以關 14 200929215 早70 12G (步驟514〜516)於是該第二記憶單元的沒極會 藉由閘極冊汲_漏或價帶至能帶穿_應來產生足夠的電子 電洞封（步驟則，接著，由於第一閘極驗I夠大，可以將 ^斤產生之電子制對的電子或者電·人記憶料⑽的電荷儲 存轉250，以寫入資料於記憶單元⑽中（步驟512)。 請注意，上述流程之步驟僅為本發明所舉可行的實施例，並非 限制本發_限制條件，且在不違f本發狀精神的情況下，此 方法可另包含其他的中間步驟，以做適當之變化。 請參考第6 ®，第6 _第2圖所示之記憶單元的源極與汲極 之離子濃度分布的示意圖。由於本實施例細基底21G為p型為 例，則每一記憶單元的源極220與汲極230係為N型，為了讓記 憶單元120的源極更容易產生足夠的電子電洞對，通常源極22〇 與汲極230在靠近基底210處（亦即圖中所標示的第一部份222、 232的N型離子濃度會比較漢，此外，為了讓電子更容易移動至 電荷儲存元件250，則源極220與汲極230在靠近電荷儲存元件 250處（亦即圖中所標示的第二部分224、234)的N型離子濃度 會比較淡。換言之，源極220與汲極230之第一部份222、232的 N型離子濃度會較第二部分224、234的N型離子濃度來得濃。 請參考第7圖，第7圖為第1圖中欲寫入的記憶單元11()所在 的位元線BLii第二實施例的示意圖。第7圖中的箭頭68〇所指 15 200929215 示的方向與第丨圖中的_⑽所細的方向_，相同的元件 或者偏_以第1财相同的符號來表心如第7 _示，位元 線BLl共包含32個記憶單元（僅以數個記憶單元來表示），每一 記億單元包含-基底610、位於該基底上之一源極62〇、位於基底 ⑽上之-汲極630、-電荷儲存元件咖以及位於電荷儲存元件 650上與源極620與汲極630間之一間極66〇。 ❹ Ο 於上述的實施例t，係以基底⑽為N型為例。關於第7圖中 各倾的設定’請-併參考第8圖，舉例的，施加於記惊單元 no的第-閘極雜vGB1係為負值（例如負15伏特），施加於纪 =元12〇的第二閘極 Vgb2係為零伏特（或者大於零伏特j, 第二閘極偏壓vGB3與第四間極偏廢v ^ 策-'， 糸為負值且其絕對值小於 第閘極偏壓VGB1的絕對值（例如H 8伏特，^ 伏特），_ ^係為負值（例如負3 、 (例如負3伏特），偏壓v M SGD係為負值 (例如負2伏m SGS係約略為零伙特，偏壓VSL係為負值 特），而施加於基底_的偏屋W系為零伏特。 恃嚴接It’彻第8 _魂纖絲_第7 ®所示之各記 曰由於偏壓〜〇與偏^的電壓相同且第—電 單元⑽’此時位於記憶 即施加第三閘極偏"早几的通道電壓的絕對值會被提高（亦 於記情單元^ 3的記憶單元與記憶單元_，此外，位 ' 右側的所有記憶單元的通道電壓絕對值也會被提 16 200929215 • 高（亦即施加第四閘極偏壓VGB4的記憶單元），由於記憶單元12〇 . 兩側之通道電壓絕對值皆被提高，且第二閘極偏壓VGB2係為零伏 特，則記憶單元120會被關閉，此時會造成記憶單元12〇的閘極 電壓與接面電壓的電壓差夠大（此為正值），記憶單元120的源極 會因而產生足夠的電子電洞對（e-/h+pair)，此稱為閘極引發汲極 浪漏（gate-induced drain leakage )或價帶至能帶穿隧(band_t〇 band tunneling)效應。由於第一閘極偏壓yGB1的絕對電壓很高（例如負 〇 15伏特）’可以將所產生之電子電洞對的電洞注入記憶單元11()的 電荷儲存元件650，以寫入資料於記憶單元11〇中。 请注意，上文中將位於記憶單元11〇左側的所有記憶單元的通 道電磨絕對值k尚是為了產生足夠的電子電洞對，而將記憶單元 120右側的所有記憶單元的通道電壓絕對值提高則是為了關閉記 憶單元120，兩者的目的不同。 〇 請參考第9 @ ’第9圖為第7圖之局部放大圖，可以清楚看出 在Π己隐單元110與圯憶單元120之間’產生足夠的電子電洞對（亦 即GIDL現象），且因為施加於記憶單元丨1〇的第一閘極偏壓 絕對值很高，可以將所產生之電子電洞對的電洞注入記憶單元i i〇 的電荷儲存元件650，以寫入資料於記憶單元11〇中β 凊參考第10圖，第10圖為第7圖所示之記憶單元的源極與汲 極之離子濃度分布的示意圖。由於本實施例係以基底仙為㈣ 17 200929215 為例，則每一記憶單元的源極620與沒極63〇係為p型，為了讓 記憶單元120的祕更料產生足_電子電崎，通常源極㈣ 與沒極630在靠近基底⑽處（亦即圖中所標示的第一部份必、 的P _子濃度會比贿，此外，為了讓電子更容易移動至電 荷儲存元件650，職極㈣與汲極⑽在靠近電荷儲存元件㈣ 處（亦即圖中所標示的第二部分624、634)❹型離子濃度會比 較淡。換言之’源極620触極㈣之第一部份622、632的p型 離子濃度會較第二部分624、634的P型離子濃度來得濃。 請注意，於上述的實施例t，各偏壓的設定值僅為用來說明本 發明技術特徵的例子，並非本發明之限制條件。本發明所提到的 電荷儲存元件250、65G係可採用一浮動閘極元件（fl〇atinggate device)或者一電荷陷捕元件（chargetrappingdevice)來實施，且 電荷儲存祕250、65〇係可用來儲存一位元或者兩位元之資料。 再者’記憶體結構_係可為一非揮發性記紐（跡ν〇_ memory)，例如一儲存型快閃記憶體（NANDflash)、一多次可程 式化記憶體（MTP)或者—單次可程式化記㈣（〇τρ)，但不偈 限於此。熟知此項技藝者應可了解，本發酬揭露之記憶體結構 的寫入方法，亦可應用於其他翻之記憶體結構上。於第一實施 例中，本發明_露之記結構㈣入方法 ，係可應用於Ν型 通道上’彻正的第-閘極偏壓¥咖將所產生之電子電洞對的電 子’主入冗憶單το 11G的電荷儲存元件25Q中；於第二實施例中， 本發明所揭露之記憶體結_以方法，係可顧於p型通道上， 18 200929215 利用負的第一閘極偏壓vGB1將所產生之電子電洞對的電洞注入記 憶單元110的電荷儲存元件650中4外，進行寫入動作的順序 亦可依實施例中箭頭180、280、680所指示的相反方向來進行， 均屬本發明之範疇。 . 雜考第11 ®，第11 ®為本發衝揭露之記憶體結構寫入方 法與習知之記憶體結構寫入方法的比較表格之示意圖。如第u圖 ❹ 所示，習知之記憶體結構寫入方法，若是採用穿隧效應來注入電 子的模式，通常需要很高的寫入電壓（例如26伏特），且干擾免 疫力普通；另-方面’本發明所揭露之記賴結構寫人方法係採 用閘極引發汲極浪漏或價帶至能帶穿隧效應來寫入資料，只需要 10伏特至15伏特的寫人電壓即可’且只有在欲寫人的記憶單元 110的位元線（BLl)會發生級應，其__記鮮元的位元 線並不會發生此效應’因此，可提高寫入的干擾免疫力。此外， 0 本發輯減之記㈣結猶人綠概行寫人動作時，位元線 BLl兩端的第—電晶體TRi、第二電晶體TR2皆是關閉的，與習知 的記憶體結構寫入方法只有一個電晶體是關閉的也不相同。 以上所述的實施例僅用來說明本發明之技術特徵，並非用來偈 限本發明之範嘴。由上可知，本發明提供一種記憶體結構之寫入 方法，透過在相鄰記憶單元（亦即記憶單元⑽的閘極引發没極 洩漏（GIDL)或價f至能帶穿隨(BTBT)效應來產生足夠的電子電 涧对，再透過施加於記憶單元11〇的第一間極偏麼v側 ，將所產 19 200929215 ”同對的電子或者電洞注入記憶單元ιι〇的電 件，以寫人資料於記鮮元⑽中。她於先前技術，本發明所 揭露之記缝結構寫人方法的寫人電雜低，只需要U)伏特至15 倾即可，且只有在謂人的記料元m触树會發 引發沒_漏效應’其軸_記鮮元的位稀並不會發生此 效應，因此，可提高寫人的干擾免疫力。 圍戶較佳實施例，凡依本發明申請專利範 勺等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖為本發明寫人—記憶體結構之_實施例的示意圖。 ^ 2圖為第1圖中欲寫人的記憶單元所在的位元線之第一實施例 的示意圖。 $ 3圖為表示第2圖所示之各偏壓^定的表格之示意圖。 第4圖為第2圖之局部放大圖。 5 |^| > 圖為本發明記憶體結構之寫人方法之—操作細的流程圖。 第6圖為第2圖所示之記憶單元的源極與汲極之離子濃度分布的 示意圖。 200929215 第7圖為第j jgj 一 圖中欵寫入的記憶單元所在的位元線之第二實施例 的不意圖。 第8圖為表示第 7 圖所示之各偏壓設定的表格之示意 圖 圖 局部放大 ❹ 第10圖為第7 HIM- 一九 口所不之記憶單元的源極與汲極之離子濃度分布的 示意圖。 =1:為本發贿揭狀記憶義構寫人㈣與先前技術之記憶 體構寫人方法的味祕之示意圖。 【主要元件符號說明】 100 記憶體結構 WL〇 〜WL31 字元線 BL〇 〜BL2 位元線 Vgbi 第一閘極偏壓 VgB2 第一閘極偏壓 VgB3 第三閘極偏壓 VGB4 第四閘極偏壓 TR! 第一電晶體 tr2 電二電晶體 21 200929215

VsGS、VsGD、Vbl、VsL、VsuB 偏壓 110、120 記憶單元 180、280、680 箭頭 210、610 基底 220、620 源極 230、630 汲極 222、232、622、632 第一部份 ❹ 224、234、624、634 第二部分 250 ' 650 260 > 660 502〜516 電荷儲存元件 閘極 步驟 ❿ 22

Claims (1)

1. 200929215 十、申請專利範圍： 1. -種賴體結構之寫入（programming)方法，該記憶體結構包 含複數個記憶私’每—記鮮元包含—基底、位於該基底上 之-^極、位於該基底上之一汲極、位於該源極與該汲極間之 -電荷儲存元細及位_電韻存元件之上触源極與該沒 極之間之__，該複數個記鮮元包含有—第—記憶單元以 及一第一s己憶單元位於同一位元線（bitline，bl)上且該第一 記憶單元係緊鄰於該第二記憶單元，該寫入方法包含有： 分別提供一第一、第二閘極偏壓給該第一、第二記憶單元的閘 極； 將該第一記憶單元之通道的電壓絕對值提高（b〇〇sted ) ，以於該 第一 S己憶早元的沒極藉由閘極引發沒極茂漏（gate_induce(j drain leakage )或價帶至能帶穿隧(band_t〇_band加血⑷叩)產 生電子電洞對（e-/h+pair) ’其中該第一閘極偏壓係高於該 第一記憶單元之通道的電壓’以及該第一記憶單元之通道的 電壓係高於該第二閘極偏壓；以及 將所產生之電子電洞對的電子注入該第一記憶單元的電荷儲存 元件，以寫入資料於該第一記憶單元中； 其中該基底係為P型。 2.如申請專利範圍第1項所述之寫入方法，其中該複數個記憶單 元另包含一第三記憶單元係位於該位元線上，該第一記憶單元 係介於該第二記憶單元與該第三記憶單元之間，以及將該第一 23 200929215 記憶單元之通道的電麼絕對值提高的步驟包含有. 提供-第三.偏壓給該第三域單元來提高該第球憶單元 之通道的電壓絕對值，以使該第一記憶單元之通道的電舰 對值提高，其中該第-閘極偏壓係大於該第三閑極偏屋。 ❹ 3.如申請專利範圍第2項所述之寫入方法，其中該第一記憶單 —、該第二記憶單元以及該第三記憶單元係位於相鄰的字元線 … WL)〇 元 (word line 4.如申_咖第2撕述之以枝，物織數個記憶單 元另包含-第喊鮮元位於該位元線上，該第二記憶單元係 介於6亥第-記料讀該細記憶單元之間，以及 另包含： ❹ 提供-第四_懸給該細記憶單元，轉該細記 之通道的電魏對值提高來簡_第二記鮮元，料 第一閘極偏壓係大於該第四閘極偏壓。 … 5.如申請專利範圍第丨項所述之寫 關閉該兩電晶體。 6.如申請專細第1項所述之寫人方法，其懷數個記憶單 24 200929215 70另包含一第四記憶單元位於該位元線上，該第二記憶單元係 介於該第-記料元與該第四記憶單元之間，以及㈣入方法 另包含： 提供一第四閘極偏壓給該第四記憶單元，以將該第四記憶單元 之通道的電壓絕對值提高來以關閉該第二記憶單元，其中該 第一閘極偏壓係大於該第四閘極偏壓。 7. 如申請專利範圍第6項所述之寫入方法，其中該第一記憶單 疋、該第二記料元以及鱗四記鮮元雜斜_的字元線。 8. 如申凊專利範圍第丨項所述之寫人方法，其帽電荷儲存元件 係為一浮動閘極元件（floatinggatedevice)或一電荷陷捕層 (charge trapping layer)元件。 9. 如申請專利細第1獅述之寫人綠，其巾每-記憶單元係 可儲存一個或者一個以上的位元。 1〇·如申請專利範圍第1項所述之寫入方法，其中： 每一記憶單元之該源極與該汲極係為N型；以及 該源極與該汲極的N型離子濃度於靠近該基底處係大於靠近該 電荷儲存元件處。 U·如申請專利範圍第i項所述之寫人方法，其中該記憶體結構係 25 200929215 為一非揮發性記憶體（non-volatile memory)。 I2.如申凊專利細第丨〗項所述之寫人方法，其中該記憶體結構係 包含一儲存型快閃記憶體（NANDflash)、一多次可程式化記 憶體（multiple-time programmable memory，MTP)或者一單次 可程式化記憶體（OTP)。 ❹ 13·一種記憶體結構之寫入（programming)方法，該記憶體結構包 含複數個峨單元，每-記鮮元包含—基底、位於該基底上 之一源極、位於該基底上之一汲極、位於該源極與該汲極間之 一電荷儲存元件以及位於該電荷儲存元件之上與該源極與該汲 極之間之—閘極，該複數個記鮮元包含有-第-記憶單元以 及一第一s己憶單元位於同一位元線（bitline，BL)上且該第一 記憶單元係緊鄰於該第二記憶單元，該寫入方法包含有： 分別提供-第-、第二閘極偏壓給該第―、第二記憶單元的問 〇 極； 將该第-記’It單元之通朗龍簡值提高（b_ed)，以於該 第己隐單元的及極藉由閘極引發没極泡漏（gate_induced drain leakage )或價帶至能帶穿随(band_t〇_band ^j^eiing)產 生電子電洞對（e_/h+pair)，其中該第一閘極偏壓係低於該 第-3己憶單①之通道的電壓，以及該第—記鮮元之通道的 電壓係低於該第二閘極偏壓；以及 將所產生之電子電洞對的電洞注入該第一記憶單元的電荷儲存 26 200929215 元件，以寫入資料於該第一記憶單元中； 其中該基底係為N型。 K如申請專利範圍第13賴述之寫人綠，其找複數個記憶單 疋另包含-第三記憶單元係位於該位元線上，該第一記憶單元 係介於該第二記憶單元與該第三記憶單元之間，以及將該第一 記憶單元之通道的電壓絕對值提高的步驟包含有： 提供-第二_題給鮮三輯單絲提冑該第三記憶單元 之通道的電壓絕對值’以使該第一記憶單元之通道的電壓絕 對值提高，其中該第一閘極偏壓的絕對值係大於該第三閘極 偏壓的絕對值。 15. 如申請專利範圍第14項所述之寫入方法，其中該第一記憶單 元、該第二記憶單元以及該第三記憶單元係位於相鄰的字元線。 16. 如申請專利範圍第14項所述之寫入方法，其中該複數個記憶單 元另包含一第四記憶單元位於該位元線上，該第二記憶單元係 介於該第一記憶單元與該第四記憶單元之間，以及該寫入方法 另包含： 提供一第四閘極偏壓給該第四記憶單元，以將該第四記憶單元 之通道的電壓絕對值提高來以關閉該第二記憶單元，其中該 第一閘極偏壓的絕對值係大於該第四閘極偏壓的絕對值。 27 200929215 Π.如中請專利範圍第13項所述之寫人方法，其巾該位元線另包含 兩電晶體，位於該位元線之起始端與結束端，以及該寫入 另包含： ' 關閉該兩電晶體。 18. 如申請專利範圍第13項所述之寫入方法，其中該複數個記憶單 元另包含一第四記憶單元位於該位元線上，該第二記憶單元係 ❹ 介於该第一記憶單元與該第四記憶單元之間，以及該寫入方法 另包含： 提供一第四閘極偏壓給該第四記憶單元，以將該第四記憶單元 之通道的電壓絕對值提高來以關閉該第二記憶單元，其中該 第一閘極偏壓的絕對值係大於該第四閘極偏壓的絕對值。 19. 如申請專利範圍第18項所述之寫入方法，其中該第一記憶單 办元、3亥第一 §己憶单元以及§亥第四記憶單元係位於相鄰的字元線。 20. 如申請專利範圍第丨3項所述之寫入方法，其中該電荷儲存元件 係為一浮動閘極元件或一電荷陷捕層元件。 21. 如申請專利範圍第13項所述之寫入方法，其中每一記憶單元係 可儲存一個或者一個以上的位元。 22. 如申請專利範圍第13項所述之寫入方法，其中： 28 200929215 -母°己憶單元之該源極與該沒極係為P型丨以及 - 簡極與該汲㈣P _子濃度於_縣底處似於靠近該 電荷儲存元件處。 Λ 23.女申μ專利翻第13項所述之寫人方法，其中該記憶體結構係 為一非揮發性記憶體。 ' ❹ 24.如申料利細第23撕述之寫人方法，其巾該記憶體結構係 包含-儲存型快閃記憶體、—多次可程式化記憶體或者一單次 可程式化記憶體。 十一、囷式： 〇 29