TW200921671A - Memory control device and semiconductor processing apparatus - Google Patents

Description

200921671 九、發明說明 【發明所屬之技術區域】 本發明係有關一種記憶體控制裝置及半導體裝置，尤 其是有關發送一連串指令而控制半導體記憶體之記憶體控 制裝置及半導體裝置。 【先前技術】 習知以來，在進行圖像壓縮或圖像展開之圖像處理裝 置中’設置記憶大容量資料的SDRAM(同步動態隨機存取 目己憶體 ’ Synchronous Dynamic Random Access Memory) ' 及控制其之SDRAM控制器（例如參照專利文獻l)。 在SDRAM的控制中，當電源投入時的初期化、驅動 頻率的變更、從低電力模式的復歸、校準等之時，必須一 邊隔開充分的間隔，一邊執行發送一連串S D R A Μ指令的 指令發送序列。就關於指令的間隔之制約而言，通常只界 定最小値。最小間隔的具體長度若是有數週期程度的情況 ，也會有及於數百微秒（數萬週期）的情況。 就執行這樣的指令發送序列之第1方法而言，有在 SDRAM控制器設置利用專用硬體（狀態機器）所構成的控制 器，並藉由該控制器自動執行的方法。 又，就執行指令發送序列之第2方法而言，有從外部 控制器將SDRAM指令的發送指示施予至SDRAM控制器 ，並在SDRAM控制器發送SDRAM指令的方法。在該第2 方法中，藉由從外部控制器反覆授受指令發送的指示，執 -4- 200921671 行指令發送序列。 [專利文獻1] 日本特開2000-10856號公報 【發明內容】 (發明所欲解決之課題） 但是，在上述第1方法中，在欲對應複數種種類的 SDRAM之情況下爲不利的。此係因爲指令發送序列係根 據SDRAM種類而不同，根據SDRAM的製造業者也會使 每個都有些許不同的情況。 又，在考量校準等的序列爲複雜的，且由於將應採用 的戰略也編入之系統而有所不同，因此利用固定的硬體所 構成的控制器係缺乏柔軟性。 又，在上述第2方法中，會使正確設定SDRAM指令 間的間隔之方法亦存在問題。當在外部控制器側測定從某 —SDRAM指令到下個SDRAM指令爲止的間隔時，會有 以下所示的問題。 首先，爲了保證充分的指令間隔而使應考慮的要因爲 多’而且分散到多數個模組。爲此，使外部控制器的樣態 爲複雜化，驗證也變得困難。又使軟體過於複雜化，導致 可讀性•維持性降低。又使外部控制器的處理負擔變大。 又由於無法預測的部份爲大，因此當要確保充分的餘裕時 ’在實際上會造成必要以上的待機。 因此，本發明的主要目的係爲提供能夠柔軟對應複數 -5- 200921671 種種類的半導體記憶體之記憶體控制裝置及半導體裝置。 (用以解決課題之手段） 關於本發明之記憶體控制裝置，係爲發送一連串指令 而控制半導體記憶體之記憶體控制裝置，具備暫存器及指 令發送部。在暫存器中係利用外部控制裝置將應發送指令 、及從發送該指令到發送下個指令爲止應待機時間寫入。 指令發送部係在發送被寫入暫存器的指令後，直到經過被 寫入暫存器的應待機時間爲止，停止下個指令的發送。 又關於本發明之半導體裝置，具備：系統匯流排、 CPU、及記憶體控制裝置。CPU係與系統匯流排連接。記 憶體控制裝置，係與系統匯流排連接，用於接受來自CPU 的指令資訊、及界定直到將該指令資訊的下個指令資訊發 送到外部之半導體記憶體爲止應待機的時間間隔之時間間 隔資訊。該記憶體控制裝置係包含儲存前述指令資訊及前 述時間間隔資訊的暫存器。暫存器係接受輸出至系統匯流 排的指令與時間間隔資訊，並以耦合狀態被保持。 (發明之效果） 在關於本發明的記憶體控制裝置及半導體裝置中，利 用CPU之類的外部控制裝置將應發送指令、及從發送該 指令到發送下個指令爲止應待機時間寫入暫存器時，在發 送被寫入暫存器的指令後，直到經過被寫入暫存器的應待 機時間爲止，停止下個指令的發送。因此，藉由變更外部 -6- 200921671 控制裝置旳軟體，能夠柔軟對應複數種種類的半導體記憶 體。又因爲指令的間隔係利用記憶體控制裝置加以管理， 因此能夠圖取外部控制裝置的負擔輕減化。 【實施方式】 第1圖係爲顯示根據本發明之一實施形態的記憶系統 之主要部份的方塊圖。在第1圖中，該記憶系統係具備 CPU(中央處理器，Central Processing Unit)l、系統匯流排 2、包含SDRAM控制器3的半導體裝置4、及SDRAM5。 在此’所謂「SDRAM」當然可以說是SDR(單倍資料傳輸 速率，Single Data Rate)、DDR(雙倍資料傳輸速率， Double Data Rate)、LP(低功耗，Low-Power)-DDR、DDR2 、DDR3等各種SDRAM的總稱。

SDRAM控制器3及SDRAM5之間的訊號係如第2圖 所示，能夠分類爲時脈、指令系列、資料系列、及其他。 時脈係爲構成SDRAM5之動作時點的基準之訊號。就指令 系列的訊號而言，有時脈致能訊號CKE、晶片選擇訊號 CS#、列位址選通訊號RAS#、行位址選通訊號CAS#、寫 入致能訊號WE#、位址訊號A、區塊位址訊號BA等。就 資料系列的訊號而言，有資料訊號DQ、顯示資料訊號DQ 的輸出時序之訊號DQS、資料遮罩訊號DM等。就其他訊 號而言，有在電源開啓時用以將控制電路初期化之重置訊 號RESET#、用以開/關資料輸出線的終端電阻之訊號ODT 200921671 所謂SDRAM指令’係與時脈同步並利用被輸入至 SDRAM之指令系列的訊號組合所表現之對SDRAM5的指 示。如在先行技術段落中敘述所示，在從電源投入時或低 電力模式的復歸時，SDRAM控制器3必須將一連串的 SDRAM指令一邊隔開充分的時間間隔，一邊輸出至 S D R A Μ 5。就關於間隔時間的制約而言，通常只界定最小 値。最小間隔的具體長度若是有數週期程度的情況，也會 有及於數百微秒（數萬週期）的情況。 成爲本發明的對象之指令發送序列所必要的SDRAM 指令之種類係爲模式暫存器組（Mode Register Set)、全預 充電區塊（Precharge all banks)、更新（Refresh)、ZQ 校準 (Calibration)、CKE操作等。就CKE操作而言有停電入口 端（Power down entry)、停電出口端（Power down exit)、自 我更新入口端（Self-refresh entry)、自我更新出口端（Self-refresh exit)等。此外，根據情況RESET#端子的操作也是 必要的。 第3圖係爲顯示SDRAM控制器3的原理構成之圖面 。在第3圖中，SDRAM控制器3係包含暫存器部6及指 令發送部9。暂存器部6係包含將顯示應發送之SDRAM 指令的第1訊號加以記憶之第1記億部7、及將顯示從發 送利用被寫入第1記憶部7之第1訊號所示之SDRAM指 令到發送下個S D R A Μ指令爲止應待機之最小間隔的第2 訊號加以記憶之第2記憶部8。第1及第2訊號係各別包 含複數個位元的資料訊號。又記憶部7、8係利用硬體的 -8 - 200921671 記憶元件加以構成亦可’或是被分配在從CPU1讀 定位址之軟體的記憶區域亦可。 CPU 1係由於根據被儲存在未圖示的記憶體之 將一連串SDRAM指令發送到SDRAM控制器3，使 第1及第2訊號依序被寫入暫存器部6。又在暫存 與系統匯流排2的位元寬幅相同的情況下’ CPU 1 稱合指令與「最小間隔」的狀態’進彳了 一次寫入暫 6。例如，暫存器部6的位元寬幅爲6 4位元，而系 流2的位元寬幅爲32位元的情況下’ CPU 1係以維 的方式，進行分爲每32位元連續2次寫入暫存器6 存器部6係保持耦合指令與「最小間隔」的狀態。 但是，因爲暫存器部6的記憶容量係爲有限的 在記憶部7、8已滿的情況下，從暫存器部6側 CPU1等待。爲此，CPU1係首先進行對暫存器部6 要求。暫存器部6係在記憶部7、8呈空狀態的情 受理CPU1的寫入要求，將第1及第2訊號分別寫 部7、8。又暫存器部6係在記憶部7、8已滿的情 直至空狀態產生爲止不受理CPU1的寫入要求，要 等待。 指令發送部9係發送利用被寫入第1記憶部7 訊號所示的SDRAM指令，並從發送該SDRAM指 送下個SDRAM指令爲止，待機利用被寫入第2記 的第2訊號所示之最小間隔的時間。在待機的期間 發送部9係不進行一切有效的SDRAM指令之輸出 寫的特 程式， 複數組 器部6 係在使 存器部 統匯排 持稱合 。在暫 ，因此 必須要 的寫入 況下， 入記憶 況下， CPU 1 之第1 令到發 憶部8 ，指令 。就無 200921671 效的SDRAM指令而言，係有無操作指令NOP、或是將晶 片選擇訊號CS#固定在非活性化等級之裝置選擇解除指令 DES。 換言之，指令發送部9係在處理藉由對暫存器部6之 第η次的寫入而被投入的指令發送要求時，確認從根據對 暫存器部6之第η-1次寫入之SDRAM指令發送的時點後 ，是否經過利用第η-1次寫入所指定的「最小間隔」。再 者，等到確保被指定的間隔爲止後，再發行利用第η次寫 入所指定的指令。 SDRAM5係接受利用指令發送部9所發送的SDRAM 指令，並進行因應已接受的SDRAM指令的內容之動作。 第4 (a )、（ b)圖係爲例示該記憶體系統之指令發送序列 的時間圖表。在對於暫存器部6之第1次寫入中，係將 C 1作爲指令的種類加以寫入，並將T 1作爲最小間隔加以 寫入。指令發送部9係將被寫入暫存器部6的種類之指令 C1輸出至SDRAM5。此時，雖然從對暫存器部6的寫入 到SDRAM5的輸出爲止，可能會耗費數週期的時間，但是 此點不構成大問題。 其次’在從第1次的指令輸出後經過時間T1的更早 之前，進行對暫存器部6的第2次寫入（指令種類C 2、最 小間隔T2)。在該情況下，第2次的指令發送係在從第】 次的指令發送到確保間隔T1爲止被延遲。 進一步，進行對暫存器部6的第3次寫入（指令種類 C3、最小間隔T3)。第3次的寫入時點係如第4圖所示， -10- 200921671 若是在比從第2次的指令輸出後經過時間T2的時點更爲 後面的情況下，被指定的指令C3係立即被輸出。藉由進 行這樣的控制，至少能夠確保被指定的最小間隔以上的間 隔。 又如第5(a)、（b)圖所示，也可以選擇ΝΟΡ指令作爲 指令的種類。藉由選擇NOP指令，能夠確保從電源或時 脈供給開始到初次傳出有效的指令爲止的等待時間。又在 欲指定的最小間隔長到無法利用暫存器部6所準備的位元 寬幅加以表現的情況下，能夠補足間隔。例如雖然欲確保 5 〇萬週期的等待時間，但是在暫存器部6能夠指定作爲最 小間隔的値只能爲6萬週期。在該情況下，若是將指令的 種類爲NOP，並利用最小間隔爲5萬週期的內容對暫存器 部6進行1 〇次的寫入，能夠確保所期望的時間。 第6圖係爲顯示SDRAM控制器3的具體構成之圖面 。在第6圖中’ SDRAM控制器3係具備匯流排介面部1 1 '內部匯流排12、內部緩衝器13、指令發送暫存器14、 倒數計數器1 5、控制部丨6、多工器〗7、結束判定部1 8、 及操作結束等待暫存器1 9。匯流排介面部n、內部匯流 排1 2、內部緩衝器1 3、指令發送暫存器1 4、結束判定部 1 8、及操作結束等待暫存器1 9係構成暫存器部6。倒數計 數器1 5、控制部丨6、及多工器1 7係構成指令發送部9。 CPU 1係介由系統匯流排2對SDRAM控制器3進行寫 A g求。寫入要求係介由匯流排介面部I〗及內部匯流排 1 2被施予至內部緩衝器1 3。內部緩衝器1 3係在能夠保持 -11 - 200921671 指令發送要求（SDRAM指令與最小間隔）的情況下受理寫入 要求，在不能保持的情況下直到能夠保持爲止不受理寫入 要求。 當受理寫入要求時，使應發送的SDRAM指令、及從 發送該SDRAM指令到發送下個SDRAM指令爲止的最小 間隔（待機時間）從CPU 1介由系統匯流排2、匯流排介面 部11、及內部匯流排1 2被寫入至內部緩衝器13。 內部緩衝器1 3係爲了減少根據匯流排協定的訊號交 接等所造成的時間損耗而設置，緩衝複數組的指令發送要 求（S D R A Μ指令及最小間隔）。被保持在內部緩衝器1 3的 指令發送要求係在指令發送暫存器1 4呈空狀態的話，則 移行至指令發送暫存器14。指令發送暫存器14係保持正 在等待發送時點的指令發送要求。又指令發送暫存器14 係利用1段構造的暫存器加以構成亦可’或是利用FIF Ο 等多段構造的暫存器加以構成亦可。在此，係利用1段構 造的暫存器加以構成者進行說明。被保持在指令發送暫存 器14的「最小間隔」及「SDRAM指令」係分別被施予至 倒數計數器1 5及多工器1 7。 倒數計數器1 5係保持利用前次的指令發送所指定的 間隔結束爲止的剩餘時間’其計數値係以每1週期遞減。 若是剩餘時間成爲0的話’則不再進行遞減。控制部1 6 係在指令發送暫存器14有指令發送要求，且倒數計數器 1 5的輸出剩餘時間爲〇的話（或是非常小的話），輸出顯示 指令發送的時點之脈衝訊號。 -12- 200921671 應答該脈衝訊號，倒數計數器1 5係載入被保持在指 令發送暫存器14的「最小間隔」値，預備下個指令發送 並開始倒數計數。又多工器丨7係接受來自指令發送暫存 器1 4的SDRAM指令，並應答脈衝訊號後，僅在1週期輸 出來自指令發送暫存器14的SDRAM指令，並在除此以外 的週期中輸出無效的指令（例如NOP指令）。又指令發送暫 存器1 4係應答脈衝訊號後，除去記憶內容而成爲空狀態 〇 又結束判定部1 8係爲判定被投入到S D R A Μ控制器3 的指令發送要求是否全部散開，並已輸出至SDRΑΜ5者。 在內部緩衝器1 3及指令發送暫存器1 4兩者都成爲空狀態 後’若是經過既定的時間（相當於從指令發送暫存器1 4到 SDRAM爲止的潛伏時間）的話，結束判定部1 8的輸出訊 號係成爲真（例如「Η」等級）。又若是將新的指令發送要 求投入在內部緩衝器13或指令發送暫存器14的話，結束 判定部1 8的輸出訊號係成爲僞（例如「L」等級）。操作結 束等待暫存器1 9係對於來自CPU 1的讀取要求，若是結 束判定部1 8的輸出訊號爲真的話立即送回應答，但是若 是在僞的期間則不送回應答。藉此，即使針對SDRAM控 制器3所沒控制的時點（時脈或電源停止等）、及SDRAM 指令發送之間的間隔，也能夠正確確保。 又對於來自C P U 1的讀取要求’也可以設置立即應答 顯示結束判定部1 8的輸出訊號爲真或僞的訊號之狀態暫 存器來取代操作結束暫存器19。又除去操作結束暫存器 -13- 200921671 19，直接將結束判定部1 8的輸出訊號施予至CPU1亦可 〇 第7(a)〜（g)圖係爲例示第6圖所示之記憶體系統的指 令發送序列之時間圖表。在時刻11中，從內部緩衝器1 3 對指令發送暫存器14進行寫入要求，並因爲指令發送暫 存器14爲空狀態，因此從內部緩衝器1 3將應發送之 SDRAM指令C1及最小間隔Tl=6寫入指令發送暫存器M 。此時，因爲倒數計數器1 5的計數値爲〇，因此輸出顯示 發送時點的脈衝訊號，並將 SDRAM指令 C1輸出至 SDRAM5。又應答顯示發送時點的脈衝訊號，將最小間隔 T 1 =6載入至倒數計數器1 5並使倒數計數器1 5開始倒數 計數，將指令發送暫存器14的內容消去後使暫存器14成 爲空狀態，並將顯示暫存器1 4已滿的忙碌訊號成爲非活 性化等級之「L」等級。 其次，在從第1次的指令輸出後經過最小間隔T i = 6 更早之前的時刻t2，從內部緩衝器1 3對指令發送暫存器 14進行寫入要求，即爲進行對暫存器14之第2次的寫入（ 指令種類C2、最小間隔T2 = 4)。在該情況下，第2次的指 令發送係從第1次的指令發送到確保最小間隔Τ 1 =6爲止 被延遲。 進一步，在比從第2次的指令輸出後經過最小間隔 Τ2 = 4的時點更爲後面的時刻t3，從內部緩衝器i 3對指令 發送暫存器14進行寫入要求，即爲進行對暫存器14之第 3次寫入（指令種類C 3、最小間隔T 3 = i 〇)。在該情況下’ -14- 200921671 因爲從第2次的指令輸出已經經過了最小間隔Τ2，因此 被指定的指令C3係立即被輸出。藉此進行這樣的控制， 至少能夠確保被指定的最小間隔以上的間隔。 在該實施形態中，CPU1係根據程式（軟體）依序指定 一連串的SDRAM指令，因爲硬體（SDRAM控制器3)係計 時SDRAM指令的間隔，因此使硬體的樣態不太複雜化， 藉由軟體的變更即可對應各種品種·控制方式的SDRAM5 。該軟體係爲只進行連續寫入暫存器的單純者即可，不必 使用計時器或等待迴路在軟體側進行時間測定。因此，本 發明案雖然對於欲對應多種類的SDRAM之LSI特別有效 ，但是即使不是該情況下’也有提升硬體的再利用性，並 減少設計·驗證的工程數之效果。 又第8圖係爲顯示該實施形態的變更例之圖面，並與 第3圖爲對比的圖面。參照第8圖，在該變更例中，指令 間的最小間隔係利用浮點方式被寫入暫存器部6。在浮點 方式中，最小間隔T係以數學式Τ = Βχ2ΚΑ加以表示。在此 ’ K爲定數’例如4。A爲指數部，B爲尾數部。暫存器 部6的弟2記憶部8係包含將最小間隔τ的指數部A寫入 的第1記憶區域8 a、及將最小間隔τ的尾數部B寫入的 第2記憶區域8 b。在該變更例中，能夠利用少許的位元寬 幅設定寬廣範圍的待機時間T。 又第9圖係爲顯不該實施形態之其他變更例的方塊圖 。在第9圖中，該變更例中係利用內部緩衝器2 〇置換第6 圖的內部緩衝器13。SDRAM5係根據sdram指令的種類 -15- 200921671 (模式暫存器.設定、更新、ZQ校準等），在發送SDRAM 指令後不接受既定的期間、新的SDRAM指令。因此，在 該變更例中，在藉由來自CPU 1的寫入而被指定在「間隔 」範疇的値爲特別的値（例如全位元0)的情況下，在將該 値置換爲預設値寫入指令發送暫存器14。在此，預設値係 藉由利用該寫入所指定的指令種類加以選擇。 換言之，內部緩衝器20係包含匯流排協定控制部2 1 、形式轉換部22、及緩衝器23。匯流排協定控制部2 1係 在從CPU 1有寫入要求的情況下，若緩衝器23爲空狀態 的情況則受理寫入要求，若緩衝器23爲已滿的情況下直 到空狀態產生爲止不受理寫入要求。在受理寫入要求的情 況下，將指令及最小間隔寫入形式轉換部22。 形式轉換部22係調查被寫入的指令及最小間隔，在 最小間隔爲特別的値之情況下，將藉由指令種類所決定的 預設値作爲最小間隔輸出至緩衝器23。預設値由於可以提 高電路的柔軟性及再利用性，因此能夠從內部緩衝器20 的外部（例如CPU 1 )給與。又形式轉換部22係對於指令則 爲直接輸出至緩衝器23。被保持在緩衝器23的最小間隔 係如第6圖所示，被施予至倒數計數器1 5，指令係被施予 至多工器1 7。在該變更例中，能夠更進一步提高電路的柔 軟性及再利用性。又雖然針對指令也是經由形式轉換部22 再輸出的態樣加以構成，但是此係爲了圖取使指令及最小 間隔對緩衝器23的輸入時點一致再輸出加以構成，也可 以藉由例如正反器等簡易的電路進行時間調整。 -16- 200921671 可想而知此次所揭示的實施形態全部內容都爲例示並 沒有限定於此。本發明的範圍並不在上述的說明中，而是 利用申請專利範圍加以表示，並且也包含與申請專利範圍 相等的意義及範圍內的所有變更。 【圖式簡單說明】 第1圖係爲顯示根據本發明之一實施形態的記憶體系 統之主要部份的方塊圖。 第2圖係爲用以說明在第1圖所示之SDRAM控制器 與SDRAM之間所傳送/接受的訊號之方塊圖。 第3圖係爲顯示第1圖所示之SDRAM控制器的原理 構成之方塊圖。 第4圖係爲顯示第1至3圖所示之記憶體系統的動作 之時間圖表。 第5圖係爲顯示第1至3圖所示之記憶體系統的動作 之其他時間圖表。 第6圖係爲顯示第3圖所示之SDRAM控制器的具體 構成之方塊圖。 第7圖係爲顯不第6圖所不之SDRAM控制器的動作 之時間圖表。 第8圖係爲顯示實施形態的變更例之方塊圖。 第9圖係爲顯示實施形態的其他變更例之方塊圖。 【主要元件符號說明】 -17- 200921671

1 ： CPU 2 :系統匯流排 3 ： SDRAM控制器

4 :半導體裝置 5： SDRAM 6 :暫存器部 7 :第1記憶部 8 :第2記憶部 8 a :第1記憶區域 8 b :第2記憶區域 9 :指令發送部 1 1 :匯流排介面部 1 2 :內部匯流排 13、20 :內部緩衝器 1 4 :指令發送暫存器 1 5 :倒數計數器 1 6 :控制部 1 7 :多工器 1 8 :結束判定部 1 9 :操作結束等待暫存器 2 1 :匯流排協定控制部 2 2 :形式轉換部 2 3 :緩衝器

Claims (1)

1. 200921671 十、申請專利範圍 1. 一種記憶體控制裝置，係發送一連串指 導體記憶體者，具備：暫存器，藉由外部控制 入應發送指令、及從發送該指令到發送下個指 機時間；及指令發送部，其在發送被寫入前述 令後，直到經過被寫入前述暫存器的應待機時 止下個指令的發送。 2 .如申請專利範圍第1項之記憶體控制裝 前述指令發送部亦發送NOP指令，用於命令 記憶體不做任何動作呈待機。 3 .如申請專利範圍第1或2項之記憶體控 中，前述應待機時間係利用浮點方式表示。 4.如申請專利範圍第1至3項中任一項之 裝置，其中，前述指令發送部係在寫入預先設 前述應待機時間之情況下，直到經過被寫入前 指令所決定的時間爲止，停止下個指令的發送 5 .如申請專利範圍第1至4項中任一項之 裝置，其中，進一步具備判定被寫入前述暫存 發送結束與否的判定部。 6 .如申請專利範圍第5項之記憶體控制裝 在從外部控制裝置有對於特定位址的存取要求 直到結束前述指令的發送爲止不應答。 7 .如申請專利範圍第5項之記憶體控制裝 前述判定部係在從前述外部控制裝置有對於前 令而控制半 裝置而被寫 令爲止應待 暫存器的指 間爲止，停 置，其中， 前述半導體 制裝置，其 記憶體控制 定的値作爲 述暫存器的 〇 記憶體控制 器的指令之 置，其中， 之情況下， 置，其中， 述指令之發 -19- 送結 否。 則述 將表 制裝 統匯 匯流 間間 的下 時間 與前 前述 合狀 前述 CPU 200921671 束與否的詢問之情況下，應答前述指令的發送結 8 .如申請專利範圍第5項之記憶體控制裝置，其 判定部係無論有無來自前述外部控制裝置的詢問 示前述指令之發送結束與否的訊號輸出至前述外 置。 9. 一種半導體裝置，係具備：系統匯流排；與前 流排連接之CPU ;及記憶體控制裝置，其與前述 排連接，用於接受來自前述CPU的指令資訊， 隔資訊，該時間間隔資訊用於界定直到將該指令 個指令資訊發送到外部之半導體記憶體爲止應待 間隔；前述記憶體控制裝置係具備儲存前述指令 述時間間隔資訊的暫存器，前述暫存器係接受輸 系統匯流排的前述指令與前述時間間隔資訊，而 態加以保持。 1 0.如申請專利範圍第9項中之半導體裝置，其 指令與前述時間間隔資訊，係在耦合的狀態下由 輸出至前述系統匯流排。 束與 中’ ，均 部控 述系 系統 及時 資訊 機之 資訊 出至 以耦 中’ 前述 -20-